JPS58178627A - Output circuit - Google Patents
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- JPS58178627A JPS58178627A JP57060525A JP6052582A JPS58178627A JP S58178627 A JPS58178627 A JP S58178627A JP 57060525 A JP57060525 A JP 57060525A JP 6052582 A JP6052582 A JP 6052582A JP S58178627 A JPS58178627 A JP S58178627A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Abstract
Description
【発明の詳細な説明】
この発明←．例えばメモリ巨１路やＣＰＵ ＠に用いら
れる出力回路に関する。[Detailed description of the invention] This invention←. For example, it relates to an output circuit used in a large memory or a CPU @.
従来、Ｃ−ＭＯ８回路における出力回路は第１図に示す
ように構成されている。すなわち、第１の電位供給源ｖ
ＤＤと第２の電位供給＊＜接地点）Ｖｇｇとの間にＰチ
ャネル型のＭＯＳ トランジスタＱ、とＮチャネル型の
ＭＯＳ トランジスタ喝とが直列接続され、それぞれ入
力信号■ｉｎＡ・ＶｉｎＢによって導通制御されて、ト
ランジスタＱ、 、 Ｑｎの接続点と接地点間に設けら
れた負荷容ｉｃを駆動する〇
上記のような構成において、■ＤＤレペＡｔ出力する場
合は、第２図（＆） 、 （ｂ）のタイミングチャート
に示すように、入力信号ＶｉｎＡがｖＤＤレベル、ｖＩ
ｎ″ＢがｖｓｍレベルでトランジスタＱ、、Ｑｎがとも
にオフ状態で出力信号■。ｕｊが・・イインピーダンス
の状態から、Ｖ、ｎＡおよびＶｉｎＢｋともにＶ８ａレ
ベルとして、トランジスタＱ、をオン状！Ｐす、Ｑｎを
オフ状態とする。従って、出力信号■。ｕｔがハイイン
ピーダンスのときにＶｌｌレベルにあったとすると、こ
のとき出力信号Ｖ。ｕｔｉｊ ＶＢ ６レベルから所定
の時定数（遅延時間）τ、でｖＤＤレベルに立ち上がる
。Conventionally, an output circuit in a C-MO8 circuit is configured as shown in FIG. That is, the first potential supply source v
A P-channel type MOS transistor Q and an N-channel type MOS transistor Q are connected in series between DD and the second potential supply *<ground point) Vgg, and conduction is controlled by input signals ■inA and VinB, respectively. 〇In the above configuration, when outputting ■DD repeat At, the load capacitor IC provided between the connection point of transistors Q, , Qn and the ground point is driven. As shown in the timing chart b), the input signal VinA is at vDD level, vI
When n''B is at the vsm level and transistors Q, and Qn are both off, the output signal is ■. From the state where uj is at high impedance, V, nA and VinBk are all set to V8a level, and transistor Q is turned on!P. , Qn are turned off. Therefore, if the output signal ■.ut is at the Vll level when it is in high impedance, then the output signal V. Rising to vDD level.
第２図（ｃ） 、（ｄ）は、出方信号Ｖ。ｕｔとしてＶ
□レベルを得る場合のタイミングチャートで、入力信号
Ｖｉ ｎＡがｖＤＤレベル、ＶｉｎＢが■１１ａレベル
でトランジスタＱ、 、 Ｑｎがオフ状態のハイインピ
ーダンス状態から、信号Ｖ、ｎＡ 、 Ｖ、ｎＢをとも
にｖｏｐレベルにすることにより、トランジスタ。。FIGS. 2(c) and 2(d) show the output signal V. V as ut
□In the timing chart when obtaining the level, the input signal VinA is at the vDD level, VinB is at the ■11a level, and from the high impedance state where the transistors Q, , Qn are off, the signals V, nA, V, and nB are all set to the vop level. By making a transistor. .
全オフ状妙、トランジスタＱｎをオフ状態とする。In the completely off state, the transistor Qn is turned off.
従って、負＃ｒ容１ｃに蓄えらｔた電荷はトランジスタ
Ｑｎを介して時定数τｆで放電される。Therefore, the charge stored in the negative #r capacitor 1c is discharged with a time constant τf via the transistor Qn.
第３図に、上記第１図のＣ−ＭＯＳ ）ランソスタＱｐ
ｌＱｎに換えて、同一極性のエンハンスメ／ト型トラン
ジスタＱ＋ ｌＱｘを設けたもので、上に、第１図と
一様な動作を行なう。なお、ここで入力１ｄ号Ｖ、Ｉｍ
Ａ’のハイレベル側の電圧は、トランジスｆｉＱ＋のシ
キい値電圧ｖＴ１１だけ出力の・・イ（■ＤＤ）レベル
が低下するため「ｖＤＤ十ｖＴＨ」以上とする必要があ
る。Figure 3 shows the C-MOS shown in Figure 1 above.
In place of lQn, enhancement type transistors Q+lQx of the same polarity are provided, and the same operation as in FIG. 1 is performed. In addition, here, input No. 1d V, Im
The voltage on the high level side of A' needs to be equal to or higher than "vDD + vTH" because the output (DD) level decreases by the threshold voltage vT11 of the transistor fiQ+.
ところで、上記第１図および第３図に示す出力回路にお
いては、その動作速度が出力信号ｖｏｕｔの立ち上がり
および立ち下がりの時定数Ｔｒ。Incidentally, in the output circuits shown in FIGS. 1 and 3, the operating speed is equal to the time constant Tr of the rise and fall of the output signal vout.
ｒ、によって決定される。従って、この回路を高速化す
るためにはこの時定数を小さくすれば良い。determined by r. Therefore, in order to increase the speed of this circuit, it is sufficient to reduce this time constant.
一般Ｋ、ＴＴＬコンノ９−チブルで４ ルＣ−ＭＯＳ−
１路においては、出力ノードを第１の電位供給源ＶＤＤ
側に引き上けるための電流は、出力ノードをＶ、、＠に
引き下げるためにトランジスタＱｎを介して流れる電流
よシ小さいため、−トランジスタＱ、はＱｎより小さく
設計されている。この結果トランジスタＱ、の駆動能力
が低下するため、遅延時間は「τ、〉τｆ」となり、出
力回路の遅延時間は長い方の時間τ１で決定される。General K, TTL controller 9-chiburu 4 le C-MOS-
In the first path, the output node is connected to the first potential supply source VDD.
Since the current to pull the output node up to V, , is smaller than the current flowing through transistor Qn to pull the output node down to V, , -transistor Q, is designed to be smaller than Qn. As a result, the driving ability of the transistor Q is reduced, so the delay time becomes "τ,>τf", and the delay time of the output circuit is determined by the longer time τ1.
上述した遅延時間τ、による回路動作速度の低下會さけ
る方法として、第４図（ａ）〜（ｅ）に示すように入力
信号ＶｌｎＡ 、 ＶｌｎＢによって出力信号Ｖ。ｕｔ
のレベルが決定される前に、入力信号■ＩｎＡを■ｌ１
８レベルにして、予め出力ノードをｖＤＤレベルにグリ
チャージしおくことによシ、出力信号ｖＯｕＬのレベル
が決定されてからの出力の立ち上がり遅延時間τＦを「
０−」にして高速化をはかっている。これは、出力がハ
イインピーダンスの状態が比較的長い時間で、この時間
内社出力端に接続された次段回路は不活性状態にしてお
くので、出力ノードのレベル−には制限がない走めであ
る。従って、動作速度は立ち下が９の遅延時間７１のみ
で決定されるので出力の高速化かで西る。As a method for avoiding the reduction in circuit operating speed due to the delay time τ mentioned above, the output signal V is controlled by the input signals VlnA and VlnB as shown in FIGS. 4(a) to 4(e). ut
Before the level of is determined, the input signal ■InA is
By setting the level to 8 and precharging the output node to the vDD level, the output rise delay time τF after the level of the output signal vOuL is determined can be
0-'' to speed up the process. This is because the output is in a high impedance state for a relatively long time, and the next stage circuit connected to the output terminal is kept inactive during this time, so there is no limit to the level of the output node. be. Therefore, since the operating speed is determined only by the delay time 71 of 9 at the falling edge, it depends on whether the output is faster.
しかし、このような方法では、出力信号Ｖ。ｕｔとして
Ｖ。レベルを出力する場合でも、出力ノートを予メｖＤ
Ｄレベルに！リチャージするため消費電力が増加する欠
点がある。特に、出力形式として多ピット構成されてい
るメモリや並列多ビツト構成のＣＰＵにおいては、出力
回路の消費電力がデバイス全体の消費電力の大部分を占
めるようになる。このため、高速化が可能で巨つ消費電
力の少ない出力回路が望まれ、ている。However, in such a method, the output signal V. V as ut. Even when outputting levels, you can preview the output notes vD.
To D level! There is a drawback that power consumption increases due to recharging. Particularly, in a memory having a multi-pit configuration as an output format or a CPU having a parallel multi-bit configuration, the power consumption of the output circuit accounts for a large portion of the power consumption of the entire device. For this reason, there is a demand for an output circuit that can operate at higher speeds and consumes less power.
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、回路の高速化が可能で且つ消
費電力の少ない出力回路を提供することである。This invention was made in view of the above circumstances,
The purpose is to provide an output circuit that can operate at higher speeds and consumes less power.
すなわち、この発明においては、上記第１図の構成に加
えて、トランジスタＱ、とＱｎとの接続点の電位を電位
供給源ｖＤＤとＶ。との間の所定の電位に設定する電位
設定手段を設け、入力信号ｖｉｎＡおよびｖｉｎＢによ
って一方のトランジスタが導通し出力信号■。、のレベ
ルが決定される前に、予め、上記接続点の電位を上記電
位設定手段によって電位供給源ＶＤＤとＶｌｉｌとの間
の所定の電位に設定するように構成し次ものである。That is, in this invention, in addition to the configuration shown in FIG. 1, the potential at the connection point between transistors Q and Qn is provided by potential supply sources vDD and V. A potential setting means is provided for setting a predetermined potential between the input signals vinA and vinB, and one transistor is made conductive by the input signals vinA and vinB, and the output signal . , the potential at the connection point is set in advance to a predetermined potential between potential supply sources VDD and Vlil by the potential setting means, before the level of , is determined.
以下、この発明の一実施例について図面を参照して説明
する。第５図はそのＩｓ成を示すもので、上記第１図の
構成に加えて、トランジスタＱ、とＱｎとの接続点と第
１の電位供給源Ｖ。、との間に負荷抵抗として働き第１
の電位供給源■ＤＤから電圧ドロップにより所定の電位
を出力するトランジスタＱｓ”Ｑ−と充電制御用トラン
ジスタＱ７とを直列接続して設け、上記トランジスタＱ
７に充電制御信号Ｓを供給して導通側（財）するように
構成したものである。上記充電制御信号Ｓは、入力信号
Ｖ、ｎＡ 、 Ｖ、ｎＢを制御する信号源から形成すれ
ば良い。また、この出力回路金スタデ（ククメモリ回路
に用いる場合には、チッゾイネーブル信号やアドレスト
ランソンヨンディテクタ信号を用いても良い。An embodiment of the present invention will be described below with reference to the drawings. FIG. 5 shows the Is configuration, in which, in addition to the configuration shown in FIG. , acts as a load resistance between the first
A transistor Qs"Q- which outputs a predetermined potential by a voltage drop from the potential supply source ■DD and a charge control transistor Q7 are connected in series, and the transistor Q
The charging control signal S is supplied to the terminal 7 to make it conductive. The charging control signal S may be generated from a signal source that controls the input signals V, nA, V, and nB. Further, when this output circuit is used in a memory circuit, a chip enable signal or an address range detector signal may be used.
上記のような構成において、第６図（１）〜（ｄ）およ
び第７図（＆）〜（ｄ）のタイミングチャートを用いて
動作を説明する。第６図（ａ）〜（ｄ）は出力にＶ。ｌ
）レベルを得る場合のタイミングチャートを示スもので
、入力信号ｖ１ｎＡがＶＤＤレベル、ＶｉｎＢが■ｓｓ
レベル、すなわちトランジスタＱ、 、 Ｑｎがともに
オフ状態で出力信号Ｖ。ｕｔがハイインピーダンス状態
の時、充電制御信号Ｓをｖ、、レベルとしてトランジス
タＱ７をオン状態とする。従って、トランジスタＱ と
Ｑ、との接続点は、トランゾスタＱｓ＝Ｑｖを介して電
位供給源Ｖ。Ｄとｖａｓとの間の所定の電位ｖＭにシリ
チャージされる。そして、入力信号ｖｉｎＡおよびＶ、
−がともに■８１１レベルになると、トランジスタＱ、
がオン状態、Ｑｎがオフ状態となり、出力信号■。ｕｔ
は■Ｍレベルから■ＤＤレベルにシリチャージされる。In the above configuration, the operation will be explained using the timing charts of FIGS. 6(1) to (d) and FIGS. 7(&) to (d). In Figures 6(a) to 6(d), the output voltage is V. l
) level is shown, the input signal v1nA is at VDD level, and VinB is at ■ss
level, that is, the output signal V when transistors Q, Q, and Qn are all off. When ut is in a high impedance state, the charge control signal S is set to the level v, and the transistor Q7 is turned on. Therefore, the connection point between transistors Q and Q is connected to the potential supply source V via the transistor Qs=Qv. It is recharged to a predetermined potential vM between D and vas. and input signals vinA and V,
- both reach ■811 level, transistor Q,
is in the on state, Qn is in the off state, and the output signal ■. ut
is recharged from ■M level to ■DD level.
この時の遅延時間τ１′は■８□レベルからｖＤＤレベ
ルへの立ち上がシ時の遅延時間τ、より小さい。The delay time τ1' at this time is smaller than the delay time τ when rising from the ■8□ level to the vDD level.
第７図（ａ）〜（ｄ）は、出力にｖｌ、レベル１ｒ得る
場合のタイミングチャートで、入力信号ＶｌｎＡかｖＤ
Ｄレベル、ｖｌｎＢがｖ、ｌＩレベル、すなわち、トラ
ンジスタＱ、 、 Ｑｎがともにオフ状態で出力信号■
。、がノ・イインピーダンス状態の時、充電制御信号Ｓ
を■８１１レベルとしてトランジスタＱ７をオン状態と
し、出力端を■ニレペルにプリチャージする。そして、
入力信号Ｖ、１１Ａ 、 Ｖ、ｎＢがともにｖＤＤレベ
ルになると、トランジスタＱ、かオフ状態、Ｑｎがオン
状態となり、出力端の電位■つに遅延時間τ、′で放電
される。従って、ｖＤＤレベルからＶ□レベルに放電す
る時の遅延時間τ。FIGS. 7(a) to 7(d) are timing charts when the output voltage is Vl and the level 1r is obtained, and the input signal VlnA or vD
D level, vlnB is v, lI level, that is, transistors Q, , Qn are both off, and the output signal ■
. , is in the state of no impedance, the charging control signal S
is set to the ■811 level, the transistor Q7 is turned on, and the output terminal is precharged to ■Nirepel. and,
When the input signals V, 11A, V, and nB all reach the vDD level, the transistor Q is turned off and Qn is turned on, and the potential at the output terminal is discharged by delay time τ,'. Therefore, the delay time τ when discharging from the vDD level to the V□ level.
より小さい。smaller.
また、■、＠レベルが出力されるとき無駄に消費宴れる
電力は、出力ノードを予め■ＤＤレベルにシリチャージ
してお〈従来の出力回路ではの１に低減することができ
る。Furthermore, the power wasted when the ■ and @ levels are output can be reduced to 1 compared to the conventional output circuit by recharging the output node to the ■DD level in advance.
以上の説明では出力信号Ｖ。ｕｔがｖ、８レベルからｖ
ＤＤレベルもしく”７１ｍレベルへと変化する場合につ
いて説明したが％ ｖａＤレベルからの変化については
次のようになる。先ず、出力信号■ｏｕｔ ”ゝｖＤＤ
レベルから■ＤＤレベルへ変化するときには実際には何
も変化せず、ｖＩｎＡがｖｉｌａレベルとなってトラン
ジスタＱがオン状態となつ九ときには出力信号ｖ０ｕｔ
はすてに■ＤＤレベルでろり立ち上がり時の遅延時間は
「０」である。さらに、出力信号Ｖ。ｕｔが■ＤＤレベ
ルから■８．レベルヘ変化するときは、充電制御信号Ｓ
が■。となりトランジスタＱ７がオン状態となっても出
力信号■。、が■ＤＤレベルで負荷トランジスタＱ３〜
Ｑ６による出力電位がｖＭ（〈■ＤＤ）レベルであるた
めトランジスタＱｓ＝Ｑ−はオフ状態となり、出力ノー
ドはプリチャージされることはなくほぼ■ＤＤレベルの
ままであって、その後Ｖ、ｎＢが■ＤＤレベルとなって
トランジスタＱＱがオフ状態となり出力ノードは放電さ
れる。このときの立ち下がりの遅延時間は従来の出力回
路とほぼ同じのτｆとなる。In the above explanation, the output signal V. ut is v, 8th level to v
Although we have explained the case of changing to the DD level or the "71m level," the change from the %vaD level is as follows.First, the output signal ■out "ゝvDD
When changing from the level to the DD level, nothing actually changes, and when vInA reaches the vila level and the transistor Q turns on, the output signal v0ut
At the ■DD level, the delay time at the time of rising is "0". Furthermore, the output signal V. ut is from ■DD level to ■8. When changing to level, charge control signal S
But ■. Therefore, even if transistor Q7 is in the on state, the output signal is ■. , is ■DD level and the load transistor Q3~
Since the output potential of Q6 is at the vM (<■DD) level, the transistor Qs=Q- is in the off state, and the output node is not precharged and remains almost at the ■DD level, after which V and nB (2) It becomes DD level, transistor QQ is turned off, and the output node is discharged. The falling delay time at this time is τf, which is approximately the same as that of the conventional output circuit.
以上の出力動作におけるそれぞれの遅延時間の大小関係
は
τ′〈τ′くτｆ
ｆ ｒ
となり、この回路の出力動作遅延は結局、上式中の最も
大きな値τｆとなり、従来の高速の出力回路と同じ高速
の出力動作遅延が実現できる。The magnitude relationship of each delay time in the above output operation is τ′〈τ′×τf f r , and the output operation delay of this circuit ends up being the largest value τf in the above equation, which is different from the conventional high-speed output circuit. The same high-speed output operation delay can be achieved.
しかし、その動作上において無効な電力として消費され
る電力ｔは従来の高速の出力回路の約■に低減化される
。However, the power t consumed as inactive power during its operation is reduced to about 2 compared to a conventional high-speed output circuit.
第８図は、この発明の他の実施例を示すもので、この回
路においては、電位設定手段として、トランジスタＱ、
とＱ。との接続点と第１の電位供給−■。Ｄとの間にＮ
ＰＮ型のパイＩ−ラトラノジスタＢＱとダイオードＤ１
〜Ｄ４を直列接続して設けたものである。ここでダイオ
ードＤｉ〜Ｄ４ ｔｄ、出力信号ｖ、ｕｔを予め昇圧す
る時、ｖＤＤレベルより低い７Ｍレベルにするための電
圧ドロップ用に使用している。このような構成において
も上記実施例と同様な効果が得られる。FIG. 8 shows another embodiment of the present invention. In this circuit, transistors Q,
and Q. The connection point and the first potential supply -■. N between D
PN type pi I-ratranogistor BQ and diode D1
~D4 are connected in series. Here, the diodes Di to D4 td are used for voltage drop to bring the output signals v and ut to a 7M level lower than the vDD level when boosting them in advance. Even in such a configuration, the same effects as in the above embodiment can be obtained.
第９図は、さらにこの発明の他の実施例を示すもので、
この回路においては、電位設定手段として、トランジス
タＱ、と喝との接続点と第１の電位供給源■ＤＤとの間
にエンノ・ンスメント梨のＮチャンネルトランジスタＱ
６を設け、このトランジスタを充電制御信号Ｓで導通制
御するものである。この時、上記充電制御信号Ｓのハイ
レベルは「ｖＭ＋ｖＴ」とする。次だし、■、はトラン
ジスタＱｓのしきい値電圧である。FIG. 9 shows another embodiment of the invention,
In this circuit, a transistor Q is used as a potential setting means, and an N-channel transistor Q is connected between the connection point of the transistor Q and the first potential supply source DD.
6 is provided, and conduction of this transistor is controlled by a charging control signal S. At this time, the high level of the charging control signal S is set to "vM+vT". Next, ■ is the threshold voltage of the transistor Qs.
なお、上記エンハンスメント型のトランジスタＱａに代
えて、ノヤンクン、ンＦＥＴを用いても良い。この場合
は、充電制御信号Ｓのローレベル′ｆｒｖ１．レベルか
らノヤンクシ、ンＦＥＴのしきい値電圧の絶苅値を引い
た値以下に、そしてハイレベルＦｉｖＭレベルカラや１
ｊｔ）Ｌｔｋい１１１［圧の絶灼値を引いた値に設定す
る会費がある。このような構成においても上記各実施例
と同様な効果が得られる。Incidentally, instead of the enhancement type transistor Qa, a non-contact FET may be used. In this case, the charging control signal S is at low level 'frv1. level minus the absolute value of the N FET threshold voltage, and then the high level FivM level or 1
jt) Ltk 111 [There is a membership fee that is set at the value minus the absolute value of pressure. Even in such a configuration, the same effects as in each of the above embodiments can be obtained.
以上説明したようにこの発明によれば、高速動作が可能
で且つ消費電力の少ない出力回路が得られる。As described above, according to the present invention, an output circuit capable of high-speed operation and low power consumption can be obtained.
第１図は従来の出力回路を示す図、第２図（ａ）〜（ｄ
）はそれぞれ上記°第１図の回路の動作を説明するため
のタイミングチャート、第３図は従来の他の出力回路の
例を示す図、第４図（ａ）〜（ｃ）Ｆｉ上記第１図の回
路を高速化するためのタイミングチャート、第５図はこ
の発明の一実施例に係る出力回路を示す図、第６図（１
）〜（ｄ）および第７図４）〜（ｄ）はそれぞれ上記第
５図の回路の動作を説明する次めのタイミングチャート
、第８図。
第９図にこの発明の他の実施例を示す回路図である。
■ＤＤ・・・＠１の電位供給源、ｖＩＩ・・・第２の電
位供＃８源、Ｑ ・・・第１のトランジスタ、Ｑｎ・・
第２のトランジスタ、ｖｉｎＡ、ｖｉＩｌｌＢ・・・大
刀信号、ｖｏｕｔ・・・出力信号、Ｑｔ 、Ｑｍ・・
・エンハンスメント型出力トラ／ジスタ、Ｑｓ−Ｑ−・
・・負荷トラフ））、ｆｉ％ Ｑｔ ｌ Ｑｍ ｌ
ＢＱ・・・充電制御用トランジスタ、Ｓ・・・充電制
御信号、ＤＩ”””Ｄ４・・・ダイオード、Ｃ・・・負
荷容量。Figure 1 shows a conventional output circuit, Figures 2 (a) to (d)
) are timing charts for explaining the operation of the circuit shown in FIG. 1 above, FIG. 3 is a diagram showing an example of another conventional output circuit, and FIGS. 5 is a diagram showing an output circuit according to an embodiment of the present invention; FIG. 6 is a timing chart for speeding up the circuit shown in FIG.
) to (d) and FIGS. 7 and 4) to (d) are the next timing charts and FIG. 8 for explaining the operation of the circuit shown in FIG. 5, respectively. FIG. 9 is a circuit diagram showing another embodiment of the invention. ■DD... @1 potential supply source, vII... second potential supply #8 source, Q... first transistor, Qn...
Second transistor, vinA, viIllB... great sword signal, vout... output signal, Qt, Qm...
・Enhancement type output transistor/distor, Qs-Q-・
...Load trough)), fi% Qt l Qm l
BQ...Charging control transistor, S...Charging control signal, DI"""D4...Diode, C...Load capacitance.
Claims (4)
に直列接続されそれぞれ入力信号で導通制御される第１
．第２のトランジスタから成り、上記第１．第２のトラ
ンジスタの接続点から入力信号に応じた出力を得る回路
において、十ｍ己第１．第２のトランジスタの接続点と
第１の電位供給源との間にこの接続点の電位をｗＪｌの
電位と第２の電位との間の所定の電位に設定する電位設
定手段を設け、上記入力信号によって第１のあるいは第
２のトランジスタのいずれか一方が導通する前に予めこ
の接続点の電位を所定の電位に設定するように構成した
ことを特徴とする出力回路。(1) A first voltage source connected in series between a first potential supply source and a second potential supply source and whose conduction is controlled by an input signal, respectively.
．． The second transistor comprises the first transistor. In a circuit that obtains an output according to an input signal from a connection point of a second transistor, A potential setting means is provided between the connection point of the second transistor and the first potential supply source for setting the potential of this connection point to a predetermined potential between the potential of wJl and the second potential, and 1. An output circuit characterized in that the potential of this connection point is set to a predetermined potential before either the first or second transistor is made conductive by a signal.
スタの接続点と第１の電位供給源との間に接続され充電
制御信号で導通制御きれる充電制御用のトランジスタか
ら成ることを特徴とする特許請求の範囲第１項記載の出
力回路。(2) The potential setting means includes the first potential setting means. The output circuit according to claim 1, comprising a charging control transistor that is connected between the connection point of the second transistor and the first potential supply source and whose conduction can be controlled by a charging control signal. .
スタの接続点と第１の電位供給源との間に直列接続され
る負荷トランジスタと充電制御用トランジスタとから成
シ、上記充電、制御用トランジスタは充電制御信号が供
給されて導通ル１ｊ御されるように構成し次ことを特徴
とする特ｅ！ｆ趙求の範囲第１項記載の出力回路。(3) The potential setting means includes the first potential setting means. The transistor is made up of a load transistor and a charge control transistor connected in series between the connection point of the second transistor and the first potential supply source, and the charge and control transistor is supplied with a charge control signal and becomes conductive. A special e! f. The output circuit according to the first term of the scope of Zhaoqi.
ンジスタの接続点と第１の電位供給源との間に肯タリ接
続される充電制御用のパイボーラトランノスタとダイオ
ードとから成り、上記充電制御用のパイボーラトランノ
スタは充電制御信号が供給されて導通制御されるように
構成したことｔ％微とする特許請求の範囲第１項記載の
出力ｌＰ！回路。(4) The potential setting means includes the first potential setting means. It consists of a piebola trannostar for charge control and a diode, which are positively connected between the connection point of the second transistor and the first potential supply source, and the piebola trannostar for charge control receives a charge control signal. The output lP! according to claim 1, wherein the output lP! circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060525A JPH0763137B2 (en) | 1982-04-12 | 1982-04-12 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060525A JPH0763137B2 (en) | 1982-04-12 | 1982-04-12 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58178627A true JPS58178627A (en) | 1983-10-19 |
| JPH0763137B2 JPH0763137B2 (en) | 1995-07-05 |
Family
ID=13144809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060525A Expired - Lifetime JPH0763137B2 (en) | 1982-04-12 | 1982-04-12 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763137B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410721A (en) * | 1987-07-02 | 1989-01-13 | Nec Corp | Data-out buffer circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124929A (en) * | 1977-04-07 | 1978-10-31 | Nec Corp | Sensing circuit |
| JPS5641586A (en) * | 1979-09-11 | 1981-04-18 | Fujitsu Ltd | Memory readout circuit |
| JPS56114196A (en) * | 1980-02-13 | 1981-09-08 | Sharp Corp | Ram circuit |
-
1982
- 1982-04-12 JP JP57060525A patent/JPH0763137B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124929A (en) * | 1977-04-07 | 1978-10-31 | Nec Corp | Sensing circuit |
| JPS5641586A (en) * | 1979-09-11 | 1981-04-18 | Fujitsu Ltd | Memory readout circuit |
| JPS56114196A (en) * | 1980-02-13 | 1981-09-08 | Sharp Corp | Ram circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410721A (en) * | 1987-07-02 | 1989-01-13 | Nec Corp | Data-out buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763137B2 (en) | 1995-07-05 |
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