JPS58159280A - 回路モジユ−ルの構成方法 - Google Patents
回路モジユ−ルの構成方法Info
- Publication number
- JPS58159280A JPS58159280A JP57042263A JP4226382A JPS58159280A JP S58159280 A JPS58159280 A JP S58159280A JP 57042263 A JP57042263 A JP 57042263A JP 4226382 A JP4226382 A JP 4226382A JP S58159280 A JPS58159280 A JP S58159280A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- board
- drive
- circuit module
- elements
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Combinations Of Printed Boards (AREA)
- Mounting Of Printed Circuit Boards And The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は回路モジュールの構成方法に関し、特に、プリ
ント回路板等に搭載するＬＳＩ回路モジュール等の構成
方法に関する。
ント回路板等に搭載するＬＳＩ回路モジュール等の構成
方法に関する。
（ロ）発明の背景
電子計算機などの情報処理装置には、半導体素子や回路
部品をプリント回路板に搭載し、該プリント回路板をバ
ックパネルというグリント基板に実装する実装法が従来
から用いられている。
部品をプリント回路板に搭載し、該プリント回路板をバ
ックパネルというグリント基板に実装する実装法が従来
から用いられている。
実装密度と性能の向上のために、たとえばメモリ素子番
チップ又は８チツプをセラミック多層基板に搭載した回
路モジュールや乗算回路をセラミック多層基板に搭載し
た演算回路モジュール全所要の個数だけ従来のプリント
回路板上に従来の半導体素子や回路部品と混在実装する
という実装法が近年採用されつつある。
チップ又は８チツプをセラミック多層基板に搭載した回
路モジュールや乗算回路をセラミック多層基板に搭載し
た演算回路モジュール全所要の個数だけ従来のプリント
回路板上に従来の半導体素子や回路部品と混在実装する
という実装法が近年採用されつつある。
即ち、（＋）ある程度大きく、繰返し度のあるブロック
を−かたまりとしてモジー−ル化し、該回路モジュール
を所要の個数だけプリント回路板に搭載する； （Ｉｆ）該回路モジーールは、広範囲な分野に使用でき
る汎用性を備えた構成を採らしめる；というのが、この
回路モジエール化の基本理念である。
を−かたまりとしてモジー−ル化し、該回路モジュール
を所要の個数だけプリント回路板に搭載する； （Ｉｆ）該回路モジーールは、広範囲な分野に使用でき
る汎用性を備えた構成を採らしめる；というのが、この
回路モジエール化の基本理念である。
該回路モジュールは、前述の通りセラミック材料による
４〜３０層の多層基板又は有機材料による４〜１０層の
多層基板を用い、核基板上に上述の回路ブロシクを実装
するわけで、実装階層という観点でみれば、従来の■部
品、■プリント回路板、■バックパネルに加え九新しい
実装階層と位置づけられる。
４〜３０層の多層基板又は有機材料による４〜１０層の
多層基板を用い、核基板上に上述の回路ブロシクを実装
するわけで、実装階層という観点でみれば、従来の■部
品、■プリント回路板、■バックパネルに加え九新しい
実装階層と位置づけられる。
即ち、
第一実装階層＝部品（半導体素子、ＬＳＩ素子など）
第二実装階層＝第一の基板に第一実装階層を搭（回路モ
ジュール）載したもの 第三実装階層＝第二の基板に第−又は第二実装（プリン
ト回路板）階層を搭載したもの第四実装階層＝第三の基
板に第三実装階層を搭（バンクパネル） 載したもの となる。
ジュール）載したもの 第三実装階層＝第二の基板に第−又は第二実装（プリン
ト回路板）階層を搭載したもの第四実装階層＝第三の基
板に第三実装階層を搭（バンクパネル） 載したもの となる。
本発明は、第二実装階層即ち回路モジュールの構成法に
ついて従来の欠点を補う構成矢金提供するものである。
ついて従来の欠点を補う構成矢金提供するものである。
（ハ）従来技術と問題点
従来の回路モジュールについて第１図、第２図を用いて
説明する。第１図において、ＭｌｊはＬＥＩＩメモリ素
子であり、ここでは１６にワードＸ１ビツト（Ｋ＝１０
２４ ）の構成とする□１は、上述の回路モジ瓢−ルで
あり、ＬＳＩメモリ素子８個により３２にワードＸ４ビ
ツトの記憶容量を有する回路モジー−ルを形成する。
説明する。第１図において、ＭｌｊはＬＥＩＩメモリ素
子であり、ここでは１６にワードＸ１ビツト（Ｋ＝１０
２４ ）の構成とする□１は、上述の回路モジ瓢−ルで
あり、ＬＳＩメモリ素子８個により３２にワードＸ４ビ
ツトの記憶容量を有する回路モジー−ルを形成する。
該回路モジ凰−ルは、入出力信号としてアドレス、チッ
プイネーブル、ライトネーブル、書込みデータ、読出し
データを、他に電源、Ｉ） Ｖの端子全有する。アドレ
ス〜〜Ａ４は、端子２を経由してＭｌｊすべてに共通に
結線され、各々のＬＳＩメモリ素子内のセルアドレスが
指定される。ライトイネーブルＷは、端子３を経由して
Ｍｌｊすべてに共通に結線され、各々のＬＳＩメモリ素
子のＩＪ−ド動作又はライト動作の指定を行う０チツグ
イネーブルＯＦｏ は、端子４゜全経由してＭｉｊを活
性化し、チップイネーブルｌｉＩは、端子４．を経由し
てＭｌｊを活性化する働きをもつ。５ｊはＩ、Ｓエメモ
リ；寥キ≠１尋素子への書込みデータＤの入力端子であ
り、６ｊはＬＳＩメモリ素子からの読出しデータＱの出
力端子である０次にＭｉｊで示したＬＥＩＩメモリ素子
の構成例を第２図に示す。第２図は、１６にワードＸ１
ビツトの構成をｔつＩ、８Ｍメモリ素子であり、該素子
はチップイネーブルに２１により活性化される。アドレ
ス八〇〜Ａｓｓ ｓ ”。〜２０Ｉ、はＦｔＯＷ ８Ｋ
ＬＫＣＴ ２５および（：！ＯＬｒ７ＭＮＳＩＩＣＬＥ
ＣＴ、ＣＯＬＨＭＮ 工１０ ０ＩＲＯＩＴ工Ｔ８２
６をへてＭ凡ＭＯＲＹ ＡＲＲＡＹ ２’／の内の
１セルを選択する。ライト時にはライトイネーブルＷ２
２が活性化され、書込みデータＤ２３が上記の選択され
たセルに書込まれ、リード時にはライトイネーブル７２
２は不活性であり、上記セルの内容が、読出しデータＱ
２４として読出される。
プイネーブル、ライトネーブル、書込みデータ、読出し
データを、他に電源、Ｉ） Ｖの端子全有する。アドレ
ス〜〜Ａ４は、端子２を経由してＭｌｊすべてに共通に
結線され、各々のＬＳＩメモリ素子内のセルアドレスが
指定される。ライトイネーブルＷは、端子３を経由して
Ｍｌｊすべてに共通に結線され、各々のＬＳＩメモリ素
子のＩＪ−ド動作又はライト動作の指定を行う０チツグ
イネーブルＯＦｏ は、端子４゜全経由してＭｉｊを活
性化し、チップイネーブルｌｉＩは、端子４．を経由し
てＭｌｊを活性化する働きをもつ。５ｊはＩ、Ｓエメモ
リ；寥キ≠１尋素子への書込みデータＤの入力端子であ
り、６ｊはＬＳＩメモリ素子からの読出しデータＱの出
力端子である０次にＭｉｊで示したＬＥＩＩメモリ素子
の構成例を第２図に示す。第２図は、１６にワードＸ１
ビツトの構成をｔつＩ、８Ｍメモリ素子であり、該素子
はチップイネーブルに２１により活性化される。アドレ
ス八〇〜Ａｓｓ ｓ ”。〜２０Ｉ、はＦｔＯＷ ８Ｋ
ＬＫＣＴ ２５および（：！ＯＬｒ７ＭＮＳＩＩＣＬＥ
ＣＴ、ＣＯＬＨＭＮ 工１０ ０ＩＲＯＩＴ工Ｔ８２
６をへてＭ凡ＭＯＲＹ ＡＲＲＡＹ ２’／の内の
１セルを選択する。ライト時にはライトイネーブルＷ２
２が活性化され、書込みデータＤ２３が上記の選択され
たセルに書込まれ、リード時にはライトイネーブル７２
２は不活性であり、上記セルの内容が、読出しデータＱ
２４として読出される。
第１図に示した回路モジー−ルを用いて、たとえは１２
８にワードＸ１ビツト（＝２５６にバイト）の記憶容量
上もつプリント回路板は該回路モジュール１６個とその
周辺制御回路を搭載することにより実現できる。
８にワードＸ１ビツト（＝２５６にバイト）の記憶容量
上もつプリント回路板は該回路モジュール１６個とその
周辺制御回路を搭載することにより実現できる。
さて、上述した従来実装法に用いるＬＳＩ回路モジ為−
ルには以下に述べる欠点がある。
ルには以下に述べる欠点がある。
（＋） ＬＳＩ回路モジュールの入出力端子により信
号の歪みや遅延が生ずる。
号の歪みや遅延が生ずる。
（ＩＩ）ＬＳＩ回路モジュールの基板（ｎｊｌ述の第一
の基板）サイズの大型化およびＬＳＩ素子の小型化に伴
い搭載Ｌ８１素子個数が増加する傾向にある。そうする
と、プリント回路板の周辺制御回路が駆動する負荷が増
加するため、信号波形の立ヒリ／立下り時間が増大し、
信号の伝播遅延時間増加の原因となる。
の基板）サイズの大型化およびＬＳＩ素子の小型化に伴
い搭載Ｌ８１素子個数が増加する傾向にある。そうする
と、プリント回路板の周辺制御回路が駆動する負荷が増
加するため、信号波形の立ヒリ／立下り時間が増大し、
信号の伝播遅延時間増加の原因となる。
（ｉｌｌ） プリント回路板の周辺制御回路が、上記
ＬＳＩ回路モジュールを複数個駆動する場合には、該周
辺制御回路出力からＬＳＩ回路モジュールのＬ８工素子
入力まで、又はＬＳＩ回路モジ−−ルのＬＳＩ素子出力
から周辺制御回路入力までの配線ルートが多岐に分かれ
る。
ＬＳＩ回路モジュールを複数個駆動する場合には、該周
辺制御回路出力からＬＳＩ回路モジュールのＬ８工素子
入力まで、又はＬＳＩ回路モジ−−ルのＬＳＩ素子出力
から周辺制御回路入力までの配線ルートが多岐に分かれ
る。
この結果、反射波による信号波形の煩みＫより信号の伝
播遅延時間の増加をきたすことになる。
播遅延時間の増加をきたすことになる。
上述の（１）（１）（ｌｉｔ）は高速パルス信号を伝送
せんとする場合に特に問題となることがらであり、高性
能化を阻む要因である。
せんとする場合に特に問題となることがらであり、高性
能化を阻む要因である。
に）発明の目的
本発明は、特に、上述の（１）と（ｌｉｌ）の欠点を取
り除き、動作の高速化を計ることを目的とする。
り除き、動作の高速化を計ることを目的とする。
（ホ）発明の構成
上記目的を達成するために本発明は、同一の１包路素子
を複数個第１の基板に搭載して構成した回路モジュール
を第２の基板に搭載し、かつ上記第１の基板上の（ロ）
略素子と上記第２の基板に搭載された他の回路素子と全
相互結線することにより回路ボードを構成し、該回路ボ
ードを・パックパネル等の第３の基板に接続する実装構
造において、上記第１の基板上に、少なくとも当該第１
の基板上の回路素子を駆動する駆動回路を搭載するよう
にしたことを特徴とする。
を複数個第１の基板に搭載して構成した回路モジュール
を第２の基板に搭載し、かつ上記第１の基板上の（ロ）
略素子と上記第２の基板に搭載された他の回路素子と全
相互結線することにより回路ボードを構成し、該回路ボ
ードを・パックパネル等の第３の基板に接続する実装構
造において、上記第１の基板上に、少なくとも当該第１
の基板上の回路素子を駆動する駆動回路を搭載するよう
にしたことを特徴とする。
第３図を用いて本発明の第１の実施例を説明する。３０
は本発明の構成に成る回路モジー−ルである。ＭＬｊは
Ｌ８エメモリ素子であり、第１図、第２図に示すものと
同一である。ＬＳＩメモリ素子８個により３２にワード
×４ビットの記憶容量を有し、入出力信号としてアドレ
ス、チップイネーブル、ライトイネーブル、誉込みデー
タ、読出しデータを、他に電源、ＯＶ用の端子をもつこ
とはｉ１図と同一である。
は本発明の構成に成る回路モジー−ルである。ＭＬｊは
Ｌ８エメモリ素子であり、第１図、第２図に示すものと
同一である。ＬＳＩメモリ素子８個により３２にワード
×４ビットの記憶容量を有し、入出力信号としてアドレ
ス、チップイネーブル、ライトイネーブル、誉込みデー
タ、読出しデータを、他に電源、ＯＶ用の端子をもつこ
とはｉ１図と同一である。
アドレス〜〜Ａ１１は端子３１０〜３１１８ を経由
して、駆動回路３２ｏ〜３２１．に入力さｎる。ここで
駆動回路としては、ＡＮＤ、ＯＲ，ＮＯＴの各論理素子
でよい。３２０〜３２１．の出力は、駆動回路３３゜□
および駆動回路３３．、〜駆動回路３３１ｊＡおよび駆
動回路３３１．！Ｉにそれぞれ分岐に入力される。
して、駆動回路３２ｏ〜３２１．に入力さｎる。ここで
駆動回路としては、ＡＮＤ、ＯＲ，ＮＯＴの各論理素子
でよい。３２０〜３２１．の出力は、駆動回路３３゜□
および駆動回路３３．、〜駆動回路３３１ｊＡおよび駆
動回路３３１．！Ｉにそれぞれ分岐に入力される。
ここでの駆動回路としては、ＡＮＤ、ＯＲ，ＮＯＴの各
論理素子でもメモリ素子駆動専用素子であってもよいＱ
３３０ム＊３”０１〜３３１ｍＡ、３３１３！＋の出力
は、それぞれＬ８エメモリ素子’１ｊｔ４個駆動するべ
く結線され、各々のＬ８エメそり素子内のセルアドレス
が指定される。
論理素子でもメモリ素子駆動専用素子であってもよいＱ
３３０ム＊３”０１〜３３１ｍＡ、３３１３！＋の出力
は、それぞれＬ８エメモリ素子’１ｊｔ４個駆動するべ
く結線され、各々のＬ８エメそり素子内のセルアドレス
が指定される。
ライトイネーブルＷは、端子３４を経由して駆動回路３
５に入力される。駆動回路３５は通常の論理回路素子で
よい。回路３６の出力は、駆動回路３６および３フに分
岐して入力される。駆動回路３６．３’Ｆは通常の論理
回路素子でありてもメモリ素子駆動専用素子であっても
よい。
５に入力される。駆動回路３５は通常の論理回路素子で
よい。回路３６の出力は、駆動回路３６および３フに分
岐して入力される。駆動回路３６．３’Ｆは通常の論理
回路素子でありてもメモリ素子駆動専用素子であっても
よい。
回路３６，３７は各々メモリ素子ＭｔｊｂＭｔｊを４個
ずつ駆動するべく結線され、各メモリ素子においては、
Ｗが活性化されると書込み動作を指定する。
ずつ駆動するべく結線され、各メモリ素子においては、
Ｗが活性化されると書込み動作を指定する。
チップイネーブル０１゜は、端子３Ｂを経由して駆動回
路３９に入力され、該回路３９の出力はＭｌｊを４個駆
動する。
路３９に入力され、該回路３９の出力はＭｌｊを４個駆
動する。
父、チップイネーブル１１、は、端子４０を経由して駆
動回路４１ｉＣ入力され、該回路４１の出力は４ｊを４
個駆動する。チップイネーブル０又は１はメモリ素子Ｍ
、ｊ又はＭｌｊを活性化する働きをもつｎ ４２ｊはメモリ素子Ｍ１ｊへの書込みデータＤの入力端
子であり、メモリ素子２個の負荷が軽いことを考慮して
第３図のように駆動回路を介さないで結線しても、又は
上述の如き駆動回路を介してもよい。
動回路４１ｉＣ入力され、該回路４１の出力は４ｊを４
個駆動する。チップイネーブル０又は１はメモリ素子Ｍ
、ｊ又はＭｌｊを活性化する働きをもつｎ ４２ｊはメモリ素子Ｍ１ｊへの書込みデータＤの入力端
子であり、メモリ素子２個の負荷が軽いことを考慮して
第３図のように駆動回路を介さないで結線しても、又は
上述の如き駆動回路を介してもよい。
４３ｊはメモリ素子ＭＬｊからの読出しデータＱの出力
増子である。
増子である。
以上説明した本発明の回路モジュールの構成によれば、
該回路モジュールの入力配線は、メモリ素子が多数見え
ることが解消されており、従って入力ネットの負荷の軽
減と配線ルートの短縮化が達成される。
該回路モジュールの入力配線は、メモリ素子が多数見え
ることが解消されており、従って入力ネットの負荷の軽
減と配線ルートの短縮化が達成される。
第４図は本発明になる第２の実施例を示す図である。
メモリ素子端子の入出力信号はＴＴＬレベル信号である
が、プリント回路板に搭載されている他の回路素子がＩ
ＣｏＬ回路であるが如き状況下で、該メモリ素子を使用
するのが最適である場合に、本発明の回路モジュールの
基板上にＴ Ｔ Ｌ：ｌ！ｉｃＬレベル変換回路を搭載
することにより、該回路モジュールをＫＯＬレベルの入
出力信号レベルをもつメモリモジー−ルとして使用でき
る利点が得られる。更にＴＴＬ信号はプリント回路板に
は配線されずに１回路モジュールの基板に閉じられるた
めＴ Ｔ Ｌ／Ｅ ＣＬの信号クロストークなどの悪影
響が回避される最も好ましい配線環境を提供することが
できる。
が、プリント回路板に搭載されている他の回路素子がＩ
ＣｏＬ回路であるが如き状況下で、該メモリ素子を使用
するのが最適である場合に、本発明の回路モジュールの
基板上にＴ Ｔ Ｌ：ｌ！ｉｃＬレベル変換回路を搭載
することにより、該回路モジュールをＫＯＬレベルの入
出力信号レベルをもつメモリモジー−ルとして使用でき
る利点が得られる。更にＴＴＬ信号はプリント回路板に
は配線されずに１回路モジュールの基板に閉じられるた
めＴ Ｔ Ｌ／Ｅ ＣＬの信号クロストークなどの悪影
響が回避される最も好ましい配線環境を提供することが
できる。
５０は本発明に成る回路モジュールであり、回路３２゜
〜３２１８％３５．３９，４１．５３゜〜５３゜がＥＣ
ＬからＴＴＩ、に信号レベルを変換する回路、５４゜〜
５匂がＴＴＬからＫＯＬに信号レベルを変換する回路で
ある以外は、第３図と全く同一である。
〜３２１８％３５．３９，４１．５３゜〜５３゜がＥＣ
ＬからＴＴＩ、に信号レベルを変換する回路、５４゜〜
５匂がＴＴＬからＫＯＬに信号レベルを変換する回路で
ある以外は、第３図と全く同一である。
（ト）発明の効果
本発明によれば、入力配線（エントリーネット）の負荷
軽減、配線ルートの短縮化と一鹸書き配線の達成などが
可能とな９、信号の反射や歪みによる遅延時間増加がな
くなるので、高速化に貢献するところ極めて大なるもの
がある。
軽減、配線ルートの短縮化と一鹸書き配線の達成などが
可能とな９、信号の反射や歪みによる遅延時間増加がな
くなるので、高速化に貢献するところ極めて大なるもの
がある。
第１図は従来の回路モジエールの構成を示す図、第２図
はＬ８エメモリ素子の構成を示す図、ｌ＠３図は本発明
による第１の実施例のブロック図、第４図は本発明によ
る第２の実施例のブロック図である。 第３図において、３０は回路モジュール、３２゜〜３２
１ｍ ｓ ３３０Ａ〜”３１ｍＡ、３３０Ｂ〜” ３１
３Ｂ 、３５〜３’７％４１はそれぞれ駆動回路、Ｍｌ
ｌ−Ｍ）４、喝〜１ｌｔ４はＬ８エメモリ素子である。 第４図において、５０は回路モジュール、３２゜〜３２
１．，３５．３９．４１．５３゜〜５３． 、５４ｏ〜
５４３はそれぞれレベル変換回路、３３゜Ａ〜３３１．
Ａ、３３゜１〜３”ｔａＢｓ ３６．３フはそれぞれ駆
動回路、ＭＩＩ ”” Ｍ１４ ｓ町、〜ＭゎはＬ８エ
メモリ素子である〇第２図
はＬ８エメモリ素子の構成を示す図、ｌ＠３図は本発明
による第１の実施例のブロック図、第４図は本発明によ
る第２の実施例のブロック図である。 第３図において、３０は回路モジュール、３２゜〜３２
１ｍ ｓ ３３０Ａ〜”３１ｍＡ、３３０Ｂ〜” ３１
３Ｂ 、３５〜３’７％４１はそれぞれ駆動回路、Ｍｌ
ｌ−Ｍ）４、喝〜１ｌｔ４はＬ８エメモリ素子である。 第４図において、５０は回路モジュール、３２゜〜３２
１．，３５．３９．４１．５３゜〜５３． 、５４ｏ〜
５４３はそれぞれレベル変換回路、３３゜Ａ〜３３１．
Ａ、３３゜１〜３”ｔａＢｓ ３６．３フはそれぞれ駆
動回路、ＭＩＩ ”” Ｍ１４ ｓ町、〜ＭゎはＬ８エ
メモリ素子である〇第２図
Claims (2)
- （１）同一の回路素子を複数個第１の基板に搭載して構
成した回路モジー−ルを第２の基板に搭載し、かつ上記
第１の基板上の回路素子と上記第２の基板に搭載された
他の回路素子とを相互結線することにより回路ボードを
構成し、該回路ボードをパックパネル等の第３の基板に
接続する実装構造において、上記第１の基板上に、少な
くとも当核第１の基板上の回路素子を駆動する駆動回路
を搭載するようにしたこと５１：％徴とする回路モジュ
ールの構成方法。 - （２）上記第１の基板上に、当核第１の基板上の回路素
子の入出力信号レベルと上記第２の基板上に搭載された
他の回路素子の入出力信号レベルとの間の相互変換を行
なうレベル変換回路を搭載するようにしたことを特徴と
する特許請求の範囲第（１）項記載の回路モジー−ルの
構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042263A JPS58159280A (ja) | 1982-03-17 | 1982-03-17 | 回路モジユ−ルの構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042263A JPS58159280A (ja) | 1982-03-17 | 1982-03-17 | 回路モジユ−ルの構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159280A true JPS58159280A (ja) | 1983-09-21 |
Family
ID=12631140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042263A Pending JPS58159280A (ja) | 1982-03-17 | 1982-03-17 | 回路モジユ−ルの構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0691655A1 (de) * | 1994-07-05 | 1996-01-10 | Siemens Aktiengesellschaft | Modulkarte |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532277A (en) * | 1978-08-29 | 1980-03-06 | Hitachi Ltd | Drive system |
-
1982
- 1982-03-17 JP JP57042263A patent/JPS58159280A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532277A (en) * | 1978-08-29 | 1980-03-06 | Hitachi Ltd | Drive system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0691655A1 (de) * | 1994-07-05 | 1996-01-10 | Siemens Aktiengesellschaft | Modulkarte |
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