JPS58159158A - Detecting system for fault of address bus - Google Patents
Detecting system for fault of address busInfo
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- JPS58159158A JPS58159158A JP57040876A JP4087682A JPS58159158A JP S58159158 A JPS58159158 A JP S58159158A JP 57040876 A JP57040876 A JP 57040876A JP 4087682 A JP4087682 A JP 4087682A JP S58159158 A JPS58159158 A JP S58159158A
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Abstract
Description
【発明の詳細な説明】 出方式に関するものである。[Detailed description of the invention] This is related to the output method.
この株の従来のアドレスバス障害検出方式は、例えば、
アクセスされたデバイスの入力回路においてのみ、アド
レスバス上のアドレス情報により、そのパリティエラー
を検出するというものであった。The conventional address bus failure detection method of this stock is, for example,
Parity errors were detected only in the input circuit of the accessed device based on address information on the address bus.
したがって、アドレスバス上の障害によってアドレス情
報が変えられ、その誤アドレス情報に従って実在しない
デバイスがアクセスされたとすると、その装置の中央処
理部に対しては、いずれのデバイスからも無応答となる
。Therefore, if address information is changed due to a failure on the address bus and a non-existent device is accessed according to the incorrect address information, no response will be received from any device to the central processing unit of that device.
この場合、中央処理部は、アクセスしたデバイスの障害
で無応答となったのか、またはアドレスバス上の障害で
無応答となったのか、いずれであるかの判断がつかない
という問題があった。In this case, there is a problem in that the central processing unit cannot determine whether the non-response is due to a failure in the accessed device or a failure on the address bus.
本発明の目的は、上記した従来技術の欠点をなくシ、ア
ドレスバス上の障害と、アクセスしたデバイスの障害等
の他の障害要因によるものとを常に切り分けうるアドレ
スバス障害検出方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an address bus failure detection method that eliminates the above-mentioned drawbacks of the prior art and can always distinguish between failures on the address bus and failures caused by other failure factors such as failures in accessed devices. It is in.
本発明の特徴は、中央処理部、メモリ部およびアドレス
割付けがされた入出力制御部その地間所要のデバイスを
備え、これらが共通バスによって接続・構成された装置
のアドレスバス障害検出方式において、その全アドレス
空間について共通バスに係るアドレスバス上のパリティ
エラーを検出しうるアドレスバス障害検出回路を上記ア
ドレスバスに接続しておき、前記アドレスバス上のパリ
ティエラーの発生時には、当該アドレスバス情報・デー
タバス情報の保持をしておくとともに、その旨の表示を
するフラグを立てておくことにより、中央処理部が、デ
バイスアクセス時の無応答に対し、上記両バス情報・フ
ラグの内容に応じ、アドレスバス障害または他゛の要因
による障害の検出・切分けを行いうるようにした゛アド
レスバス障害検出方式にある。The present invention is characterized by an address bus failure detection method for a device that is equipped with a central processing section, a memory section, an input/output control section to which addresses are assigned, and necessary devices between them, and these are connected and configured by a common bus. An address bus failure detection circuit capable of detecting a parity error on the address bus related to the common bus for all address spaces is connected to the address bus, and when a parity error occurs on the address bus, the address bus information By retaining data bus information and setting a flag to indicate this, the central processing unit can respond to a non-response when accessing a device according to the contents of both bus information and flags. The present invention is an address bus fault detection method that can detect and isolate address bus faults or faults caused by other factors.
以下、本発明の実施例を図に基づいて説明する。Embodiments of the present invention will be described below based on the drawings.
第1図は、本発明に係るアドレスバス障害検出方式の一
実施例の方式構成図、第2図は、そのアドレス構成図で
ある。FIG. 1 is a system configuration diagram of an embodiment of the address bus fault detection method according to the present invention, and FIG. 2 is an address configuration diagram thereof.
ここで、1は、中央処理部、2は、メモリ部、3は、入
出力制御部、4は、アドレスバス障害検出力回路、4A
は、そのアドレスバスパリティエラー検出回路、4Bは
、同障害時のアドレスバス情報の保持に係るアドレスバ
ス情報ラッチ回路、4Cは、同障害時のデータバス情報
の保持に係るデータバス情報ラッチ回路、4Dは、同ア
ドレスバスハリティエラーの発生を表示するためのフラ
グ、5は、共通バスに係るアドレスバス、6は、同デー
タバスである。Here, 1 is a central processing unit, 2 is a memory unit, 3 is an input/output control unit, 4 is an address bus fault detection circuit, 4A
is its address bus parity error detection circuit; 4B is an address bus information latch circuit for holding address bus information at the time of the same failure; 4C is a data bus information latch circuit for holding data bus information at the time of the same failure; 4D is a flag for indicating the occurrence of the same address bus integrity error, 5 is an address bus related to the common bus, and 6 is the same data bus.
例えば、中央処理部1が入出力制御部3に対してデバイ
スアクセスをするときには、まず、アドレスバス5上に
当該アドレス指定を行い、データバス6上に所望のデー
タを送出する。For example, when the central processing unit 1 makes device access to the input/output control unit 3, it first specifies the address on the address bus 5 and sends desired data onto the data bus 6.
この場合、第2図に示すように、入力出力制御部3のア
ドレスが16進数で(AO)、〜(4F)H。In this case, as shown in FIG. 2, the address of the input/output control unit 3 is (AO) to (4F)H in hexadecimal.
(FO)H〜(FF)、に割り付けられているとし、例
えば、そのアドレス(AO)H(第2図中A印の箇所)
が指定されたにもかかわらず、何らかの原因によってア
ドレス(EO)H(第2図中B印の箇所)と誤指定(ま
たはバス障害によるピット変化)が発生したものとする
。(FO)H to (FF), for example, the address (AO)H (location marked A in Figure 2)
Assume that even though the address (EO) H (marked by B in FIG. 2) is specified, an incorrect specification (or a pit change due to a bus failure) occurs for some reason.
この誤アドレス(EO)Hは、どのデバイスにも割り当
てられていないので、結局、中央処理部1に対しては、
無応答となる。This erroneous address (EO) H is not assigned to any device, so in the end, for the central processing unit 1,
There will be no response.
なお、全アドレス空間は、上述のほかにメモリ部2に対
してアドレス(00)H〜(7F)u、(σO)H〜(
E!Fh が割シ当てられておシ、アドレス(80)
H〜(9F)H,(BO)H〜(BF)n、 (DO)
H〜(EF)Hは、いずれのデバイスにも割り当てられ
ておらず、空きアドレスまたは容量アドレスである。In addition to the above, the entire address space includes addresses (00)H to (7F)u, (σO)H to (
E! Fh is assigned address (80)
H~(9F)H, (BO)H~(BF)n, (DO)
H to (EF)H are free addresses or capacity addresses that are not assigned to any device.
一方、アドレスバス障害検出回路4においては、アドレ
スバスパリティエラー検出回路4Aがアドレスバス5に
ついて全アドレス空間のアドレス情報(データ)のパリ
ティチェックを行い、パリティエラーを検出したときは
、その時のアドレスバス5.データバス6上のデータ(
アドレスバス情報、データバス情報)を、それぞれ、ア
ドレスバス情報ラッチ回路4B、データバス情報ラッチ
回路4Cに保持をしておくとともに、フラグ4Dを立て
てパリティエラー発生の旨の表示をする。On the other hand, in the address bus fault detection circuit 4, the address bus parity error detection circuit 4A performs a parity check on the address information (data) of all address spaces for the address bus 5, and when a parity error is detected, 5. Data on data bus 6 (
Address bus information and data bus information) are held in the address bus information latch circuit 4B and data bus information latch circuit 4C, respectively, and a flag 4D is set to indicate that a parity error has occurred.
前後したが、中央賂呼部1は、前述のデバイスアクセス
に対する無応答の場合には、まず、アドレスバス障害検
出回路4のフラグ4Dを調べることにより、フラグ4D
が立てられているときは、アドレスバス5に関する障害
であり、またはフラグ4Dが立てられていないときは、
アクセスデバイスの障害であることの識別(切分け)を
することができるとともに、いずれについても当該アド
レスバスM報、データバス情報がアドレスバス情報ラッ
チ回路4B、データバス情報ラッチ回路4Cから得られ
、これは障害要因の分析・切分は等の障害回復処置に対
しても有益な情報となるものである。However, in the case of no response to the device access described above, the central bribe calling unit 1 first checks the flag 4D of the address bus failure detection circuit 4, and sets the flag 4D.
If flag 4D is set, there is a fault related to address bus 5, or if flag 4D is not set,
It is possible to identify (separate) that it is an access device failure, and for both, the address bus M report and data bus information can be obtained from the address bus information latch circuit 4B and the data bus information latch circuit 4C, This is also useful information for failure recovery measures such as analysis and isolation of failure causes.
なお、上記実施例において、アドレスバス障害検出回路
4は、独立した回路であるように説明したが、必ずしも
、そのように限定されるものではなく、人出力制御部3
その他のデバイスの一部として併設することを妨げない
。すなわち、これを併設したデバイスは、本来の被アク
セス動作を行うとともに、併設されたアドレスバス障害
検出回路4によシ、前述と同様なアドレスバス障害検出
に係る動作を行うことができるの“は明らかである。In the above embodiment, the address bus fault detection circuit 4 is described as being an independent circuit, but it is not necessarily limited to that.
This does not preclude installation as part of other devices. In other words, a device equipped with this can not only perform the original accessed operation, but also perform the same operation related to address bus failure detection as described above using the attached address bus failure detection circuit 4. it is obvious.
以上、詳細に説明したように、本発明によれば、アドレ
スバス上の障害と他の障害要因によるものとを常に切り
分けることができるので、障害箇所の指摘を確実に行い
、この種装置(システム)の保守作業の効率向上、障害
時間短縮化または信頼性向上に顕著な効果が得られる。As described in detail above, according to the present invention, it is possible to always distinguish between failures on the address bus and failures caused by other failure factors. ) can have remarkable effects on improving the efficiency of maintenance work, shortening failure times, and improving reliability.
第1図は、本発明に係るアドレスバス障害検出方式の一
実施例の方式構成図、第2図は、そのアドレス構成図で
ある。
1・・・中央al1部、2・・・メモリ価、3・・・入
出力制御部、4・・・アドレスバス障害検出回路、4A
・・・アドレスバスパリティエラー検出回路、4B・・
アドレスバス情報ラッチ回路、4C・・・データバス情
報ラッチ回路、4D・・・フラグ、5・・・アドレスバ
ス、6・・・データバス。
代理人 弁理士 福田幸作
(ほか1名)FIG. 1 is a system configuration diagram of an embodiment of the address bus fault detection method according to the present invention, and FIG. 2 is an address configuration diagram thereof. 1... Central AL1 section, 2... Memory value, 3... Input/output control unit, 4... Address bus failure detection circuit, 4A
...Address bus parity error detection circuit, 4B...
Address bus information latch circuit, 4C...data bus information latch circuit, 4D...flag, 5...address bus, 6...data bus. Agent: Patent attorney Kosaku Fukuda (and one other person)
Claims (1)
た人出方制御部その他同所要のデバイスを備え、これら
が共通バスによって接続・構成された装置のアドレスバ
ス障害検出方式において、その全アドレス空間について
共通バスに係るアドレスバス上のパリティエラーを検出
しうるアドレスバス障害検出回路を上記アドレスバスに
接続しておき、前記アドレスバス上のパリティエラーの
発生時には、当該アドレスバス情報・データバス情報の
保持をしておくとともに、その旨の表示をするフラグを
立てておくことにより、中央処理部が、デバイスアクセ
ス時の無応答に対し、上記両バス情報・フラグの内容に
応じ、アドレスバス障害または他の要因による障害の検
出・切分は智行いうるようにすることを特徴とするアド
レスバス障害検出方式。1. In the address bus fault detection method for a device that is equipped with a central processing unit, a memory unit, a people distribution control unit to which addresses are assigned, and other necessary devices, and these are connected and configured by a common bus, the entire address space of the device is An address bus failure detection circuit capable of detecting a parity error on the address bus related to the common bus is connected to the address bus, and when a parity error occurs on the address bus, the address bus information/data bus information is By retaining this information and setting a flag to indicate this, the central processing unit can respond to a non-response during device access by detecting an address bus failure or an address bus failure or An address bus failure detection method that is characterized in that failures caused by other factors can be detected and isolated intelligently.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57040876A JPS58159158A (en) | 1982-03-17 | 1982-03-17 | Detecting system for fault of address bus |
Applications Claiming Priority (1)
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JP57040876A JPS58159158A (en) | 1982-03-17 | 1982-03-17 | Detecting system for fault of address bus |
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Publication Number | Publication Date |
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JPS58159158A true JPS58159158A (en) | 1983-09-21 |
Family
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JP57040876A Pending JPS58159158A (en) | 1982-03-17 | 1982-03-17 | Detecting system for fault of address bus |
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Country | Link |
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JP (1) | JPS58159158A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01298454A (en) * | 1988-05-27 | 1989-12-01 | Fuji Electric Co Ltd | Method for checking parity of bus |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS48103145A (en) * | 1972-04-10 | 1973-12-25 | ||
JPS52127041A (en) * | 1976-04-16 | 1977-10-25 | Nec Corp | Error detector in information processor |
JPS5353932A (en) * | 1976-10-27 | 1978-05-16 | Hitachi Ltd | Fault detection system for memory address line |
JPS542641A (en) * | 1977-06-08 | 1979-01-10 | Hitachi Ltd | Error detection system of information processor |
-
1982
- 1982-03-17 JP JP57040876A patent/JPS58159158A/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS48103145A (en) * | 1972-04-10 | 1973-12-25 | ||
JPS52127041A (en) * | 1976-04-16 | 1977-10-25 | Nec Corp | Error detector in information processor |
JPS5353932A (en) * | 1976-10-27 | 1978-05-16 | Hitachi Ltd | Fault detection system for memory address line |
JPS542641A (en) * | 1977-06-08 | 1979-01-10 | Hitachi Ltd | Error detection system of information processor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01298454A (en) * | 1988-05-27 | 1989-12-01 | Fuji Electric Co Ltd | Method for checking parity of bus |
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