JPS58151605A - Controlling system of sequencer - Google Patents
Controlling system of sequencerInfo
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- JPS58151605A JPS58151605A JP3489382A JP3489382A JPS58151605A JP S58151605 A JPS58151605 A JP S58151605A JP 3489382 A JP3489382 A JP 3489382A JP 3489382 A JP3489382 A JP 3489382A JP S58151605 A JPS58151605 A JP S58151605A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0426—Programming the control sequence
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- Programmable Controllers (AREA)
Abstract
Description
【発明の詳細な説明】
のプログラムブロックからなるシーケンサを計算機によ
って制御するシーケンサの制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sequencer control method in which a sequencer consisting of program blocks is controlled by a computer.
一般に計算機によってシーケンサを制御する方式として
は第１図才たは第２図に示すものがあった。この中、第
１図に示すものはシーケンサ（２）が共通プログラムＰ
。を有し、計算機（１）が起動信号および停止Ｆ信号を
加えるだけで、シーケンサ（２）は先頭アビレフ０番地
から最終アドレスＥ番地まで制御の各段階を手順■に従
ってサイクリックに実行するものである。Generally, as a method for controlling a sequencer by a computer, there is a method shown in FIG. 1 or FIG. 2. Among these, in the one shown in Fig. 1, the sequencer (2) is a common program P.
. The computer (1) simply applies a start signal and a stop F signal, and the sequencer (2) cyclically executes each step of the control from the start address 0 to the final address E according to the procedure. be.
寸た、第２図に示すものはシーケンサ（２）が１１＠に
配列されたプログラムブロックＰ。、 Ｐ， 、Ｐ２，
Ｐ。What is shown in FIG. 2 is a program block P in which sequencers (2) are arranged at 11@. , P, , P2,
P.
を有し、且つ、各プログラムブロックの最終アドレス８
１％０２％０３％およびＥにはエンド命令が入れられ、
計算機（１）が起動信号と、最終アドレスθ，、θ２、
ｅ３およびＥの何れかに対応する実行最終アドレス信号
を送信すると、プログラムブロックＰ。and the final address 8 of each program block.
End commands are placed in 1%02%03% and E,
The computer (1) sends the start signal and the final address θ,, θ2,
When the execution final address signal corresponding to either e3 or E is transmitted, program block P is executed.
の先頭アドレスＯ＠地から指定された実行最終アドレス
オでの制御をサイクリックに実行する。すなわち、計算
機（１）が起動信号と、プログラムブロックＰｏの最終
アドレスｅ１に対応する実行最終子ドレス信号とを送信
すると、プログラムブロックＰ、の制御の各段階を手順
■に従ってサイクリックに実行し、川下同様にして、計
算機（１）が起動信号と、プログラムブロックＰ３の最
終アドレスＥに対応する実行最終アドレス信号とを送信
すると、プログラムブロックＰ。、 Ｐ、 、 Ｐ２、
Ｐｓの制御の各段階を手１１１■に従ってサイクリック
に実行することになる。Control is cyclically executed from the start address O@ to the specified execution final address O. That is, when the computer (1) transmits a start signal and an execution final child address signal corresponding to the final address e1 of the program block Po, it cyclically executes each step of the control of the program block P according to procedure (3), Similarly downstream, when the computer (1) transmits a start signal and an execution final address signal corresponding to the final address E of the program block P3, the program block P. , P, , P2,
Each stage of control of Ps is executed cyclically according to step 111■.
斯かる従来のシーケンサの制御方式にあっては、先頭ア
ドレスＯ番仙から指定された実行最終アドレス捷での一
連のプログラムをサイクリックに実行するだけで、制御
モードに応じて分けられたプログラムブロックＰ、 、
Ｐ２． Ｐ、を適宜組合わせて実行することが不可能で
あり、計算機での条件判断に応じて制御モードの切替え
が自由に行えないという欠点があった。In such a conventional sequencer control method, a series of programs from the start address O to the specified execution end address is simply executed cyclically, and the program blocks divided according to the control mode are executed. P, ,
P2. P, cannot be executed in appropriate combinations, and the control mode cannot be freely switched according to condition judgment by a computer.
本発明は上記従来のものの欠点を除去するためになされ
たもので、計算機での条件判断に応じて制御モードを自
由に切替え得るシーケンサの制御方式の提供を目的とす
る。The present invention has been made in order to eliminate the drawbacks of the above-mentioned conventional methods, and its object is to provide a sequencer control method that allows the control mode to be freely switched according to condition judgment by a computer.
一ヒ記目的を達成するために、本発明はグログラブロッ
クの最終番地にそれぞれエンド命令を入れるとともに、
この最終番地の直前にブランチブロックを入れ、計算機
は制り１モード若しくは制御ｓ（］モードに対応するプ
ログラムブロックの先頭アドレス信号をシーケンサに送
信し、ブランチブロックがこれを判断して、飛び先き番
地まで実行順序を進めるようにしている。In order to achieve the above object, the present invention inserts an end command at the final address of each groggle block, and
A branch block is inserted immediately before this final address, and the computer sends the start address signal of the program block corresponding to control 1 mode or control s(] mode to the sequencer, and the branch block judges this and jumps to the next address. The execution order advances up to the address.
し下、添付図面を参照して本発明を一実施例に基いて説
明する。The present invention will now be described based on one embodiment with reference to the accompanying drawings.
第３図は本発明によるシーケンサの制御方式を説明する
だめの実行順序図で、シーケンサ（２）は上述した第２
図と同様にプログラムブロックＰ。、Ｐ１Ｐ２オよびＰ
３を有し、これらのプログラムブロックの最終番地ｅＩ
ｓ ｅ２ ｓ ”ＢおよびＥにはそれぞれエンド命令
が入れられている。捷た、共通プログラムブロックＰ、
の最終番地ｅ、の直前には、フランチブロックＢが挿入
されている。FIG. 3 is an execution sequence diagram for explaining the sequencer control method according to the present invention, in which the sequencer (2) is the second
Program block P as in the figure. , P1P2o and P
3, and the final address eI of these program blocks
s e2 s "B and E each contain an end instruction. The shredded common program block P,
A flank block B is inserted immediately before the final address e.
一方、計算機（１）は、第２図において説明した如き実
行最終アドレスに対応する信号に代えて、制御モード信
号（Ｐ＋、Ｐｔ、Ｐ、）若しくはグログラムブロックＰ
、 、Ｐ２． Ｐ、の先頭アドレスを送信する。On the other hand, the computer (1) uses a control mode signal (P+, Pt, P,) or a program block P instead of the signal corresponding to the execution final address as explained in FIG.
, ,P2. Send the first address of P.
このｓ合、ブランチブロックＢは計算機〔１）から送信
される制御モード信号若しくは飛び先きアドレスを判断
して、実行１１＠序をその飛び先きアドレス寸で進める
ことになる。In this case, the branch block B determines the control mode signal or jump address transmitted from the computer [1], and advances execution 11 by the length of the jump address.
しかして、計算機（１）が共通プログラムブロックＰｏ
を起動せしめる制御モード信号（ＰＯ）若しくはその先
頭アドレス信号をシーケンサ（２）に送信すると、シー
ケンサ（２）はプログラムブロックｐｏの先頭アドレス
０番地から、制御の各段階を実行し、ブランチブロック
Ｂにてこれを判断して処理手順０に従って共通プログラ
ムブロックＰ。のみをサイクリックに実行する。Therefore, the computer (1) has a common program block Po.
When the control mode signal (PO) or its start address signal is sent to the sequencer (2), the sequencer (2) executes each control step from the start address 0 of the program block po, and transfers it to branch block B. After determining this, the common program block P is executed according to processing procedure 0. Execute only cyclically.
次に、プログラムブロックＰ１を起動せしめる制御モー
ド信号（Ｐｌ）若しくはプログラムブロックＰ１の先頭
アドレス信号がシーケンサ（２）に送信されると、シー
ケンサ（２）が共通プログラムブロックＰ。Next, when the control mode signal (Pl) for activating the program block P1 or the start address signal of the program block P1 is transmitted to the sequencer (2), the sequencer (2) activates the common program block P.
およびブランチブロックＢを実行する。ここで、ブラン
チブロックＢが計算機（１）の信号を判断し、５−
エンド命令が入れられた最終番地ｅ１を飛び越しテＩＥ
１１＋１ 番地を実行させる。つ捷り、プログラムブ
ロックＰ、を実行させる。and execute branch block B. Here, branch block B judges the signal of computer (1) and jumps to the final address e1 where the 5-end instruction was inserted.
Execute address 11+1. and program block P is executed.
このようにして、プログラムブロックＰｌの実行を終了
すると、その最終番地θ２のエンド命令によって再び共
通プログラムブロックＰ。の実行が開始され、Ｎ後、処
理手順■に従ってプログラムブロックＰｏおよびＰｌが
サイクリックに実行される。When the execution of the program block Pl is finished in this way, the common program block P is executed again by the end command at the final address θ2. execution is started, and after N, program blocks Po and Pl are cyclically executed according to processing procedure (2).
Ｎ下回様にして、プログラムブロックＰｚヲ起動せしめ
る制能１モード信号（Ｐ、）若しくはプログラムブロッ
クＰ２の先頭アドレス信号がシーケンサ（２）に送信さ
れると、共通プログラムブロックＰＯおヨヒフランチブ
ロックＢを実行後、ブランチブロックＢが０２千１番地
を実行させ、この結果、処理手順■に従ってプログラム
ブロックＰｏお よひＰ２がサイクリックに実行され、
また、プログラムブロックＰ３を起動せしめる制御モー
ド信号（Ｐ３）若しくはプログラムブロックＰ３の先頭
アドレス信号がシーケンサ（２）に送信されると、共通
プログラムブロックＰ。およびブランチブロックＢを実
行６−
？ｌ、ブランチブロックＢが０３＋１＃地を実行させ、
この結果、処理手順■に従ってプログラムブロックｐｏ
およびＰ、が実行される。When the control 1 mode signal (P,) that activates program block Pz or the start address signal of program block P2 is transmitted to the sequencer (2) in a manner similar to After executing, branch block B executes address 02,01, and as a result, program blocks Po and P2 are cyclically executed according to processing procedure ■.
Further, when the control mode signal (P3) for activating the program block P3 or the start address signal of the program block P3 is transmitted to the sequencer (2), the common program block P is activated. and execute branch block B6-? l, branch block B executes 03+1# ground,
As a result, according to the processing procedure ■, the program block po
and P are executed.
なお、上記実施例では飛び先きアドレスを判定するブラ
ンチブロックＢを共通プログラムブロックＰ。の終りに
のみ入れたものについてＭＳ’、明したが、これを第４
図に示すように各プログラムブロックの終りにそれぞれ
ブランチブロックＢを入ルるとともに、計算機（１）が
複数のモード指定を行うようにすれば、プログラムの実
行途中で各ブランチブロックがこれを判断してプログラ
ムの処理順序を、さらに、多様化させることができる。In the above embodiment, the branch block B for determining the jump address is the common program block P. MS' has clarified what was added only at the end of the 4th section.
As shown in the figure, if a branch block B is inserted at the end of each program block, and the computer (1) specifies multiple modes, each branch block can determine this during program execution. The processing order of the program can be further diversified.
第４１７１では計嘗機ｆ１＋からシーケンサ（２）に対
してプログラムブロックＰ２およびＰ８の制御モード信
号を送信した場合の処理手順を示している。No. 4171 shows the processing procedure when the control mode signals of program blocks P2 and P8 are transmitted from the measuring device f1+ to the sequencer (2).
以上の説明によって明らかな如く、本発明のシーケンサ
の制御方式によれば、シーケンサが固定の入出力回路を
有するものであっても、計算機の条件判断によって送信
された制御モードに従って自由なシーケンスプログラム
の糾合わせが可能となり、これによって、制御対象への
自由な制制御モードの切替えが可能になる。As is clear from the above explanation, according to the sequencer control method of the present invention, even if the sequencer has a fixed input/output circuit, a sequence program can be freely executed according to the control mode sent by the computer's condition judgment. This makes it possible to freely switch the control mode to the controlled object.
第１図および第２図は計算機によってシーケンサを制御
する従来のシーケンサの制御方式を説明するための実行
順序図、第３図は本発明によるシーケンサの制御方式の
一実施例を説明するだめの実行順序間、第１行本発明に
よるシーケンサの制御方式の他の実施例を説明するため
の実行順序図である。
〔１）二計算機、（２）：シーケンサ、Ｐｏ：共通プロ
グラムブロック、 Ｐ、 、Ｐ、、Ｐ３ニブログラムブ
ロック、Ｂニブランチブロック。
代理人 葛 野 信 −
第１図 第２図
第３図 第４図1 and 2 are execution sequence diagrams for explaining a conventional sequencer control method in which the sequencer is controlled by a computer, and FIG. 3 is an execution sequence diagram for explaining an embodiment of the sequencer control method according to the present invention. FIG. 1 is an execution order diagram for explaining another embodiment of the sequencer control method according to the present invention. [1) Two computers, (2): Sequencer, Po: Common program block, P, , P, , P3 Niprogram block, B Nibranch block. Agent Shin Kuzuno - Figure 1 Figure 2 Figure 3 Figure 4
Claims (1)
ックからなるシーケンサを、計算機によって制御するシ
ーケンサの制御方式において、前記プログラムブロック
の最終番地にそれぞれエンド命令を入れるとともに、こ
の最終番地の直前にブランチブロックを入れ、前記計算
機は制佃モード若しくは制御モードに対応するプログラ
ムブロックの先頭アドレス信号をシーケンサに送信し、
前記ブランチブロックがこれを判断して、飛び先き番地
まで実行１１＠序を進めることを特徴とするシーケンサ
の制御方式。In a sequencer control method in which a sequencer having a fixed input/output circuit and consisting of a plurality of program blocks is controlled by a computer, an end instruction is placed at the final address of each program block, and an end instruction is placed immediately before the final address. A branch block is inserted, and the computer sends a start address signal of a program block corresponding to the control mode or control mode to the sequencer,
A sequencer control method characterized in that the branch block determines this and advances the execution sequence to the jump address.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3489382A JPS58151605A (en) | 1982-03-03 | 1982-03-03 | Controlling system of sequencer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3489382A JPS58151605A (en) | 1982-03-03 | 1982-03-03 | Controlling system of sequencer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58151605A true JPS58151605A (en) | 1983-09-08 |
Family
ID=12426839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3489382A Pending JPS58151605A (en) | 1982-03-03 | 1982-03-03 | Controlling system of sequencer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151605A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134804A (en) * | 1984-12-05 | 1986-06-21 | Mitsubishi Electric Corp | Output controlling system |
-
1982
- 1982-03-03 JP JP3489382A patent/JPS58151605A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134804A (en) * | 1984-12-05 | 1986-06-21 | Mitsubishi Electric Corp | Output controlling system |
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