JPS58147332U - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
- Publication number
- JPS58147332U JPS58147332U JP4170882U JP4170882U JPS58147332U JP S58147332 U JPS58147332 U JP S58147332U JP 4170882 U JP4170882 U JP 4170882U JP 4170882 U JP4170882 U JP 4170882U JP S58147332 U JPS58147332 U JP S58147332U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power
- reset circuit
- discharge
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は、従来の回路図、第２図は、本考案による一実
施例のパワーオンリセット回路図である。 、 ５・・・・・・トランジスタ、６・・・・・・
ゲート回路。
施例のパワーオンリセット回路図である。 、 ５・・・・・・トランジスタ、６・・・・・・
ゲート回路。
Claims (1)
- 抵抗、コンデンサを直列接続し、かつ該コンデンサと並
列に放電用の抵抗を接続した充放電回路と波形成形を有
するゲート回路によるパワーオンリセット回路において
、充放電回路の出力信号をトランジスタのベースに接続
し、該トランジスタのコレクタと該ゲート回路を接続す
ることにより、該充放電回路の充電時定数を該ゲー′ト
回路の入力抵抗の影響を受けずに設定できるようにした
ことを特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4170882U JPS58147332U (ja) | 1982-03-26 | 1982-03-26 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4170882U JPS58147332U (ja) | 1982-03-26 | 1982-03-26 | パワ−オンリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58147332U true JPS58147332U (ja) | 1983-10-04 |
Family
ID=30052884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4170882U Pending JPS58147332U (ja) | 1982-03-26 | 1982-03-26 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147332U (ja) |
-
1982
- 1982-03-26 JP JP4170882U patent/JPS58147332U/ja active Pending
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