JPS5958842U - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPS5958842U JPS5958842U JP14971982U JP14971982U JPS5958842U JP S5958842 U JPS5958842 U JP S5958842U JP 14971982 U JP14971982 U JP 14971982U JP 14971982 U JP14971982 U JP 14971982U JP S5958842 U JPS5958842 U JP S5958842U
- Authority
- JP
- Japan
- Prior art keywords
- reset
- reset circuit
- capacitor
- power supply
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は従来のリセット回路図、第2図は本考案の一実
施例を示すリセット回路図、第3図は本−考案の一実施
例による電源及びリセットの電位を示すタイムチャート
である。 1・・・電源、5・・・リセット、6・・・共通電位、
7・・パ抵抗、8・・・コンデンサ、9.10・・・抵
抗、11・・・ダイオード。
施例を示すリセット回路図、第3図は本−考案の一実施
例による電源及びリセットの電位を示すタイムチャート
である。 1・・・電源、5・・・リセット、6・・・共通電位、
7・・パ抵抗、8・・・コンデンサ、9.10・・・抵
抗、11・・・ダイオード。
Claims (1)
- 電源投入時及び電源電圧低下時に、シュミットトリガ入
力を持つリセット出力を発生するリセット回路において
、電源に高インピーダンスの抵抗・ とコンデンサにr
る積分回路を形成し、該回路にシュミットトリガ入力を
持つリセットを接続し、前記抵抗とコンデンサ間には二
つの低インピーダンスの抵抗を直列に接続して、該二つ
の抵抗にカソードを、そしてアートは前記リセットに接
続してタイオードを設けたことを特徴とするものである
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14971982U JPS5958842U (ja) | 1982-10-04 | 1982-10-04 | リセツト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14971982U JPS5958842U (ja) | 1982-10-04 | 1982-10-04 | リセツト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5958842U true JPS5958842U (ja) | 1984-04-17 |
Family
ID=30332269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14971982U Pending JPS5958842U (ja) | 1982-10-04 | 1982-10-04 | リセツト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5958842U (ja) |
-
1982
- 1982-10-04 JP JP14971982U patent/JPS5958842U/ja active Pending
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