JPS5814192A

JPS5814192A - Ｌｓｐ音声合成装置

Info

Publication number: JPS5814192A
Application number: JP56111428A
Authority: JP
Inventors: 進高島; 孝夫菅家; 直樹稲垣; 一雅福島
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1981-07-16
Filing date: 1981-07-16
Publication date: 1983-01-26
Also published as: GB2103458A; JPS6054680B2; GB2103458B; DE3226538C2; US4541111A; DE3226538A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はＬＳＰ音声合成装置に関する。従来の音声合成
装置としては、ＬＰＧ　（線形予測符号化）方式、ＰＡ
ＲＣＯＲ（偏自己相関）方式が一般に用いられている。

この種音声合成装置は、音声波形を作るためのｉ４２メ
ータや音声の素片データ等の音声ノ母うメータ情報を記
憶するメモリ、この音声ノヤラメータ情報に基づいて音
声波形を作り、それを音響に変換する音声合成器、与え
られた指令に基づいて音声ノ４ラメータ情報をメモ゛り
から読み出し、音声合成器を駆動する制御部等からなっ
ている。しかして、上記ＬＰＣ方式は音声を数理的にモ
デル化し、常に安定に解が求まる分析法を確立して高い
品質の音声合成を可能としたものである。しかし、この
ＬＰＣ方式においては、音声情報圧縮伝送などへの応用
に際し、音声パラメータを低ピット符号化した場合に音
声合成フィルタの不安定性があり、これを解決したのが
ＰＡＲＣＯＲ方式でおる。このＰＡＲＣＯＲ方式によれ
ば、音声の毎秒尚シの情報量を４８００〜９６００ビツ
トに圧縮できるものであるが、情報量を２４００ビット
秒以下に落とすと急速に合成音声が不明瞭かつ不自然に
なる。

ＰＡＲＣＯＲ方式においてもこのような問題が残されて
いるため、その後更に研究がなされ、まず、１９７５年
に新しい音声分析法つまｊ）　ＬＳＰ（ＬｉｎｅＳｐｅ
ｃｔｒｕｍ　Ｐａ１ｒ−線スペクトル対）方式の分析理
論が考えられた。そして、１９７９年にＬＳＰ音声合成
法が発明され、１９８０年にワンチップＬＳＰ音声合成
ＬＳＩが開発された。このＬＳＰ方式によればＰＡＲＣ
ＯＲ方式よル少ない情報量で音声合成を行なうことがで
き、かつ音声品質レベルを一定値以上に保持することが
可能である。しかしながら、上記従来のＬＳＰ音声合成
装置では、直列パイプライン乗算器を使用して音声合成
を行なうようにしているので、標本化周期は１４４クロ
ック程度となり、このためマスク・クロック周波数も９
２０　ｋＨｚ程度（標本化周波数を６．４　ｋＨｚとし
た場合）と非常に高くなるという欠点があシ、電力消費
の点では、更に低い周波数のクロックを用いるシステム
を開発することが望ましいものであった。また、乗算器
をシリアル演算とした結果、ディジタルフィルタを構成
するのに３００ビツトあｔシのシフトレジスタと、４個
のシリアル加算器と、１個の減算器を必要とするなど、
ハードウェアとしても規模が大きいものとなっていた。

本発明は上記の点に鑑みてなされたもので、並列演算機
能を持つ乗算器を使用して並列データによシ音声合成処
理を行なわせることにより、マスク・クロック周波数を
大幅に低くして、かつ、高い音声品質を保持できるＬＡ
Ｐ音声合成装置を提供することを目的とする。

以下本発明の詳細な説明する。まず、ＬＳＰ方式の原理
について簡単に説明する。音声は有声音と無声音に大別
される。有声音の場合、肺から気管を通ってきた空気流
によってのどにある声帯が振動して、・中ルス状の音波
が出る。このパルス音は声道共振システムの駆動音源信
号となる。この声道共振システムは、一種の音響フィル
タであ多、その周波数特性は唇、舌、あごなどによって
決まる声道断面積によって決定される。声道の唇側の端
は開放しているが、咽喉側の端（声門）は声帯の振動に
よって開閉する。

声門における境界条件を簡略化して完全開放と完全閉塞
という２種類の理想的な境界条件で置きかえると取扱い
が簡単になる。このモデルは現実の声門境界条件に即し
たものではないが、現実は両者の間にあると見なすこと
ができる。

更に、声道壁の振動、口唇からの放射などによる千ネル
ギー損失がないとすれば、上記２種類のそれぞれの境界
条件に対応して一対の共振周波数が決まる。この一対の
共振周波数が線スペ５− クトル対（ＬＳＦ　）と呼ばれるものである。

次にＬＳＰ分析、合成方法について説明する。

ＬＳＰも含めてＬＰＣ、ＰＡＲＣＯＲの合成方式は、声
道フィルタの実現に全極型ディジタルフィルタが用いら
れている。この全極型ディジタルフィルタの伝達関数Ｈ
（Ｚ）は次式で与えられる。

Ｈ（Ｚ）　＝　１／Ａｐ　（Ｚ）　　（Ｚ　＝、ｅ　ｊ
Ｑ））−・・（１）肥、　Ａｐ（Ｚ）＝　１＋（！１ｚ
＋（１２Ｚ２＋　　−＋α　ＺＰとなる。（ｐ：フィル
タの次数）上記全極フィルタの分母の多項式Ａｐ　（Ｚ　）は、次
の漸化式によって生成されることが知られている。

Ａｏ（Ｚ）＝１、Ｂｏ（Ｚ）−Ｚ　　　　初期条件この
漸化式に現われるノ母うメータｋｎ　（ｎ−１＋　２＋
・・・、ｐ）は、ＰＡＲＣＯＲ係数と呼ばれている。そ
して声門における境界条件を理想化して開端と閉端の両
極限値とし、それぞれｋｐ＋１＝１（完全開端）、−１
（完全閉端）としてみる。

６− 上記式（２）において、ｎ＝ｐ＋１とすれば、声門完全
開放のときはｋｐ＋１−１、声門完全閉塞のときはｋｐ
＋１＝−１であるので、次の多項式Ｐ　（Ｚ）　、Ｑ　
（Ｚ）の零点を求めれば、声門の両条件に対する系の共
振周波数（すなわちＬＳＰ　）が求まる。

ここでフィルタの次数を偶数とすると、となシ、フィル
タの次数を奇数とすると、となる。ただし、（ω１）は
次の関数を満足するように順序づける。

０〈ωｌ〈ω、　＜゛＜ωｐ−１〈Ｑｐくπこの因数分
解における係数ω１　、ω２・・・Ｑｐ　をＬＳＰと呼
ぶ。すなわち、音声からＬＳＰを求めることは式（３）
の２つの多項式のＰ個の根を求めることに帰着される。

逆にＰ（Ｚ）　、　Ｑ（Ｚ）が与えられた時、式（３）
よシＡｐ（Ｚ）＝（Ｐｐ（Ｚ）＋Ｑｐ（Ｚ））／２　　・＝
（６）となシ、式（１）にこれを代入すれば、声道フィ
ルタＨ（Ｚ）が確定する。この声道フィルタのＬＳＰ表
現は、音声の・母ワースベクトルＩＨ（Ｚ）１２をＰ個
の離散的な周波数（ω１）の位置の密度で表示すること
と解釈される。

音声合成の中心部は、声道フィルタＨ（Ｚ　）であ、ｐ
、Ｌ８Ｐ音声合成においては、（ωｌ、ω２゜・・・、
ω、）が与えられた時、Ｈ（Ｚ　）に相当するディジタ
ル・フィルタを構成する必要がある。

Ｈ（Ｚ）は負帰還路に利得１−　Ａｐ（Ｚ）を持つフィ
ルタによって実現される。ところで、上記式（４）。

（５）のＰｐ（Ｚ）　、　Ｑｐ（Ｚ）を用イルと、１ｆ
ｔｌ　得１−Ａｐ（Ｚ）は次式のように変形される。

Ｐが偶数の場合、（ｉ−ｏｄｄ）ただし、ＣＩ社−２（２）ωｉｃｏ■ｃ−１冨−２Ｐが奇数の場合、（ｉｃｑｖ＠ｎ）ただし、ＣＩ　−−２暢ω１９− Ｃｏ二Ｃ，＝　−Ｚと表わせる。このうち、式（７）でＰ−８とした場合の
ＬＳＰ音声合成デジタル・フィルタのシグナルフローグ
ラフが第１図に示したものである。

このシグナルフローグラフにおいて、帰還路の中央ライ
ンが式（７）の〔〕内の第１項及び第３項を表わし、上
のラインが第４項、下のラインが第２項を表わしている
。この第１図のシグナルフローグラフをハードウェアに
近い形に変形したものが第２図に示したものである。そ
して、この第２図におけるｅ　１（ｎ）〜ｅ　ｔｏ（ｎ
）、ｅ’ｔ（ｎ）〜ｅ／　ａ　（ｎ）、Ｏｔ　（ｎ）　
〜０ｔｏ（ｎ）の各点の合成信号を式によｐ示したもの
が第３図である。この第３図において示されるｅｌ（ｎ
）あるいは０ｔｏ（ｎ）が最終音声出力である。

次にＬ８Ｐ音声合成装置の具体的な回路構成について説
明する。第４図はＣＭＯ８より成るワンチップＬＳＰ音
声合成ＬＳＩＪの概略構成を示したもので、各種音声・
４２メータを記憶してなるＲＯＭ　（リード・オンリ・
メモリ）２、外部から１０− の入力情報に従って各部の動作制御を行なう制御部３、
音源情報を生成出力してなる音源回路’　、ＲＯＭ　２
から制御部３を介して与えられる音声パラメータ及び音
源回路４から与えられる音源情報等に従ってＬＳＰ音声
合成を行なうＬＳＰ音声合成ディジタルフィルタ５、と
のＬＳＰ音声合成ディジタルフィルタ５のディジタル出
力をアナログ信号に変換するＤ／Ａ変換回路６、外部か
ら与えられるり薗ツク・ｆルスを基準として各種タイミ
ング信号を発生するタイミング発生回路７等に大別され
る。

々お、この音声合成装置は、合成音声信号の帯域幅を４
　ｋＨｚとし、合成音声の標本化周期は８　ｋＨｚとな
っている。従って、後述するようにマスタクロックは８
　ｋＨ＋ｃ　Ｘ　２３　＝　ｌ　８４　ｋＩ（ｚとなっ
ている。

しかして、上記ＲＯＭ　２には、第５図（ａ）　〜（ｄ
）に示す音声ノ量２メータが書込まれ、例えば４ビット
単位でデータの読出しが行なわれる。第５図（１）は無
音区間長を指定するためのデータ形式を示すもので、２
ビツトの同期部及び６ビツトの無音区間長部からなって
おシ、この無音区間長記憶部において無音区間のフレー
ム数を指定する。第５図（ｂ）はピッチが初期値の場合
の有声フレームのデータ形式を示すもので、同期データ
２ビツト、振幅データ６ビツト、ピッチ周期データ７ビ
ツト、このピッチ周期に対する同期データ１ビツト、Ｌ
ＳＰノ臂ラメうタω１〜ω８がそれぞれ４ビツト、合ｉ
ｔ　４８ビツトとなっている。

第５図（ｃ）はピッチが差分を示す場合の有声フレーム
、第５図（ｄ）は無声フレームのデータ形式であシ、第
５図（ｂ）の有声フレームと略同様のデータ形式となっ
ているが、ピッチ部分が３ビツトに減って合計４４ビツ
ト構成となっている。この場合、第５図（ｃ）　、　（
ｄ）における３ビツトのピッチ部分ではピッチの差分と
、無声コードを夫々示している。また、第５図（ｂ）〜
（ｄ）において、２ビツトの同期部はフレーム長制御を
行なうためのもので、例えば「００」→１２８音／フレ
ーム、「０１」→２５６音／フレーム、「１ｏ」→５１
２音／フレーム、「１１」→無音区間となっている。一
方、１ビツトの同期部は、ピッチ判断を行なわせるため
のもので、例えば「１」であればピッチが初期値である
ことを示し、「０」であればピッチが差分であることを
示している。また、３ビツトのピッチ部は、ｒ１０１Ｊ
〜ｒ０１１Ｊが有声フレームに対する長さく差分値）を
示し、「１００」が無声フレームであることを示してい
る。

次に第４図におけるＬＳＰ音声合成ディジタルフィルタ
５のＩＮ細について第６図にょｐ説明する。第６図にお
いて、１ノは詳細を後述するノ４’ラメータ変換回路で
、ＲＯＭＪから制御部３を介して与えられるパラメータ
をタイミング信号に同期して補間し、その７ビツトの出
方を乗算器１２０入力端子Ａに入力する。また、４は上
記した音源回路で、制御部３を介して与えられる有声／
無声の制御指令、ピッチ周期の指令等によって動作し、
ピッチ周期を補間しながら有声音情報を出力したシある
いは無声音情報を出力１３− したルするもので、その詳細については後述する。この
音源回路４から出力される１５ビツトの音源情報は、タ
イミング信号らに同期して乗算器１２の入力端子Ｂへ入
力される。この乗算器１２は詳細を後述するように演算
精度が１５ビツトの並列乗算機能を有しておル、その乗
算出力はタイミング信号φ人に同期して１５ビツトの並
列加減算回路１３の入力端子Ａに入力されると共にタイ
ミング信号φｎに同期して１ビツトの遅延回路１４へ入
力される。そして、この遅延回路１４の出力は、タイミ
ング信号φＣに同期して加算回路１３０入力端子Ｂに入
力される。さらに、この加算回路１３の加算出力は、タ
イばング信号φＤに同期して自己の入力端子Ｂに入力さ
れると共にタイミング信号φＱに同期して１５ビツトの
並列加減算回路１５の入力端千人に入力される。また、
上記加算回路１３の出力は、タイミング信号φｙに同期
して８ビツトのシフトレジスタ１６へ入力される。この
シフトレジスタ１６の出力は、タイずング信号１４− φＩに同期して加減）ｌ］路１５０入力端子Ｂへ入力さ
れる。そして、この加減算回路１５の出力は、Ｔ２１の
タイミングにおいてのみ動作するシフタ１７を介して取
出され、タイミング信号φＮに同期して加減算回路１５
の入力端子Ｂへ入力される。さらに、この入力端子Ｂに
はφＭのタイミングで″０″信号が入力される。また、
上記シフタ１１の出力は、１ビツトの遅延回路ノ８を介
して取出され、タイミング信号φＫに同期して加減算回
路１５０入力端子Ｂに入力されると共に、タイミング信
号φＢに同期して２Ｔの遅延回路１９へ入力される。さ
らに、この遅延回路１９には、タイミング信号φＱに同
期してパ０＃信号が与えられる。そして、この遅延回路
１９の出力は、タイミング信号φＬに同期して乗算器１
２の入力端子Ｂに入力されると共に、タイミング信号φ
Ｆに同期して加減算回路１５０入力端子Ａに入力される
。−また、遅延回路１９の出力は、タイずング信号φＪ
に同期して１３ピツトのシフトレジスタ２０へ入力され
る。このシフトレジスタ２０の出カバ、タイミング信号
φＥに同期して加算回路１３０入力端子Ａに入力される
と共に、タイミング信号φ０に同期してバッファ２１へ
転送され、このバッファ２１に保持された内容が音声の
最終合成出力としてＤ／Ａ変換器６へ送られる。しかし
て、上記のディジタルフィルタ５は、第７図に示すよう
に’ｒ、ｘ’ｒ、３のタイミングで１サイクルが構成さ
れ、上記したタイミング信号φム〜φＱが○印のタイミ
ングで発生する。なお、上記加減算回路１５は、Ｔ６　
　＊　’ｒ、　　ｌ　Ｔ　１０　　ｒＴ１２　　ｒ　Ｔ
１４　　ｒ　Ｔ’ｔａ　　ｌ　Ｔｉ１１　　＋　’ｒｚ
ｏのタイミングのときに減算動作（Ｂ−Ａ）を行ない、
その他のタイミングでは加算動作（Ａ十Ｂ）となる。

そして、上記のように構成されたディジタルフィルタ５
は、第３図に示したアルゴリズムに対応する演算動作を
行なうもので、第８図に乗算器１２、加算回路１３、加
減算回路１５、シフトレジスタ１６，２０、バッファ２
１のＴｌ〜Ｔ２Ｂの各タイミングにおける入出力データ
を示す。なお、第８図中、シフトレジスタ１６゜２００
Å力において、Δ印は８ビツトシフトレジスタ１６０入
力を示し、無印は１３ビツトシフトレジスタ２０の入力
を示している。なお、第９図に示すように、このディジ
タルフィルタ５はφｌ　、φ２の２相クロツクで動作し
ており、φｌが書き込み、φ２が読出しクロックとなり
各Ｔ（Ｔ１〜Ｔ２３）はクロックφ３に同期している。

以下デジタルフィルタ５の動作を第７図及び第８図を参
照して説明する。ノ４ラメータ変換回路１１は、詳細を
後述するように１０ビツトのパラメータＣ！〜Ｃ８をそ
れぞれ７ビツト単位で上位ピッ）　Ｃ１ｕ　−Ｃｓ　ｔ
ｒと下位ビットＣ１Ｌ　−Ｃ、Ｌに分割し、第８図に示
すようにＴ１−Ｔｌ１１のタイミングで乗算器１２０入
力端子Ａに入力する。また、パラメータ変換回路１ノは
、音声振幅情報Ａについても７ビツト単位で上位と下位
に分割し、Ｔ２３のタイミングで上位音声振幅情報ＡＵ
を出力し、’ｒｓｓのタイ１アーミンクで下位音声振幅情報ＡＬを出力する。この場合、
ＴＩ７〜Ｔ２１のタイミングでは、ノ々ラメータ変換回
路１ノの出力は「０」となっている。一方、音源回路４
は、音源情報Ｖ　（ｎ）をクロックツ千ルスφＰに同期
して、つまＦ）Ｔ２２１Ｔ２３のタイミングで乗算器１
２の入力端子Ｂへ入力する。また、乗算器１２の入力端
子Ｂには、遅延回路１９の出力ｅ１（ｎ）〜ｅｓ（ｎ）
がタイミング信号φＬに同期して入力される。しかして
、まず、Ｔ２３のタイミングで乗算器１２０入力端子Ａ
に上位振幅情報Ａ、、入力端子Ｂに音源情報Ｖ　（ｎ）
が入力され、乗算処理が開始される。そして、次のＴ２
Ｂのタイミングでは、乗算器１２において、下位振幅情
報ＡＬと音源情報Ｖ　（ｎ）との間で乗算が行なわれる
。上記乗算器１２は、２ビツトタイムの演算時間を必要
とし、Ｔ２２のタイミングで入力されたデータに対する
演算結果ＡＵ　−Ｖ　（ｎ）は次のサイクルのＴ１のタ
イミングで出力し、Ｔ２３のタイミングで入力されたデ
ータに対する演算結果ＡＬ・Ｖ　（ｎ）はＴ２のタイ１
８− ミングで出力する。そして、乗算器１２からＴＩのタイ
ミングで出力される演算結果Ａ、・Ｖ　（ｎ）は、タイ
ミング信号φＢにより遅延回路１４へ入力され、１ビツ
ト遅延してタイミング信号φＣによ、？Ｔｚのタイミン
グで加算回路１３０入力端子Ｂへ入力される。また、乗
算器１２からＴ２のタイミングで出力される演算結果Ａ
Ｌ・Ｖ　（ｎ）は、タイミング信号φムによシ直接加算
回路１３０入力端子Ａに入力される。従って、加算回路
１３では、Ｔ２のタイミングでｒ　ＡＵ　Ｖ（ｎ）十Ａ
Ｌｖ（ｎ）」の加算が行なわれ、その加算結果Ｕ　（ｎ
）を１ビツトタイム遅延して出力する。この加算結果Ｕ
　（ｎ）は、タイはング信号φＤによりＴｓのタイミン
グで加算回路１３０入力端子Ｂの入力となる。この時、
加算回路１３０入力端子Ａの入力は「０」であシ、入力
端子Ｂの入力Ｕ　（ｎ）がそのまま１ビツト遅延してＴ
４のタイミングで加算回路１３から出力される。この時
の出力Ｕ　（ｎ）は、タイミング信号ＴＯによシ加減算
回路１５０入力端子Ａに与えられる。このＴ４のタイミ
ングにおいては加減算回路１５０入力端子Ｂへの入力は
「０」であシ、従って加減負目路１５からは入力端子Ａ
に与えられている信号Ｕ　（ｎ）が１ビツトタイム遅延
してＴ５のタイミングで出力される。この加減算回路１
５の出力は、Ｔ２１のタイミング以外ではシフタ１７を
そのまま通過し、その後、遅延回路１８で１ビツトタイ
ム遅延され、タイミング信号φＫによりＴａのタイミン
グで加算回路１５の入力端子Ｂへ入力される。この時加
減算回路１５０入力端子Ａには、タイばング信号φＧに
よシ加算器１３の出力８’　１（ｎ）が与えられている
。上記加減算回路１５は、Ｔ６のタイミングでは減算指
令が与えられるので、Ｕ　（ｎ）　　ｅ’　Ｉ（ｎ）の
減算を行ない、その減Ｘｉ果０１（ｎ）を１ビツトタイ
ム遅延して出力する。以下同様にしてタイミング信号φ
Ｋが与えられる’ｒ、　　ｌ　Ｔｌｌ　　＋　Ｔ’ｔｏ
　　ｌ　ＴＩ２　　・Ｔ１４１Ｔ１ｇでは、加減算回路
１５の出力は、遅延回路１８で１ビツトタイム遅延して
自己の入力端子Ｂに戻され、その値から加算回路１３の
出力が減算される。加減算回路１５は上記の減算動作に
よシ、Ｔｙ　　＊　Ｔｏ　　＋　Ｔｔｔ＋　Ｔｉ１ｅ　
Ｔ１４＋Ｔ１Ｇのタイミングで０ｔ（ｎ）〜０ｓ（ｎ）
の信号を出力する。そして、Ｔ１γのタイミング以降で
は、Ｔ２雪までタイミング信号φＮが出力され、加減算
回路１５の出力がシフタ１７を通って直ちに加減算回路
１５０入力端子Ｂへ入力される。この場合、Ｔ１７　　
＊　Ｔｉ１ｌのタイミングではタイミング信号φＦによ
って遅延回路１９の出力ｅｅ（ｎＬ６１ｏ（ｎ）が加減
算回路１５の入力端子Ａに与えられる。また、Ｔ１８　
１　Ｔ２０のタイミングでは、タイミング信号φＧによ
シ加算回路１３の出力８’ｙ（ｎ）　＋　ｍ５（ｎ）が
加減算回路１５の入力端子Ａに与えられる。この加減算
回路１５は、Ｔ１４＋Ｔ１Ｇでは上記入力に対する加算
動作、Ｔ、８　。

Ｔ２０のタイミングでは減算動作を行ない、その演算結
果０７　（ｎ）〜Ｏｌｏ　（ｎ）を１ビツトタイム遅れ
て出力する。従って加減算回路１５の出力０１　（１（
ｎ）はＴ２１のタイミングで出力され、シフタ１７で１
ビツト下位力向にシフトされてその２１− 値が憾となシ、信号ａｓ（ｎ）となって加減算回路１５
の入力端子Ｂに戻される。

また一方、加算回路１３の出力は、タイミング信号φ■
に同期してシフトレジスタ１６に入力される。このシフ
トレジスタ１６は入力が与えられる毎に記憶内容を順次
シフトし、８ピツトシフト後に出力する。なお、タイミ
ング信号φ■の出力時のクロックφ１にて書き込み動作
が行われ、クロックφ２にて読出し動作が行われるため
、このシフトレジスタ１６０入出力信号は第８図の如く
変化する。即ちこのシフトレジスタ１６の出力は、タイ
ミング信号φｘ′）１ｊ）Ｔｔ−Ｔｌｇにおける奇数タ
イずングで加減算回路１５の入力端子Ｂへ信号ｅ’　１
（ｎ−１）　〜ｅ’５（ｎ−１）として入力される。ま
た、上記Ｔ１〜Ｔｌｌ＋における奇数タイミングでは、
タイミング信号φＦによって遅延回路１９の出力ｅｓ（
ｎ）〜６ａ（ｎ）が加減算回路１５の入力端子Ａに与え
られる。加減算回路１５は、上記の奇数タイばングでは
加算動作を行ない、その加算結果ｅ３（ｎ）２２− 〜ｅｌｏ（ｎ）を１ピツトタイム遅れてＴ２＋Ｔ４＋・
・・Ｔ１６の偶数タイミングで出力する。この加減算回
路１５の出力は、遅延回路１８を介してタイミング信号
φＲに同期して遅延回路１９へ転送される。この遅延回
路１９は、入力データを２ビツトタイム遅延して出力す
ると共に次の１ビツトの間その出力を保持している。即
ち、この遅延回路１９は、’ｒ、　　ｌ　’ｒｓ　　＋
　’ｒｓ　　ｌ　’ｒ、　ｅ’ｒ９＋Ｔ１１　　＋Ｔ１
Ｂ　　＋Ｔ１５　　＋ＴＩ？　　＋Ｔ１１１　　ｒＴＨ
＋Ｔｚｚの各タイミングのクロックφｌで書き込みが行
われ、そのデータはＴ３＋Ｔｌｌ＋Ｔ？　　＋　’Ｉ’
ｌｌ　　＊　’ｒｔａ　　・Ｔ１５　　・Ｔ１９　　ｒ
　Ｔ！＊　　＋Ｔｌの各タイミングのクロックφ２で読
出しが行われることになる。この遅延回路１９の出力は
、上記したようにタイミング信号φｒに同期して加算回
路１５の入力端子Ａに入力されると共に、タイミング信
号φＬに同期して乗算器１２の入力端子Ｂに入力される
。さらに、遅延回路１９の出力は、タイ２ング信号φＪ
に同期してシフトレジスタ２０に入力される。このシフ
トレジスタ２０は、データが入力される毎に記憶内容を
順次シフトし、１３ビツトシフトした後に出力する。す
なわち、タイミング信号φＪの出力時のクロックφｌに
て書き込みが行われ、クロックφ２にて読出しが行われ
る。従って、このシフトレジスタ２０は、Ｔｌではｅ３
ｔｏ（ｎ　２）、’ｒ２　、’ｒｓではｒＯＪ、Ｔ４〜
Ｔ２１ではｅｌ　（ｎ−１）〜ｅｔｏ（ｎ　　１）のデ
ータを出力する。

このシフトレジスタ２０の出力はタイミング信号φＥに
同期して加算回路１３の入力端子Ａに入力されると共に
、タイミング信号φ０に同期して、つまＤＴｓのタイミ
ングでｆ３１（ｎ−１）のデータがバッファ２１に読込
まれる。とのノ々ソファ２１に読込まれたデータｅ１（
ｎ−１）が音声出力として次のサイクルのＴｌまで保持
され、ＤＡ変換器６へ送られてアナログ信号に変換され
る。

次に上記乗算器１２の詳細について第１０図によシ説明
する。入力端子Ａには、ノ々ラメータ変換回路１１から
７ビツト単位のデータが入力されるが、このデータはセ
レクタ３１において３ビツトづつ３つのデータに分割さ
れ、出力ライン＆”−’ｅから出力される。そして、セ
レクタ３ノの出力ラインａ、ｂから出力されるデータは
、２ピツトのブース（Ｂｏｏｔｈ　）の乗算器（判定回
路）Ｂ２．ｓｓにそれぞれ入力され、出力ラインＣから
出力されるデータは１ピツトタイムの遅延回路３４を介
して２ピツトのブースの乗算器（判定回路）３５へ入力
される。一方、入力端子Ｂに与えられる１５ビツトのデ
ータは、乗算器３２．３３に入力されると共に、１ピツ
トタイムの遅延回路３６を介して乗算器３５に入力され
る。上記乗算器３２は、演算結果を上位１６ビツトと下
位３ビツトに分けて出力し、上位１６ビツトは加算回路
３７の入力端子Ｂ、下位３ビツトは１ピツトタイムの遅
延回路３８に下位入力としてつｔ、ｂ下位３ビットの位
置に入力される。また、乗算器３３は１８ビツトの演算
結果を加算回路３７に出力する。そして、この加算回路
３７から出力される１８ビツトの２５− 加算データは、遅延回路３８の上位入力としてつまシ４
〜２１ビットの位置に入力される。この遅延回路３８は
、２つの端子から入力された合計２１ビツトのデータを
上位１６ビツトと下位５ビツトに分けて出力し、上位１
６ビツトを加算回路３９の入力端子Ｂ１下位５ビツトを
１ビツトタイム遅延回路４０に下位入力として与える。

上記加算回路３９は、入力端子Ａに与えられる乗算器３
５０田力と入力端子Ｂに与えられる遅延回路３８からの
データとを加算し、１８ビツトの加算結果を遅延回路４
０に上位入力として与える。そして、この遅延回路４０
から出力される２３ビツトのデータが乗算器１２の出力
となシ、第６図における加算回路１３０入力端子Ａに入
力されると共に遅延回路１４を介して加算回路１３の入
力端子Ｂに入力される。

上記のように構成された乗算器１２は、パラメータ変換
回路１１から第１１図（、）に示す１０ビツトのデータ
が第１１図（ｂ）　、　（ａ）に示すように上位及び下
位の７ビツトづつに分割されて入力２６− される。この場合第１１図（、）に示す下位７ビツトの
データは、１ビツト目及び２ビツト目は意味を持たず、
また、３ビツト目は常に′０＃が書込まれている。そし
て、パラメータ変換回路１１から入力端子Ａに与えられ
る上位及び下位の７ビツトのデータは、セレクタ３１に
おいてそれぞれ第１１図（ｄ）　、　（・）の■〜■に
示すように３ビツトづつに分割される。そして、セレク
タ３１の出力ラインａ、ｌ）から出力されるデータは、
乗算器３２．３３に入力され、入力端子Ｂよシタイミン
グ信号φＰあるいはφＬに同期して与えられる１５ビツ
トのデータとの間で乗算される。乗算器３２は、パラメ
ータ変換回路１１からの上位７ビツトのｆ−夕に対して
は第１２図（４）の■′に示す１９ビツトのデータを上
位１６ビツトと下位３ビット分割して出力する。この場
合、データの最上位ビットに′０”、次のビットに′１
”が書込まれると共に最下位ビットに丸めビット（Ｂｏ
ｏｔｈのｒｏｕｎｄｉｎｇ　ｂｉｔ　）　Ｒが書込まれ
る。また、乗算器３２は、ノ臂うメータ変換回路１１か
らの下位７ビツトのデータに対しては第１２図の）の■
”に示すデータを分割して出力する。一方、乗算器３３
は上位ビットのタイミング及び下位ビットのタイミング
において、第１２図（Ａ）　、　（Ｂ）の■′■”に示
す１８ビツトのデータを出力する。そして、セレクタ３
１の出力ラインＣから出力されるデータは、遅延回路３
４を介して乗算器３５へ入力され、遅延回路３６の出力
との間で乗算処理される。この乗算器３５は、上位ビッ
ト及び下位ビットのタイミングにおいて、第１２図（Ａ
）　、　（Ｂ）の■′■”の１８ビツトのデータを出力
し、加算回路３９０入力端子Ａに与える。しかして、上
記乗算器３２の１６ビツトの出力と乗算器３３の１８ビ
ツトの出力は、加算回路３７で加算され、その加算結果
が第１２図（４）、（Ｂ）の■■′に示す１８ビツトの
信号となって出力される。そして、この加算回路３７の
１８ビツトの出力と、乗算器３２０３ビツトの出力とが
遅延回路３８で合成されて２１ビツトとなシ、その後遅
延回路３８から上位１６ビツトと下位５ピツトに分割し
て出力される。この遅延回路３８から出力される１６ビ
ツトのデータは加算回路３９において乗算器３５０１８
ビツト出力■′■”と加算され、第１２図（４）、　（
Ｂ）に示す■■′の１８ビツトのデータとなる。このデ
ータ■■′は遅延回路４０へ送られ、遅延回路３８から
出力される５ビツトのデータと合成されて２３ビツトの
データとなる。この遅延回路４０から出力される２３ピ
ツトのデータが乗算器１２の最終出力となる。

そして、この遅延回路４０から上位ビットのタイミング
出力される２３ピツトのデータは、サインビットＳ以下
の下位２１ビツトがタイきング信号φＢに同期して遅延
回路１４に読込まれ、１ビツトタイム遅延して第１２図
（４）に示す■のデータとなシ、加算回路１３へ入力さ
れる。また、遅延回路４０から下位ビットのタイミング
で出力される２３ビツトのデータは、上位２０ビツトの
データがタイミング信号φムに同期して取出さ′れ、第
１２図（Ｂ）に示す■′のデータと２９− なって加算回路１３の入力端子Ａに与えられるこの場合
、■′のデータは、データ■′の最上位ビットに位置す
るキャリー信号Ｃ以下のビットが５ビツト右シフトされ
ると共にその上位４ビツトに０”が書込まれ、データ■
に対応するように重み付けが行なわれている。そして、
加算回路１３ではタイきング信号φムに同期して上位デ
ータ■と下位データ■′との加算が行なわれ、上位１５
ビツトの加算結果データが出力される。

このように、乗算器１２は、入力端子Ａ、Ｂから与えら
れるデータの乗算をノ４ラレル演算して２Ｔの間に行な
い、ディジタルフィルタ５内の加算回路１３に乗算結果
データを送出するようになる。即ち、そのことは遅延回
路３４　、３６３８．４０が第９図に示したクロックφ
１で書込みを行ない、りｐツクφ２で読出しを行なうこ
とからも理解されるように、先ず前段の遅延回路３４，
３６．３８に入力されるのに１１０時間を要し、後段の
遅延回路４０に入力される３０− ＤにＩＴの時間を要するからである。

次に第４図における音源回路４の詳細について第１３図
によシ説明する。同図において４１゜４２はラッチ回路
で、ラッチ回路４１には制御部３から送られてくるピッ
チ周期データＰ１、ラッチ回路４２にはピッチ周期デー
タＰｉ＋１が与えられる。上記ラッチ回路４１．４２に
保持されたデータは、加減算回路４３０入力端子Ａ。

Ｂにそれぞれ入力される。この加減算回路４３の加減算
出力は、ラッチ回路４４へ入力される。

また、このラッチ回路４４には、制御部３からピッチ周
期の差分データを示すΔＰが与えられる。このラッチ回
路４４の出力は、ラッチ回路４１へ戻されると共にシフ
タ４５を介してラッチ回路４２へ戻される。上記シフタ
４５には制御部３から２ビツトの同期信号（第５図参照
）によって指定されるフレーム長制御信号Ｎが与えられ
る。シフタ４５はフレーム長制御信号Ｎによって入力デ
ータを下位方向に１ビツトあるいは２ビツトシフトし、
つま多入力データをＷあるいは１／４シてラッチ回路４
２へ戻す。また、ラッチ回路４４の出力は、制御部３か
らのロード指令りによってピッチカウンタ４６ヘロード
される。そして、このピッチカウンタ４６のピッチ周期
のカウント動作に応じて有声音源回路４７から有声音源
情報（例えばインノ４ルス）が読出され、ダート回路４
８を介してディジタルフィルタ５内の乗算器１２へ送ら
れる。上記ダート回路４８は、制御部３からの有声音指
令によってｒ−）制御される。また、４９は無声音源回
路で、この無声音源回路４９から出力される無声音源情
報（例えばＭ系列のノイズ）は、ｆｆ−）回路５０を介
して上記乗算器１２へ送られる。上記ｆｆ−）回路５０
は、制御部３からの無声音指令によってダート制御され
る。

上記の構成において、初期設定時は、制御部３から、ま
ず、ピッチ初期値ｐｔが与えられ、ラッチ回路４１に保
持される。この時、ラッチ回路４２の内容は「θ」であ
シ、従って加減算回路４３からはラッチ回路４１の保持
データｐｔがそのまま出力され、ラッチ回路４４に保持
される。このラッチ回路４４に保持されたデータｐｔは
、ロード指令りによってピッチカウンタ４６ヘロードさ
れる。そして、このピッチカウンタ４６の内容に従って
有声音源回路４７から有声音源情報が読出される。この
時有声音指令がダート回路４８に与えられていれば、上
記有声音源情報はダート回路４８を介して乗算器１２へ
送出される。また、制御部３から上記ピッチ初期値ｐｉ
に続いて次のフレームに対するピッチ周期データＰ１＋
１が与えられ、ラッチ回路４２にラッチされる。そして
、加減算回路４３においてラッチ回路４２に保持された
ピッチ周期データＰ１＋１かちラッテ回路４１に保持さ
れているデータＰ１が減算されてピッチの差分データΔ
Ｐが求められ、ラッチ回路４４に保持される。このラッ
チ回路４４に保持された差分子−タΔＰはシフタ４５へ
送られ、制御部３からのフレーム長制御信号Ｎによりて
差分子−タΔＰがＡ又は１／４にシフトされ、ラッチ回
路３３− ４２に保持される。この場合、シフタ４５に送られた差
分データΔＰは、１番フレームが２５６音であればＡさ
れ、５１２音であれば１／４される。そして、上記のよ
うにラッチ回路４２にΔＰ／２又はΔＰ／４が保持され
た状態で音源情報の読出しが行なわれ、１２８音の生成
出力が終了すると、ラッチ回路４１に保持されているデ
ータｐｔとラッチ回路４２に保持されているデータΔＰ
／２又はΔＰ／４とが加減算回路て、このラッチ回路４
４に保持された加算結果がラッチ回路４１に入力される
と共にロード指令りによシピッチカウンタ４６にロード
サレ、以下このピッチカウンタ４６の内容に従って有声
音源回路４７から音源情報が読出される。以下同様の動
作によルピッチ補間が行なわれる。

すなわち、１番フレームが２５６音の場合は第１４図（
、）に示すようにピッチ初期値Ｐｉに対して１２８音毎
にΔＰ／２が順次加算され、また、３４− １番フレームが５１２音の場合は第１４図（ｂ）に示す
ように♂ツチ初期値Ｐｌに対して１２８音毎にΔＰ／４
が順次加算されてそのピッチ補間が行なわれる。

以上はピッチ初期値ｐｔに続いて次のピッチ周期データ
Ｐ１＋１が与えられた場合であるが、ピッチ初期値ｐｔ
の次に制御部３から差分データΔＰが与えられた場合は
、この差分データΔＰがラッチ回路４４に保持され、シ
フタ４５においてＩＡ又は１／４されてラッチ回路４２
へ送られる。以後は上記の場合と同様の動作が行なわれ
る。すなわち、制御部３から差分データΔＰが与えられ
た場合は、加減算回路４３におけるｒ　Ｐｌ　−Ｐｌ＋
１−ΔＰ」の減算動作が省略されるもので、その他の動
作は同じである。

上記のピッチ補間動作において、（１）無音フレームか
ら有声フレームに移るとき、（２）無声フレームから有
声フレームに移るとき、（３）有声フレームから有声フ
レームに移る場合でピッチの差分が＋３の範囲外のとき
、０３つの場合にはピッチ周期データＰｉ　、　Ｐｉ＋
１等を与える。また、有声フレームから有声フレームに
移る場合でピッチの差が−３から＋３のとき即ち差分子
−タが１０１から０１１までのときはその差分データΔ
Ｐをピッチ情報として与えている。そして、有声、無声
の判断は７ビツトのピッチ周期データによシ行なってお
シ、オール″′０”の場合に無声でそれ以外のときに有
声と判断する。また、差分データを与える場合には、「
１００」のとき無声とし、それ以外のとき有声としてい
る。

このように、音源回路４では、有声音におけるピッチ周
期の補間まで行なうようになっておシ、フレーム長を可
変とした本実施例の如き音声合成装置の場合には特に有
効であシ、この補間によシ、合成音声の品質向上を少な
いデータ量で実現可能となっている。

次に第６図における・母うメータ変換回路１１の詳細に
ついて第１５図によシ説明する。同図において５１はパ
ラメータ変換用のＲＯＭで、第４図におけるＲＯＭ　２
−１ｔ−ｔｖ制御部３を介してフレームの変更直前に与
えられる４ビツトのＬＳＰ　ノ＋　９メータωｌ〜ω８
を１０ピツトの「−２頴ωｉ」に非線形変換する。また
、５２は振幅変換回路で、ＲＯＭ、？から制御部３を介
してフレームの変更直前に入力される６ビツトの振幅情
報を１０ビツトの振幅データに弐ｒ　（０，５＋Ａ）Ｘ
２”Ｊに基づき変換して出力する。この式において、Ａ
及びＢはそれぞれ３ビツトの仮数と指数を表わすもので
、合計６ビツトの振幅情報として振幅変換回路５２に与
えられる。即ち、例えば上位３ビツトを仮数、下位３ビ
ツトが指数で、ｒｌｌｏｏｌｏＪのように与えられる。

そして、振幅変換回路５２では仮数データの上位に「０
１」を付加して最上位ビットの位置を小数点位置として
ｒＯ，５＋Ａ」の処理を行ない、その後、そのデータを
Ｂビット右シフトする。すなわち、振幅情報が上記のよ
うにｒｌｌｏｏｌｏＪであった場合、［０，５＋ＡＪの
処理によシ仮数Ａはｒｏ、１１１０Ｊとなシ、これをＢ
ピット（０１０＝２）右シフトすｌること釦よ多振幅は
ｒｏ、００１１１０Ｊ３７− となる。このようにして、振幅データはＯから１までの
間の大きさをもつデータとして与えられる。そして、上
記ＲＯＭ　５１及び振幅変換回路５２で変換されたデー
タは、それぞれ予め定められた順序でシフトレジスタ５
３へ入力設定される。このシフトレジスタ５３は９段×
１０ビットの構成で、その出力はシフタ５４へ入力され
る。このシフタ５４は制御部３から与えられるフレーム
長制御信号Ｎによってシフト動作を行なうもので、２０
ピツトのデータを出力するっ上記フレーム長制御信号Ｎ
は、１フレームが１２８音の場合は７ビツトのシフト指
令信号、２５６音の場合は８ビツトのシフト指令信号、
５１２音の場合は９ビツトのシフト指令信号を与える。

そして、上記シフタ５４の出力は、タイミング信号φ１
′、φ、′に同期して加減算回路５５０入力端子Ａに与
えられる。この加減算回路５５の出力はタイミング信号
φ、′に同期して自己の入力端子Ａ及びシフトレジスタ
５６へ入力される。このシフトレジスタ５６は、９段×
３８− ２０ビツトの構成で、その出力はタイミング信号φｒに
同期して自己の入力端子に戻されると共に、タイミング
信号φｑに同期して加減算器５５の入力端子Ａに入力さ
れる。この加減算器５５の出力は、さらに、タイきング
信号φｒ、φｒ′に同期してシフトレジスタ５７へ入力
される。

このシフトレジスタ５７は、９段×２０ピッ）構成で、
その出力はシック５８へ入力されると共にタイミング信
号φｑ、φｑ′に同期して加減算回路５５０入力端子Ｂ
Ｋ入力される。上記シック５８は、上記シフタ５４と同
様にフレーム長制御信号Ｎによってシフト動作を行ない
、その出力をタイミング信号φｐ、φｐ′に同期して加
減算回路５５の入力端子Ｂへ入力する。また、上記シフ
トレジスタ５７の出力は、タイミング信号φｉ、φｌ′
によってＬＡＰＩ臂ラメーうの上位７ピツト、φｐ、φ
ｐ′によって振幅データの上位７ビツト、φｑ、φｑ′
によってＬＳＰ　／ｆラメータの下位７ピツト及び振幅
データの下位７ビツトが第６図の乗算器１２の入力端子
Ａに入力される。また、この乗算器１２の入力端子Ａに
は、φｌ、φｌＩ。

φｐ、φｐ／、φｑ、φｑ′のタイミング以外において
″０′信号が与えられる。しかして、上記のノクラメー
タ変換回路１１において使用されるタイミング信号φｐ
、φｑ、φｒ、φｌは、第１６図に示すタイミングで発
生する。また、タイミング信号φｐ／、φｑ／、φｒ／
、φピは、フレームの最後の一音声区間のＴＩから次の
区間のＴｌ１ｌまでの間において出力される。さらに、
タイミング信号φ“は、イニシャル時及び無音区間から
次の有声区間に移る時に出力される。

上記のように構成されたパラメータ変換回路１１は、ま
ず、第１フレームに対し、ＲＯＭ　５　Ｊにおいて「−
２０ω」のＬＳＰ　／？ラメータ変換が行なわれると共
に１振幅変換回路５２においてｒ（０，５＋Ａ）ｘ２−
”Ｊの振幅変換が行なわれ、タイミング信号φ“によ多
シフトレジスタ５７に入力され保持される。次に第２フ
レームに対するノ４ラメータ変換及び振幅変換がＲＯＭ
　５１　、振幅変換回路５２で行なわれ、シフトレジス
タ５３へ書込まれる。そして、このシフトレジスタ５３
に書込まれた第２フレームに対するデータ、シフトレジ
スタ５７に書込まれた第１フレームに対するデータはそ
れぞれシック５４．５８に送られ、フレーム長制御信号
Ｎに従ってシフトされる。上記シック５４．５８でシフ
トされたデータは、それぞれφｐ、φｐ′のタイミング
で加減算回路５５の入力端子Ａ、Ｂへ入力され、端子Ａ
の入力データから端子Ｂの入力データが減算されてＬＡ
Ｐ　／ｆラメータ及び振幅データの差分が求められる。

すなわち、シック５４．５８で１　／　ｎ　（ｎ　＝　
１２８　、２５６　、５１２のいずれかでｓｂ、当該フ
レームの音声の数に対応している）されたＬＳＰ　ノＱ
メ→の差分ΔＣｉ　／　ｎ及び振幅データの差分ΔＡ　
／　ｎが求められ、φｑ′のタイミングでシフトレジス
タ５６に書込まれる。

また、この加減算回路５５から出力される差分データΔ
Ｃ４／ｎ、ΔＡ　／　ｎは、自己の入力端子Ａに戻され
、シフトレジスタ５７から出力される第１フレームに対
するデータに加算される。

４１− そして、この加算結果が再びシフトレジスタ５７に書込
まれ、その内容が乗算器１２へ送られる。なお、上述し
た・量ラメータ及び振幅値を補間している間も、シフト
レジスタ５２の内容即ち第１フレームの値はφｌ′、φ
ｐ／、φｑ′のタイミング信号と同期して乗算器１２へ
送出される。

そして、上記シフトレジスタ５６に書込まれた差分デー
タは、タイミング信号φｑに同期して加減算回路５５へ
送られ、シフトレジスタ５７の出力に加算されてその加
算結果がシフトレジスタ５７に送られる。この加算動作
によシ、ＬＳＰ　／！ラメータ及び振幅データに対する
補間が行なわれる。この補間は１音声区間毎に行なわれ
る。以下同様にして音声フレームが変る毎に新たな差分
データが求められ、その差分データがＬ８．Ｐ　／ｆラ
メータ及び振□幅データにそれぞれ加算されて補間処理
が行なわれる。

このように、本実施例の音声合成装置では、標本化周期
毎にノや２メータ及び振幅値の直線補間を行なっている
為、合成音声の品質向上を少□４２− ないデータで実現可能となっている。

なお、このような補間処理は、上述したハードウェアを
用いても実現出来るが、ＲＯＭ　、　ＲＡＭ。

ＡＬＵなどを備えた制御部３にょシソフト処理を行なう
ことによっても行なえる。

上記実施例では、１音声区間を２３Ｔ（Ｔ１〜Ｔ２ｇ）
のサイクルによって構成するものであったが、よル、短
かいサイクルによって実現することも出来、以下に説明
するシステムは２゜Ｔ（Ｔｌ〜Ｔ２０）のサイクルにて
、ｌ音声区間を構成するようにしたものである。従って
、合成音声信号の帯域幅を４　ｋＨｚとした場合、マス
タフｏｙりは８　ｋＨｚ　Ｘ　２０　＝　１６０　ｋＨ
ｚとなる。

なお、このようなシステムの基本クロックは、第９図に
示したものと同様であるので省略する。

即ち、第１７図はｌ音声区間をＴ１〜’ｒｚｏのタイミ
ングによって構成した＝場合の例を示したもので、第６
図の実施例と同一部分には同一符号を付して詳細な説明
は省略する。この第１７図に示す実施例は、第６図の実
施例と略同様の回路素子によって構成されるが、１３ビ
ツトシフトレジスタ２ｏの代）に１１ビツトシフトレゾ
スタ６１が使用される。第１８図は、第１７図に示す乗
算器１２、加算回路１３、加減算回路１５、シフトレジ
スタ１６，６１、バッファ２１の各タイミングＴＩ””
’Ｔ２０における入出力データを示す。また、第１７図
の実施例で使用される各タイミング信号φム〜φＢは、
第１９図に示すタイミングで発生する。この第１７図に
示す実施例において、も第６図の実施例と同様に第３図
に示したアルゴリズムに対応する演算動作を行なうもの
である。なお、第１８図において、シフトレジスタの入
力データとしてΔ印のあるものは８ビツトシフトレジス
タ１６の入力を示し、無印のものは１１ビツトシフトレ
ジスタ６１の入力を示している。

この実施例では、第８図に示すＴ１７〜ＴＲＩ（５Ｔ）
の処理時間を、Ｔ１？＋Ｔ１ｍの時間（２Ｔ）のみにす
るようにしたものである。その為、シフトレジスタ６１
が１１ビツト容量とされ、また、遅延回路１９は、φＪ
のタイミングのクロックφｌで書き込みを行ない、クロ
ックφ２で読出しを行なう。また、１ビツトシフタ１７
はＴ１のタイミングのクロックφ２でシフトされた結果
データ、即ちＣ３ｔ　（ｎ）　（−Ｃ３−（ｎ）　）を
保持するようになっている。

このように、１音声の処理時間を２０Ｔとしたことによ
シ、基本クロックの周波数を低下させることが出来るほ
か、１音声区間が２３Ｔである場合に比べて、各種タイ
ミング信号を容易に発生することが可能となる。

第２０図は本発明の更に他の実施例を示すものである。

上記実施例が何れも音源情報に対して振幅情報を乗じた
場合について示したものであるのに対し、本実施例は合
成音に対して振幅情報を乗じた場合の例を示したもので
ある。また、第２０図に示す実施例は、第１７図の実施
例と同様に１音声区間をＴＩ”ＴＩＯのタイミングによ
って構成した場合の例であシ、上記実施例と同一部分に
は同一符号を付して詳細な説明４５− は省略する。本実施例では上記したように合成音に対し
て熾幅情報を乗じるために、音源回路４の出力をタイミ
ング信号φＥに同期して加減算回路１５の入力端子Ｂに
入力している。また、加算回路１３の出力を１ビツトの
シフタ６２を介してタイミング信号φＢによシ自己の入
力端子Ａに戻している。上記シフタ６２は入力データを
１ビツト上位方向にシフトするもの、っまシ、入力デー
タを２倍するための回路である。

すなわち、本実施例ではノ４ラメータ変換回路１１では
「Ｃ１／−一■ωｌ」の・ぐラメータ変換を行ない、そ
の後、シフタ６２でそのデータを２倍するようにしてい
る。また、加減算回路１５の出力をＴｌのタイミングで
一時記憶するラッチ回路６３を設け、このラッチ回路６
３の保持データをタイミング信号φ０に同期して乗算器
１２０入力端子Ｂに与えている。そして、乗算器１３の
出力データ中よシφＣのタイミングで最終音声合成出力
をバッファ２１に取込み、その保持データをＤＡ変換器
６へ出力する。この４６− 第２０図に示す実施例においても前記各実施例と同様に
第３図に示したアルゴリズムに対応する演算動作を行な
うもので（ただし第３図においてＯｓ　（ｎ）　＝　Ｖ
　（ｎ）　−ｅ＋’（ｎ）　（Ｖ　（ｎ）は音源データ
）となる。）、第２１図に乗舞−器１２、加算回路１３
、加減Ｎ回路１５、シフトレノスタ１６，６１、バッフ
ァ２１の各タイミングＴＩＮＴ２Ｇにおける入出力デー
タを示すと共に同実施例において使用される各タイミン
グ信号φＡ〜φＰの発生タイミングを第２２図に示す。

なお、第２１図において「Ｕ　（ｎ）　Ｊはｒ　Ａ−０
＋ｏ（ｎ）　Ｊを示している。

このように、この実施例においては、音源振幅情報をフ
ィルタ演算の後に行なっており、フィルタに供給される
音源情報即ちインノｆルスあるいはノイズは一定振幅で
ある為、フィルタ内における信号のダイナミックレンジ
を小さくおさえられることが出来る。

従って、パスラインのビット数を更に少なくすることも
出来、ＬＳＩ化には最適である。

以上述べたように本発明によれば、乗算器として並列乗
算可能なものを使用して並列乗算を行なわせると共に、
その他の回路も並列データをそのまま処理できる構成と
したので、データ処理を能率的に行なうことができ、音
声の標本化周期を２３クロツク、２０クロ゛ツク等、従
来の標本化周期１４４クロツクに比較して非常に低い周
期とすることができる。従ってマスク・クロック周波数
も従来用いられている周波数に２３　　　　　　　　　
　２０対して−あるいは□４４　とすることができ、４４回路設計が容易となって安価に製作できる。この為、消
費電力を更に小ならしめることが出来、電池駆動の電子
機器に最適である。また、本発明では乗算用データを上
位ビットと下位ビットに分けて乗算処理を行なうように
しているので、乗算器を小型化することができる。

また、上位ビット及び下位ビットの部分積を合成する加
算回路を、ディジタルフィルタ内部の加算回路を共用し
ている為、ハードウェアの増加をまねくこのなく実現出
来る。

このように、本発明のＬＳＰ音声合成装置はＬＳＩ化特
に、ワンチップＬＳＩ化に最適であ如、各種用途の音声
出力装置に適用することが可能となる。

【図面の簡単な説明】

第１図はＬＳＰ音声合成ディジタルフィルタのシグナル
フローグラフ、第２図は第１図における信号の流れをハ
ードウェアに近い形に変形して示したシグナルフローグ
ラフ、第３図は第２図における各点の合成信号を示す図
、第４図は本発明の一実施例を示すワンチップＬＳＰ音
声合成ＬＳＩの概略構成図、第５図（＆）〜（ｄ）は第
４図におけるＲＯＭに記憶する音声ノ（ラメータのデー
タ形式を示す図、第６図は第４図におけるＬＡＦ音声合
成ディジタルフィルタの詳細を示す回路構成図、紀７図
は第６図で使用される各種タイミング信号の発生タイミ
ングを示す図、第８図は第６図における要部の入出力デ
ータを示す図、第９図は第６図における基本クロックと
タイミングの関係を示す図、第１０図は第６図における
乗算器の詳利１を示す回路構成図、第１１図（、）４９
− 〜（、）は乗算ｒ−夕の分割状態を示す図、第１２図（
Ａ）　、　（Ｂ）は第１０図の乗算器における各部の入
出力データを示す図、第１３図は第６図における音源回
路の詳細を示す回路構成図、第１４図（、）　、　（ｂ
）は音源回路の補間動作を説明するための図、第１５図
は第６図における・９ラメ一タ変換回路の詳細を示す回
路構成図、第１６図は第１５図のノ母うメータ変換回路
で使用されるタイミング信号の発生タイミングを示す図
、第１７図は本発明の他の実施例を示すＬＳＰ音声合成
ディジタルフィルタ部分の回路構成図、ｍ１８図は同実
施例の主要部における入出力データを示す図、第１９図
は同実施例において使用されるタイミング信号の発生タ
イミングを示す図、第２０図は本発明の更に他の実施例
を示すＬＳＰ音声合成ディジタルフィルタ部分の回路構
成図、第２１図は同実施例の主要部における入出力デー
タを示す図、第２２図は同実施例において使用されるタ
イミング信号の発生タイミングを示す図である。５０− １・・・ワ：、＜’、）ツブＬＳＰ音声合成ＬＳＩ、２
・・・・母うメータ記憶用ＲＯＭ、４・・・音源回路、
５・・・ＬＳＰ音声合成ディジタルフィルタ、６・・・
Ｄ／Ａ変換器、１１・・り母うメータ変換回路、１２・
・・釜列乗算器、１３・・・加算回路、１５・・・加減
算回路、１６・・・８ビツトシフトレジスタ、２０・・
・１３ビツトシフトレジスタ、３１・・・セレクタ、３
２．３３゜３５・・・ブースの乗算器、３ｆ／、３９・
・・加減算回路Ｑ出願人代理人　　弁理士　鈴　江　武　彦５１− ｔｓｍａｇｓｓ−ｔａｔ９２０１１）

Claims

【特許請求の範囲】

（１）ＬＳＰ音声合成ディジタルフィルタにおいて、並
列演算機能を持つ乗算器を使用して並列データによｊ５
　ＬＳＰ音声合成を行なうように構成したことを特徴と
するＬＳＰ音声合成装置。
（２）上記乗算器への入力データを上位ビットと下位ビ
ットに分割して与え、それぞれ異なるタイミングで乗算
処理を行なうようにしたことを特徴とする特許請求の範
囲第１項記載のＬＰＳ音声合成装置。
（３）上記乗算器から出力される上位ビットと下位ビッ
トに対応する部分積データを上記ＬＳＰ音声合成ディジ
タルフィルタ内部の加算器を共用して加算し、乗算結果
データを得るようにしたことを特徴とする特許請求の範
囲第１項記載のＬＳＰ音声合成装置。
（４）上記Ｌ８Ｐ音声合成ディジタルフィルタは、標本
化周期を２０Ｔあるいは２３Ｔ　（Ｔは基本処理時間）
として、フィルタリング処理を行なうことを特徴とする
特許請求の範囲第１項記載のＬＳＰ音声合成装置。
（５）上記ＬＳＰ音声合成装置はワンチツプのＬＳＩよ
構成ることを特徴とする特許請求の範囲第１項記載のＬ
ＳＰ音声合成装置。