JPS58141056A - 交換システムのタイムスロツト試験方法 - Google Patents
交換システムのタイムスロツト試験方法Info
- Publication number
- JPS58141056A JPS58141056A JP57024209A JP2420982A JPS58141056A JP S58141056 A JPS58141056 A JP S58141056A JP 57024209 A JP57024209 A JP 57024209A JP 2420982 A JP2420982 A JP 2420982A JP S58141056 A JPS58141056 A JP S58141056A
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- JP
- Japan
- Prior art keywords
- time slot
- test pattern
- test
- circuit
- loop
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L43/00—Arrangements for monitoring or testing data switching networks
- H04L43/50—Testing arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数の集線ノードと１つの交換ノードをル
ープ状に接続して構成される交換システムにおいて、ル
ープ状伝送路上の時分割多重通話路を構成するタイムス
ロットの機能を試験するためのタイムスロット試験方法
に関するものである。
ープ状に接続して構成される交換システムにおいて、ル
ープ状伝送路上の時分割多重通話路を構成するタイムス
ロットの機能を試験するためのタイムスロット試験方法
に関するものである。
従来、この欅の交換システムとして第１図に示すものが
あった。図において、（１）は交換動作を実現する交換
ノード、（２）は端末を収容し、ループ上の指定された
タイムスロットにおいて信号の授受を行う複数の集線ノ
ード、（３）はループ状に布設された伝送路である。上
記交換ノー）’ ＋１１において、（４）はタイムスロ
ットの内容を入れ換えるためのタイムスロットシフタ、
（５）は時分割多重信号を分離する多重分離回路、（６
）は交換動作上必要な各種トランク、（７）はテストパ
ターンの発生および検出を行うテスト回路、（８）は各
榎トランク（６）およびテスト回路（７）の出力を時分
割多重信号に変換する多重化回路、（９）はタイムスロ
ットシフタ（４）と多重化回路（８）の出力とをタイム
スロットごとに選択してループ伝送路（３）に送出する
機能を持つ多重信号選択回路である。
あった。図において、（１）は交換動作を実現する交換
ノード、（２）は端末を収容し、ループ上の指定された
タイムスロットにおいて信号の授受を行う複数の集線ノ
ード、（３）はループ状に布設された伝送路である。上
記交換ノー）’ ＋１１において、（４）はタイムスロ
ットの内容を入れ換えるためのタイムスロットシフタ、
（５）は時分割多重信号を分離する多重分離回路、（６
）は交換動作上必要な各種トランク、（７）はテストパ
ターンの発生および検出を行うテスト回路、（８）は各
榎トランク（６）およびテスト回路（７）の出力を時分
割多重信号に変換する多重化回路、（９）はタイムスロ
ットシフタ（４）と多重化回路（８）の出力とをタイム
スロットごとに選択してループ伝送路（３）に送出する
機能を持つ多重信号選択回路である。
第２図はループ伝送路（３）上の時分割多重信号のフレ
ーム構成の一例を示す６図においてＦは時分割多重信号
の１フレーム、Ｓαは同期信号、Ｓｌ −８ｎは第１〜
ｉＪｎのスロットである。
ーム構成の一例を示す６図においてＦは時分割多重信号
の１フレーム、Ｓαは同期信号、Ｓｌ −８ｎは第１〜
ｉＪｎのスロットである。
次に、タイムスロットの正常性を試験する方法について
説明する。テスト回路（７）から出力されたテストパタ
ーンは多重化回路（８）で多重化され、多重信号選択回
路（９）にて被試験タイムスロットに出力される。被試
験タイムスロット上のテストパターンはループ伝送路（
３）および集線ノード（２）を経由して再び交換ノード
（１）に戻り、多重分離回路（５）で分離されてテスト
回路（７）に入力される。テスト回路（７）では出力し
たテストパターンと入力したそれとを比較し、タイムス
ロットの正常性を判定する。
説明する。テスト回路（７）から出力されたテストパタ
ーンは多重化回路（８）で多重化され、多重信号選択回
路（９）にて被試験タイムスロットに出力される。被試
験タイムスロット上のテストパターンはループ伝送路（
３）および集線ノード（２）を経由して再び交換ノード
（１）に戻り、多重分離回路（５）で分離されてテスト
回路（７）に入力される。テスト回路（７）では出力し
たテストパターンと入力したそれとを比較し、タイムス
ロットの正常性を判定する。
以下、上記動作を全タイムスロットについて行うことに
より、タイムスロットシフタ（４）を除くループ上の全
ハードウェアの試験を行える。
より、タイムスロットシフタ（４）を除くループ上の全
ハードウェアの試験を行える。
従来のタイムスロット試験方法は以上の様なものである
ので、タイムスロットシック（４）を含めたまた全タイ
ムスロットの動作機能を試験するには、各タイムスロッ
トについて１回ずつテストパターンの送出および検出が
必要であり、制御か複雑で時間もかかるという欠点があ
った。
ので、タイムスロットシック（４）を含めたまた全タイ
ムスロットの動作機能を試験するには、各タイムスロッ
トについて１回ずつテストパターンの送出および検出が
必要であり、制御か複雑で時間もかかるという欠点があ
った。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、交換ノードに設けられたタイムス
ロットシックの機能を用いてテストパターンを相異なる
タイムスロットに乗せ換えて複数のタイムスロットを通
過させ、投入したテストパターンと比較することにより
、交換ノードに設けられたタイムスロットシフタを含む
ループ上の全ハードウェアの試験を行えるとともに、試
験時間を短縮できるタイムスロット試験方法を提供する
ことを目的としている。
めになされたもので、交換ノードに設けられたタイムス
ロットシックの機能を用いてテストパターンを相異なる
タイムスロットに乗せ換えて複数のタイムスロットを通
過させ、投入したテストパターンと比較することにより
、交換ノードに設けられたタイムスロットシフタを含む
ループ上の全ハードウェアの試験を行えるとともに、試
験時間を短縮できるタイムスロット試験方法を提供する
ことを目的としている。
以下、この発明の一実施例を図について説明する。
第３図はタイムスロット機能試験時のタイムスロットシ
ック（４）の制御方法を示すもので、交換ノード（１）
への入タイムスロットＴＳｉｎの内容は常に千１された
出タイムスロットＴ ５ｏｕｔに出力する様に制御する
。但し、タイムスロットｎの内容はタイムスロット１に
出力する。
ック（４）の制御方法を示すもので、交換ノード（１）
への入タイムスロットＴＳｉｎの内容は常に千１された
出タイムスロットＴ ５ｏｕｔに出力する様に制御する
。但し、タイムスロットｎの内容はタイムスロット１に
出力する。
試験開始時にタイムスロットシック（４）を上記の通り
設定する。次いで、テスト回路（７）からテストパター
ンを送出し、多重化回路（８）および多重信号選択回路
（９）を通じて出タイムスロット１にテストパターンを
乗せる。
設定する。次いで、テスト回路（７）からテストパター
ンを送出し、多重化回路（８）および多重信号選択回路
（９）を通じて出タイムスロット１にテストパターンを
乗せる。
テストパターンはループ伝送路（３）と集線ノード（２
）とを通り、交換ノード（１）に戻る。そして、このテ
ストパターンは交換ノード（１）のタイムスロットシフ
タ（４）で＋１されたタイムスロット２へ乗せ換えが行
われる。以下、これをくり返すことによりテストパター
ンは出タイムスロットｎに出力される。
）とを通り、交換ノード（１）に戻る。そして、このテ
ストパターンは交換ノード（１）のタイムスロットシフ
タ（４）で＋１されたタイムスロット２へ乗せ換えが行
われる。以下、これをくり返すことによりテストパター
ンは出タイムスロットｎに出力される。
テスト回路（７）には多重分離回路（５）によって出タ
イムスロットｎの内容が入力され、これと出力したテス
トパターンとを比較することにより試験結果を判定する
。
イムスロットｎの内容が入力され、これと出力したテス
トパターンとを比較することにより試験結果を判定する
。
なお、上記実施例ではテスト回路（７）にて発生したテ
ストパターンは出タイムスロット１に出力することとし
たが、これは出タイムスロット！〜ｎのいずれ番こ出力
してもよく、例えばテストパターンを出タイムスロット
ｉに出力し、出タイムスロットｍから取り出したものを
最初に出力したテストパターンと比較するようにしても
よい。
ストパターンは出タイムスロット１に出力することとし
たが、これは出タイムスロット！〜ｎのいずれ番こ出力
してもよく、例えばテストパターンを出タイムスロット
ｉに出力し、出タイムスロットｍから取り出したものを
最初に出力したテストパターンと比較するようにしても
よい。
また、上記出タイムスロット１に出力したテストパター
ンが上記実施例と同様の径路を経て入タイムスロットｎ
に入力された時、これをさらに出タイムスロット１に乗
せ換えて取り出し、同様に比較判定するようにしてもよ
い。
ンが上記実施例と同様の径路を経て入タイムスロットｎ
に入力された時、これをさらに出タイムスロット１に乗
せ換えて取り出し、同様に比較判定するようにしてもよ
い。
更に、タイムスロットシック（４）の制御方法は必ずし
も第３図の通りでなくてもよく、入タイムスロットから
出タイムスロットへの乗せ換えをくり返すことにより、
あるタイムスロットに出てくるような制御方法であれば
何であってもよい。
も第３図の通りでなくてもよく、入タイムスロットから
出タイムスロットへの乗せ換えをくり返すことにより、
あるタイムスロットに出てくるような制御方法であれば
何であってもよい。
以上のように、この発明によれば交換ノードに設けられ
たタイムスロットシフタの機能を用いてテストパターン
を相異なるタイムスロットに乗せ換えることにより複数
のタイムスロットを通過させ、テストパターンを投入し
たタイムスロットとは異なるタイムスロットからその内
容を抜き取り投入したテストパターンと比較して結果を
判定するようにしたので、タイムスロットシフタを含む
ループ上の全ハードウェアの試験が行え、また複数のタ
イムスロットの動作を１回の結果判定で試験できるとい
う効果がある。
たタイムスロットシフタの機能を用いてテストパターン
を相異なるタイムスロットに乗せ換えることにより複数
のタイムスロットを通過させ、テストパターンを投入し
たタイムスロットとは異なるタイムスロットからその内
容を抜き取り投入したテストパターンと比較して結果を
判定するようにしたので、タイムスロットシフタを含む
ループ上の全ハードウェアの試験が行え、また複数のタ
イムスロットの動作を１回の結果判定で試験できるとい
う効果がある。
第１図はループ状時分割交換システムの構成図、第２図
はループ伝送路上のフレーム構成の一例を示す図、第３
図は本発明の一実施例によるタイムスロット試験方法に
あけるタイムスロットシフタ制御方法の一例を示す図で
ある。 （１）・・・交換ノード、（２）・・・集線ノード、（
３）・・・ループ状伝送路、（７）・・・テスト回路。 なお図中同一符号は同−又は相当部分を示す。 代 理 人 葛 野 信 −第
１図 ２８１− 第２図
はループ伝送路上のフレーム構成の一例を示す図、第３
図は本発明の一実施例によるタイムスロット試験方法に
あけるタイムスロットシフタ制御方法の一例を示す図で
ある。 （１）・・・交換ノード、（２）・・・集線ノード、（
３）・・・ループ状伝送路、（７）・・・テスト回路。 なお図中同一符号は同−又は相当部分を示す。 代 理 人 葛 野 信 −第
１図 ２８１− 第２図
Claims (1)
- （１） 複数の集線ノードと１つの交換ノードとをル
ープ状伝送路によりループ状ｔこ接続し、このループ状
伝送路上に時分割多重方式により複数のタイムスロット
を設け、上記交換ノード内において１記タイムスロット
の内容を入れ換える機能を持つ交換システムにおけるタ
イムスロット試験方法で才って、上記交換ノード内にテ
スト回路を設け、該テスト回路で発生したテストパター
ンを所定のタイムスロットに乗せ、上記ループ状伝送路
および集線ノードを経て戻ってきた上記タイムスロット
の内容を順次相異なるタイムスロットに乗せ換えてゆき
、複数のタイムスロットを通過したテストパターンを元
のテストパターンと比較することを％ｔ ＆とする交換
システムのタイムスロット試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024209A JPS58141056A (ja) | 1982-02-16 | 1982-02-16 | 交換システムのタイムスロツト試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024209A JPS58141056A (ja) | 1982-02-16 | 1982-02-16 | 交換システムのタイムスロツト試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58141056A true JPS58141056A (ja) | 1983-08-22 |
Family
ID=12131907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57024209A Pending JPS58141056A (ja) | 1982-02-16 | 1982-02-16 | 交換システムのタイムスロツト試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58141056A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255405A (en) * | 1975-10-31 | 1977-05-06 | Fujitsu Ltd | Pilot test system |
| JPS574159A (en) * | 1980-06-09 | 1982-01-09 | Hitachi Ltd | Thyristor |
-
1982
- 1982-02-16 JP JP57024209A patent/JPS58141056A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255405A (en) * | 1975-10-31 | 1977-05-06 | Fujitsu Ltd | Pilot test system |
| JPS574159A (en) * | 1980-06-09 | 1982-01-09 | Hitachi Ltd | Thyristor |
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