JPS58135099U - メモリ装置 - Google Patents

メモリ装置

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Publication number
JPS58135099U
JPS58135099U JP3048182U JP3048182U JPS58135099U JP S58135099 U JPS58135099 U JP S58135099U JP 3048182 U JP3048182 U JP 3048182U JP 3048182 U JP3048182 U JP 3048182U JP S58135099 U JPS58135099 U JP S58135099U
Authority
JP
Japan
Prior art keywords
memory
address
memory device
data
address decoder
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Pending
Application number
JP3048182U
Other languages
English (en)
Inventor
鈴木　卓二
Original Assignee
株式会社富士通ゼネラル
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Publication date
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案によるメモリ装置の一実施例を　−示す
ブロック図、第２図はメモリブロックのブロック図、第
３図はフローチャートである。 １・・・・・・第１のアドレスデコーダ、２・−・・・
・メモリ、２１〜２ｎ・・・・・・メモリブロック、３
１１１１１１１１１１１１第２のアドレスデコーダ、４
゜−％−４７・・・・・・排他的オアゲート、′５・・
・・・・データラッチメモリ、６・・・・・・アンドゲ
ート、７・・・・・・ブロックセレクト入力端子。 −第１−図　・ −一■

Claims (1)

  1. 【実用新案登録請求の範囲】 （１１内在ｊるメモリブロック毎にアドレス指定可能な
    メモリと、 該メモリのうち使用メモリブロックのアドレスを指定す
    るデータを書込むための第１のアドレスデコーダと、　
    。 該第１のアドレスデコーダに書込まれた特定アドレスの
    データにより該使用メモリブロックの配−を決定する第
    ２のアドレスデコーダとを具備してなることを特徴とす
    るメモリ装置。 （２）実用新案登録請求の範囲第１項記載において、メ
    モリブロック選択のためのアドレスとデータ［□− −とを同一ピットとし、第１のアドレスデコーダを１組
    だけ具備せしめたメモリ装置。
JP3048182U 1982-03-04 1982-03-04 メモリ装置 Pending JPS58135099U (ja)

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JP3048182U JPS58135099U (ja) 1982-03-04 1982-03-04 メモリ装置

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JP3048182U JPS58135099U (ja) 1982-03-04 1982-03-04 メモリ装置

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JPS58135099U true JPS58135099U (ja) 1983-09-10

Family

ID=30042207

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JP3048182U Pending JPS58135099U (ja) 1982-03-04 1982-03-04 メモリ装置

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