JPS58134307A - Sequence controlling method - Google Patents

Sequence controlling method

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JPS58134307A
JPS58134307A JP1701182A JP1701182A JPS58134307A JP S58134307 A JPS58134307 A JP S58134307A JP 1701182 A JP1701182 A JP 1701182A JP 1701182 A JP1701182 A JP 1701182A JP S58134307 A JPS58134307 A JP S58134307A
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Japan
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sequence
instruction
stored
circuit diagram
column number
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Takashi Kamata
鎌田 孝
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    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00Programme-control systems
    • G05B19/02Programme-control systems electric
    • G05B19/04Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/10Programme control other than numerical control, i.e. in sequence controllers or logic controllers using selector switches

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)

Abstract

PURPOSE:To form a sequence instruction which is coincident with an actual logical circuit diagram, by storing the sequence arithmetic result in a row number register and executing instructions which define the line number and the row number register as parameters from upper side to the lower side of each column. CONSTITUTION:A program is supplied through a keyboard 11 and drawn on a screen of a CRT display 12 as a logical circuit diagram. This program corresponds to a logical circuit diagram drawn via a programming device 10 and is stored at a sequence programming device 3. Each instruction is decoded by an instruction decoder 4 through the part 3. A microprogram which is stored at a microprogram memory part 5 is executed in response to each instruction. Thus the flow of data and the arithmetic contents are controlled among an arithmetic part 6, an input line number control memory part 1, a row number register 7, an intermediate line number memory part 8 and an output line number control memory part 2 respectively.

Description

【発明の詳細な説明】 本発明は、ジ−タンスプログラム部から所望のシーケン
ス命令を読出し、演算回路でシーケンス処理するシーケ
ンス制御方法、特にプログラミング装置において論理記
号で表現されるシーケンス制御回路図を描くイメージで
プログラムの作成、修正ができるようにしたシーケンス
制御方法に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sequence control method in which a desired sequence command is read from a gistance program section and processed in a sequence by an arithmetic circuit, and particularly to a sequence control circuit diagram expressed in logical symbols in a programming device. Concerning a sequence control method that allows programs to be created and modified using images.

初期の頃のシーケンス制御はハードワイヤ的な構成のも
のであったが、その後シーケンス制御は理論計算により
行なう方向に進んできた。プログラムによって耐御する
シーケンス制御方法tPL) C(Programmable Logic Cont
rol )と称しているが、初期の頃のPLCにおいて
はプール代数式の命令で演算処理が行なわれていた。近
年、プログラミング装置のci’t’r**を介して、
ラダー図(リレーシーケンス制御図)?描くイメージで
シーケンスプログラムの作成、修正が可能なPLCが昔
及してきているが、とのPLCはリレー制御回路に慣は
人がプログラムすることを前提としているため、AND
In the early days, sequence control was based on a hardwired configuration, but since then, sequence control has progressed toward being performed using theoretical calculations. Sequence control method tPL) C (Programmable Logic Cont)
(rol), but in early PLCs, arithmetic processing was performed using pool algebraic instructions. In recent years, through the programming device ci't'r**,
Ladder diagram (relay sequence control diagram)? PLCs that allow you to create and modify sequence programs based on the image you draw have been around for a long time, but PLCs are based on the premise that relay control circuits are programmed by humans, so AND
.

OR勢の理論記号回路に慣れた人には使いにくい面があ
り、従ってプログラミング装置で論理回路図を描くイメ
ージでシーケンスプログラムの作成、修正ができ、作成
され九プログラムによって意図すシーケンス制御を奥行
するシーケンス制御方法が要望されていた。そして、最
近、プログラム装置を用いて理論回路を描くイメージで
シーケンスプログラムの作成、修正が可能なPLCが考
案されつつあるが、PLCのシーケンスプログラムの命
令構成によりCRTj1面で論理回路図を作成する場合
、−面全体が右下りで、かつ接続線の栃叉等で制約があ
り、使いにくい欠点が6つ*。
It may be difficult to use for those who are used to the theoretical symbolic circuits of OR systems, so you can create and modify sequence programs by imagining drawing a logic circuit diagram with a programming device, and deepen the intended sequence control with the created nine programs. A sequence control method was desired. Recently, PLCs that can create and modify sequence programs with the image of drawing a theoretical circuit using a programming device are being devised. , - The entire surface is downward to the right, and there are restrictions such as the fork of the connecting wire, which makes it difficult to use.There are 6 drawbacks *.

本発明は、上記従1来′のものの欠点を除去するために
なされ九屯ので、PLCの演算部に付随して、cRTi
*面上に作成する論理回路図の各横線に対応し九列番号
レジスタ(RN:  R二No、 Register)
を設け、プログラミング装置のCRT−面で作成される
論理回路図において制御信号の流れを左から右へと定義
し、かつ各RN及び線番をパラメータとした、線番人力
命令、論理命令、分岐命令、線香出力命令を設け、CR
T上のカラムの左から右へと、また同−力ラムにおいて
け、分−命令から論理命令へ(各々上から下へ)とシー
ケンス演算処理を実行するようKしてシーケンスプログ
ラムの作成、修正上の制約をなくしたシーケンス制御方
法管提供することを目的としている。
The present invention has been made in order to eliminate the drawbacks of the prior art.
*Nine column number registers (RN: R2 No. Register) corresponding to each horizontal line of the logic circuit diagram created on the screen
The flow of control signals is defined from left to right in the logic circuit diagram created on the CRT screen of the programming device, and each RN and wire number is used as a parameter to create lineman manual commands, logic commands, and branching. A command, an incense stick output command is provided, and CR
Create and modify a sequence program by executing sequence operations from left to right in the column on T and from minute instructions to logical instructions (each from top to bottom) in the same power ram. The present invention aims to provide a sequence control method that eliminates the above limitations.

本発明は、シーケンスプログラムメモリ部から711の
シーケンス命令を読み出し、演算部でシーケンス処理を
行なうようにしたシーケンス制御方法において、縦線と
横線とからなるマトリックス上に論理回路図を形成し、
その入力線番、中間線番、出力線番及び論理記号を上紀
横線上に記載し、接続線及び分岐線を上記縦線上及び横
線上に記載し、この論理回路図上で制御信号が左から右
へ流れるだけと定義した条件のもとにシーケンスプログ
ラムを作成し、このシーケンスプログラムを上記シーケ
ンスプログラムメモリ部に記憶させておき、上記シーケ
ンスプログラムメモリ部及び演算部並びに演算部に付随
する線香メモリ部及びレジスタによりシーケンス演算処
理を行なわせることを要旨とする。
The present invention provides a sequence control method in which 711 sequence instructions are read from a sequence program memory section and sequence processing is performed in an arithmetic section, in which a logic circuit diagram is formed on a matrix consisting of vertical lines and horizontal lines,
Write the input wire number, intermediate wire number, output wire number, and logic symbol on the upper horizontal line, and write the connection line and branch line on the vertical line and horizontal line. A sequence program is created under the condition that the flow only flows to the right, and this sequence program is stored in the sequence program memory section, and the sequence program memory section, the calculation section, and the incense stick memory attached to the calculation section are stored. The gist of this invention is to perform sequence arithmetic processing using units and registers.

以下、本発明の、一実施例を図に従って説明する。An embodiment of the present invention will be described below with reference to the drawings.

第1図は、本発明のシーケンス制御方法の一実施例を示
すブロックダイヤグラムである。ここで、(1)はプロ
セス入力を選択して取り込み、入力データを格納してお
く入力線番制御メモリ部、(2)は出力データを記憶し
ておき、プロセス出力を行なう出力線番制御メモリ部、
(3)はシーケンスプログラムを格納しているシーケン
スプログラムメモリ部、(4)はシーケンスプログラム
メモリ部(3)からシーケンス命令を取り出し、命令の
奥行内容を解読する命令デコーダ%(5)はマイクロプ
ログラムメモリ部で、命令デコーダ(4)によって駆動
され、命令内容によって演算部(6)の゛データの流れ
及び演算内容を制御するマイクロプログラムが格納され
ている。
FIG. 1 is a block diagram showing an embodiment of the sequence control method of the present invention. Here, (1) is an input wire number control memory section that selects and takes in process inputs and stores input data, and (2) is an output wire number control memory that stores output data and performs process output. Department,
(3) is a sequence program memory section that stores the sequence program; (4) is an instruction decoder that takes out sequence instructions from the sequence program memory section (3) and decodes the depth contents of the instructions; (5) is a microprogram memory The microprogram is driven by the instruction decoder (4) and controls the data flow and operation contents of the arithmetic section (6) according to the instruction contents.

(7)は列番号レジスタR’N 、 (8)は中間一番
メモリ部で各々演算部(6)の入力及び出力に接続され
ている。
(7) is a column number register R'N, and (8) is the middlemost memory section, which is connected to the input and output of the calculation section (6), respectively.

01はプログラミング制御装置で、シーケンス制御装置
(9)のシーケンスプログラムメモリ部(3)にキーボ
ード(11)から作成されるシーケンスプログラムを格
納したり、CRTFe示器(2)にキーボードQめで作
成するシーケンスプログラムを表示したり、シーケンス
プログラムメモリ部(3)から読み出されるシーケンス
プログラムを表示したりする。
01 is a programming control device that stores sequence programs created from the keyboard (11) in the sequence program memory section (3) of the sequence control device (9), and stores sequence programs created using the keyboard Q in the CRTFe display (2). It displays a program, or displays a sequence program read out from the sequence program memory section (3).

牙2図は、本発明の一実施例で使用される命令と#S理
回路図及び機能の一覧である。ここで、m−re ”’
 l1l−p*  Wb  m+p+ ・・’+  m
arは、CRTR示器(2)に論理記号を用いて論理回
路図を描くイメージで、シーケンスプログラムを作成し
た時の論理回路図の各横線に対応している。口は入力線
番制御メモリ部(1)に格納される入力データ、01は
出力線番制御メモリ部(2)K格納されている出力−デ
ータ、Miは中間線番メモリ部(8)に格納されてい、
中間線番7−−2に各k f)E対えし、いる。RNは
列番号レジスタで、その′内容は、””m−r、 ・・
・。
Figure 2 is a list of instructions, #S logic circuit diagrams, and functions used in one embodiment of the present invention. Here, m-re "'
l1l-p* Wb m+p+ ・・'+ m
ar is an image of drawing a logic circuit diagram using logic symbols on the CRTR display (2), and corresponds to each horizontal line of the logic circuit diagram when the sequence program is created. 01 is the input data stored in the input wire number control memory section (1), 01 is the output data stored in the output wire number control memory section (2) K, and Mi is stored in the intermediate wire number memory section (8). has been,
Each kf)E is located in the intermediate wire number 7--2. RN is a column number register whose contents are ""m-r, . . .
・.

m−p+  %  m+p+  =s  fn+r  
の各りの列に対応している。
m-p+ % m+p+ =s fn+r
corresponds to each column.

次に各命令の動作を説明する。キーボードa1よ抄入力
され、CRTte示器(2)の−面に論理回路図として
描かれ、プログラミング装置oI′Jk介して描かれた
論理回路図に対応したプログラムカ;シーケンスプログ
ラムメモリ部(3)に格納される。各命令はシーケンス
プログラムメモ1J部(3> n−ラ命令デコーダ(4
)で解読され、マイクロプログラムメモ13部(5)に
格納されるマイクロプログラムが各命令に対応して奥行
され、演算部(6)、入力線番111J御メモ17算内
容を各々制御する。
Next, the operation of each instruction will be explained. A program is inputted from the keyboard a1, drawn as a logic circuit diagram on the - side of the CRTte display (2), and corresponds to the logic circuit diagram drawn via the programming device oI'Jk; sequence program memory section (3) is stored in Each instruction is stored in the sequence program memo 1J section (3 > n-ra instruction decoder (4
), the microprogram stored in the microprogram memo 13 section (5) is deepened in accordance with each instruction, and controls the arithmetic contents of the arithmetic section (6) and the input wire number 111J memo 17, respectively.

■ IN ((舅&)/帛):ItまたけMiK格納さ
れている内容をRN−に格納する。
■ IN ((舅&)/帛): Stores the contents stored in MiK across It in RN-.

■ AND (*+ *+ps +e++ t sg+
r/m+q/ Mi) CRNhj* RN(m+p)
*  = *  RN(mar )のAND演算を行な
い、結果tRN(m+q)K格納すると共KMiがある
場合はMiに4結果を格納す21・ のOR演演算性行い、結果IRN(鯛+q)に格納する
と共に、Miがある場合はMiにも結果を格納する。
■ AND (*+ *+ps +e++ t sg+
r/m+q/ Mi) CRNhj* RN(m+p)
* = * Performs an AND operation on RN (mar), stores the result tRN (m + q)K, and if there is KMi, stores 4 results in Mi. 21. Performs the OR operation and stores the result IRN (sea bream + q). At the same time, if Mi exists, the result is also stored in Mi.

■ NOT(m/Mi ) : RN h)のNOT演
算を行ない、結果eRN−に格納すると共にMiがある
場合はMiにも格納する。
(2) NOT (m/Mi): Performs the NOT operation of RN h), stores the result in eRN-, and also stores it in Mi if Mi exists.

■ B D I(m/m +’p、  ・=・・・e 
 tn+r ) +  BD2m/m+pm  ・−=
*  mar ): RN(−に格納されている内容k
 RN (tN +p)+ ・・・=*  RN (m
+ r )K格納する。
■ B D I (m/m +'p, ・=...e
tn+r) + BD2m/m+pm ・-=
*mar): Contents stored in RN(-k
RN (tN +p)+ ...=* RN (m
+r) Store K.

■ B U I (m/m−rt −−m  m−p 
)t  BO2(m/m−r、・・・・・・、  m−
p):  RN−に格納されている内容をRN (m 
−r ) 、 −・・−・、 RN(m −p)に格納
する。
■ B U I (m/m-rt --m m-p
)t BO2 (m/m-r,..., m-
p): The contents stored in RN- are converted to RN (m
-r), -..., stored in RN(m-p).

■ BUD(m/m−1++…、m−pt  m* m
+p+ −e@ + r ) : RN h K格納さ
れている内容をRN(m−r)= −、RN(m−1)
)e  RN(m−RN(m+p>t・・・・・・、R
N(m+q)K格納する。
■ BUD(m/m-1++…, m-pt m* m
+p+ -e@+r): RN h K The stored contents are RN(m-r) = -, RN(m-1)
)e RN(m-RN(m+p>t...,R
Store N(m+q)K.

■ OU T (m/ (Ml) ) :  RN6y
! K格納されている内容を0鳳またはMiに格納する
■ OUT (m/ (Ml)): RN6y
! Store the contents stored in K in 0 or Mi.

オ6図は本発明の一実施例で使用される命令のカラムの
入力命令を第1ロウ→牙mロウと奥行する。次に第2カ
ラムの分岐命令を第1ロウ→オ鯛ロウと実行後、第2カ
ラムの論理命令を第1oつ→オ綱ロウと実行する。以下
、第3カラム→オ(m−1)ロウと実行し、オ講カラム
の分岐命令を第1ロウ→牙mロウと実行し、最後にオ購
カラムの出力・命令f+10つ→オ解ロウと実行する。
FIG. 6 shows the input commands in the command column used in one embodiment of the present invention in depth from the first row to the first m row. Next, after executing the branch instruction in the second column in the order of the first row → O-Tairou, the logical instructions in the second column are executed in the order of the first row → O-Tairou. Below, execute the 3rd column → O(m-1) row, execute the branch instruction in the O column as the 1st row → Fang m row, and finally the output/instruction f+10 of the O column → O solution row and execute.

牙4図は、本発明の一実施例によるシーケンス制御方法
のシーケンスプログラムの命令と対応する論理回路図の
一例を示す図であり、プロゲラ建ング装置を用いてCR
TR面に描くことにより、対応するシーケンス命令に自
動的に肇換することも可能である。
Figure 4 is a diagram showing an example of a logic circuit diagram corresponding to instructions of a sequence program of a sequence control method according to an embodiment of the present invention.
By drawing on the TR surface, it is also possible to automatically change to the corresponding sequence command.

なお、上記実施例では、演算処理としてマイクロプログ
ラム制御方式の演算部(6)を設けた計算構成のものを
示し九が、汎用のゲートフIJツブフロッ7[を用いた
/1−ドウニアロジック回路構成としてもよい。列番号
レジスタ(7)は計算機の汎用しジスタを用いる例を示
したが、ビット情報を格納できるものであれば、フリッ
プフロップ、シフトレジスタ等を用いてもよい。カラム
とロウの最大数に#i制限がなく、1つのカラムの分岐
命令は数個のサブカラム構成とすることもできる。また
、上記実施例ではAND、OR,NOTの論理回路図の
命令の場合を示したが、FLIP−ELOP。
In the above embodiment, a calculation configuration is shown in which a calculation unit (6) using a microprogram control method is provided for calculation processing. You can also use it as Although the column number register (7) is an example in which a general-purpose register of a computer is used, a flip-flop, a shift register, etc. may be used as long as it can store bit information. There is no #i limit on the maximum number of columns and rows, and a branch instruction for one column can be configured with several subcolumns. Further, in the above embodiment, the case of instructions of AND, OR, and NOT logic circuit diagrams was shown, but FLIP-ELOP.

N/M LOGIC* TIMER等の論理回路図も同
様の考えで構成できる。
Logic circuit diagrams such as N/M LOGIC*TIMER can also be constructed using the same idea.

以上説明し友ように、本発明は制御信号の流れを論理回
路図の左から右へと定義し、かつ論理回路図の各横線に
対応した列番号レジスタを設け、シーケンス演算結果を
列番号レジスタに配憶させ、線香と列番号レジスタをパ
ラメータとする各命令の実行順序を各カラムの上から下
へと行なうように構成し九ので、論理回路図に、声下り
や接続線の交叉の制約がなく、実際の論理回路図に一致
し丸形でのシーケンス命令が構成で*、、、プログラミ
ング装置からの命令便換が容易となり、論理回路図に対
応したシーケンスプログラムを錐にでもてきるようKな
抄、プログラム効率の良いシーケンス制御方法の提供が
可能となる効果がある。
As explained above, the present invention defines the flow of control signals from the left to the right of the logic circuit diagram, provides a column number register corresponding to each horizontal line of the logic circuit diagram, and stores the sequence operation results in the column number register. The execution order of each instruction using the incense stick and the column number register as parameters is executed from the top to the bottom of each column.Therefore, in the logic circuit diagram, there are constraints on voice descending and connection line intersections. The sequence commands are arranged in a round shape that matches the actual logic circuit diagram.* It is easy to exchange instructions from a programming device, and the sequence program corresponding to the logic circuit diagram can be brought to the machine. This has the effect of making it possible to provide a sequence control method with high program efficiency.

【図面の簡単な説明】[Brief explanation of drawings]

牙1図は本発明のシーケンス制御方法の一実施例を示す
ブロックダイヤグラム、第2図は本発明で使用される命
令と論理回路図及び機能を示す説明図、第3図は本発明
の一実施例で使用される命令の演算実行順序を示す説明
図、第4図は本発明の一実施例によるシーケンス制御方
法のシーケンスプログラムの命令と対応する論理回路の
一例を示す説明図である。 (1)・・・・・・入力線香制御メモリ部、(2)・・
・・・・出力線番制御メモリ部、(3)・・・・・・シ
ーケンスプログラムメモリ部、(6)・・・・・・演算
部、(7)・・・・・・列番号レジスタ、(8)・・・
・・・中間線番メモリ部、(9)・・・・・・シーケン
ス制御装置、 (ト)・・・・・・プログラミング装置
代理:人  葛 野 信 − 第  I  図 12rE3 ′JJ31!1 芽  4  図 手続補正書(自発) 特許11長官殿 1、+44件の表示    f、i[[昭117−17
011号2 発明の名称 ジ−タンス制御方法 3 補出をすると 代表者片111仁八部 IL  補との対象 一″″0^発明の詳細な説明の欄。 内容 明細−F< F”> j−将 「414 1 1 1 ・16 −H 0f1 10 。 10−
Figure 1 is a block diagram showing an embodiment of the sequence control method of the present invention, Figure 2 is an explanatory diagram showing instructions, logic circuit diagrams, and functions used in the present invention, and Figure 3 is an example of an implementation of the present invention. FIG. 4 is an explanatory diagram showing the operation execution order of instructions used in the example. FIG. 4 is an explanatory diagram showing an example of a logic circuit corresponding to instructions of a sequence program of a sequence control method according to an embodiment of the present invention. (1)... Input incense stick control memory section, (2)...
... Output wire number control memory section, (3) ... Sequence program memory section, (6) ... Arithmetic section, (7) ... Column number register, (8)...
...Intermediate wire number memory section, (9) ...Sequence control device, (G) ...Programming device substitute: Shin Kuzuno - Part I Figure 12rE3 'JJ31!1 Bud 4 Drawing procedure amendment (voluntary) Patent 11 Director-General 1, +44 indications f, i [[1986-17
011 No. 2 Name of the invention Ji-tance control method 3 When supplemented, representative piece 111 Jin 8 part IL supplement and object 1''''0^ Detailed description of the invention column. Details of contents-F<F"> j-General "414 1 1 1 ・16 -H 0f1 10. 10-

Claims (3)

【特許請求の範囲】[Claims] (1)ジーケンスフ゛ログ2ムメモリ部から所望のシー
ケンス命令を耽み出し、演算部でシーケンス処st−行
なうようにしたシーケンス制御方法において、縦線と横
線とからなるマトリックス上に論理回路図を形威し そ
の久方線番、中間線番、出方線番及び論理記号を上記横
線上に紀・載し、接続縁及び分岐線を上記縦線上及び横
線上に記載し、この論理回路図上で制御信号が左から右
へ流れるだけと定義した条件のもとにシルタンスプログ
ラムを作成し、このシーケンスプログラムt J= 記
シーケンスプログラムメモリ部に記憶させておき、上記
シーケンスプログラムメモリ部及び演算部並びに演算部
に付随する線香メモリ部及びレジスタによりシーケンス
演算部jlを行わせることを特徴とするシーケンス制御
方法。
(1) In a sequence control method in which a desired sequence instruction is retrieved from a sequence frame memory section and sequence processing is performed in an arithmetic section, a logic circuit diagram is formed on a matrix consisting of vertical lines and horizontal lines. Write the distance wire number, intermediate wire number, exit wire number, and logic symbol on the above horizontal line, and write the connection edge and branch line on the above vertical line and horizontal line, and write on this logic circuit diagram. A sultance program is created under the condition defined that the control signal only flows from left to right, and this sequence program t J= is stored in the sequence program memory section, and the sequence program memory section and calculation section are stored in the sequence program memory section. and a sequence control method characterized in that the sequence calculation unit jl is operated by an incense stick memory unit and a register attached to the calculation unit.
(2)論m回路図の各機111に対応した列番号レジメ
タを演算部に付随して設け、線香メモリ部及び上記列番
号レジスタから取や出される情報を本とにシーケンスプ
ログラムに従って演算部でシーケンス演算処理を行なわ
せ、演算結果は線香メモリ部及び上記列番号レジスタに
記憶させることを特徴一方法。
(2) A column number register corresponding to each machine 111 in the logic circuit diagram is provided attached to the calculation section, and the information taken out from the incense stick memory section and the column number register is stored in the calculation section according to the sequence program. One feature of the method is that sequence calculation processing is performed and the calculation results are stored in the incense stick memory unit and the column number register.
(3)シーケンスプログラムの命令は、線番及び列番号
レジスタをパラメータとし友、入力命令、論理命令1分
岐命令及び出力命令から成るものとし。 シーケンス演算処理を論理回路図との対応で、横方向は
左から右へ、同一縦方向は上から下へ実行させ、1+命
令群を入力命令→分岐命令→論履命令→出力命令の順序
で実行させ、入力命令は線香メモリ部からの情報を該当
の列番号レジスタに格納させ、分岐命令は、列番号レジ
スタからの情報t−該当の列番号レジスタに格納させ、
論理命令はの結果を#嶋の列番号レジスタ及び線香メモ
リに格納させ、出力命令は列番号レジスタからの情報t
−amの線香メモリ部に格納させるようにしたことを特
徴とする特許請求の範囲第1項記載のシーケンス制御方
法。
(3) The instructions of the sequence program are assumed to consist of input instructions, logical instructions 1 branch instructions, and output instructions, with wire number and column number registers as parameters. Sequence arithmetic processing is executed horizontally from left to right and vertically from top to bottom in correspondence with the logic circuit diagram, and the 1+ instruction group is executed in the order of input instruction → branch instruction → logical instruction → output instruction. The input instruction causes information from the incense stick memory section to be stored in the corresponding column number register, and the branch instruction causes information from the column number register to be stored in the corresponding column number register,
The logical instruction stores the result in the column number register and incense memory of #jima, and the output instruction stores the information from the column number register t.
2. The sequence control method according to claim 1, wherein the sequence control method is stored in the incense stick memory section of -am.
JP1701182A 1982-02-05 1982-02-05 Sequence controlling method Granted JPS58134307A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1701182A JPS58134307A (en) 1982-02-05 1982-02-05 Sequence controlling method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1701182A JPS58134307A (en) 1982-02-05 1982-02-05 Sequence controlling method

Publications (2)

Publication Number Publication Date
JPS58134307A true JPS58134307A (en) 1983-08-10
JPH0313601B2 JPH0313601B2 (en) 1991-02-22

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5423883A (en) * 1977-07-25 1979-02-22 Struthers Dunn Process controlling method and device
JPS57705A (en) * 1980-06-02 1982-01-05 Toshiba Mach Co Ltd Operating method of ladder circuit input part on column cycle system

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