JPS58133033A - 一連のデルタ変調デ−タ信号を発生する方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はアナログ波形のディジタル符号化、更に具体
的に云えば、デルタ変調データ信号を発生する改良され
た方法と装置に関する。

デルタ変調は、アナ四グ波形をディジタル形式に符号化
する周知の方法であり、これは―ろいろな方法で実施す
ることが出来る。デルタ変調の特徴の為、いろいろな種
類の用途では、パルス符号変調よりも好まし≠。例えば
、成る種のデルタ変調装置は、誤り率が高いことを特徴
とする様な動作条件に特に適している。

談り率が高いこの様な１つの用途は、オージオ周波数情
報を符号化して、光学ディス、り、例えばビデオ光学デ
ィスタに記録する場合である。オージオ周波数情報の１
つ又は更に多くのメツセージをディジタル形式で符号化
し、符号化したオージオ情報をディスクに記録すること
により、オージオ清報をディスクから読取って、例えば
ディスクから１フレームのビデオをストップ・モーショ
ン又は「フレーム凍結１式に再生する間、制御自在に呼
出して再生する為に貯蔵することが出来る。

然し、現在の技術状態では、商品としてのビデオ・ディ
スクは持続時間の短い、かなりのレベルの信号の脱落が
あることが知られている。従って、デルタ変調は、この
様な用途でオージオ情報を符号化するのに好ｔＬφ方法
である。具体的に云うと、適応形デルタ変調（ＡＤＭ）
は、この目的に特に適した性能特性を持って―る。

後て再生する為に、オージオ情報を符号化して記録媒質
に貯蔵する場合、媒質の貯蔵容量が重要である。例えば
、標準型のビデオ光学ディスクはその寸法の割にかなり
高い密度の貯蔵媒質であるが、その貯蔵能力は制限され
ており、その結果、業界で開発されたストップ・モーシ
ロン式オージオ符号化形式は、１２乃至２８キロヘルツ
の標本化速度のデルタ変調を利＃Ｉしてψる。この範囲
の標本化速度は、所望のオージオ・メツセージの持続時
間と受容し得る様な忠実度との折合−を反映している。

復号された適応形デルタ変調オージオ・データのオージ
オ忠実度は、２８キロヘルツの標本化速度でも、例えば
標準的な商業用テレビジ四ン・オージオに較べて目立っ
て劣化して−る。

従って、デルタ変調装置によって得られる忠実度のレベ
ルを改善して、記録されたオージオ情報の標本化速度を
高くせずに、ＡＤＭ符号化オージオを記録媒質から再生
するのを改善することが望ましい。

いろいろな提案が為されている。然し、こういう提案は
、複雑な理論的な考えを反映したものである場合が多く
、符号化にも復号にも高価な構成を必要とする。例えば
ビデオ光学ディスクに関連してオージオ情報を符号化並
びに記録する用途では、光学ディスク・プレーヤのコス
トを消費者の範囲内に抑える為に、復号器の構成を出来
るだけ簡単にすることが望ましい。然し、光学ディスク
の様な記録媒質は大量生産されるのが普通であるから、
特定の記録に対してオージオ情報を符号化する為の比較
的高いコストの影響はごく小さいことがある。従って、
比較的低摩に復号が出来る様に、最適のデルタ変調形の
符号化を行なう改良されたデルタ変調装置を提供するこ
とが望ましい。

この発明はこの様な装置を提供するものであり、この最
適の解決策をとる上での融通性を持ちながら、波形のム
ＤＭデータへの符号化を最適にすることが出来る様にす
る。

この発明は、予定の波形に対応して、予定のクロック速
度で一連のデルタ変調データ、信号を発生する方法並び
に装置を要旨とする。予定のりｐツク速度に等しい速度
で、波形の標本化された振幅の値に対応する一連の発生
ディジタル信号を作る。

この一連のディジタル信号から、逐次的なディジタル信
号の逐次的な群を取出す。逐次的なディジタル信号の各
々の評に対して、デルタ変調データ信号の一連の予定の
パターンを発生して、デルタ復調によって当該順序から
導き出すことの出来る波形の、標本化速度で求めた振幅
の値に対応する導出ディジタル信号の対応する順序に変
換する。

導出ディジタル信号を発生ディジタル信号と比較し、予
定の関係に従って、関連した群の発生されたディジタル
信号との定量化し得る差が最も小さい導出ディジタル信
号の順序を選択する。選択された順序に関連するデルタ
変調信号の各パターンから、少なくとも１つのデルタ変
調信号を逐次的な順序で貯蔵して、デルタ変調データ信
号の完全な系列を形成する。

この発明は、デルタ変調データ信号を実時間で発生する
ことが重要ではないが、発生されたデルタ変調信号の品
質を最適にすることが重要である様な用途、例えば、多
くの記録媒質に同じデルタ変調信号を繰返して記録しな
ければならない様な用途で、特に有利である。この発明
によれば、導出デルタ変調波形の間の誤差を元の波形に
較べて最小限に減少することが出来るだけでなく、利用
者の希値によって、この誤差の導き出し方も変えること
が出来る。この為、例えば、最小限にした誤差は、波形
の間の自乗平均の差に選ぶことも出来るし、或いは重み
をかけた自乗平均誤差にすることも出来る。誤差を評価
する為のこの他の方式も可能である。

以上の説明から、この発明がデルタ変調の公費で著しい
進歩をもたらすことが理解されよう。特にこの発明は、
制御自在の誤差検出及び最小化方式に従って、発生され
た信号から導き出すことが出来る波形中の誤差を最小限
にしたデルタ変調符号化データ信号を発生する改良され
た方法並びに装置を提供する。この発明のその他の面並
びに利点祉、以下図面について更に詳Ｌ＜説明する所か
ら明らかになろう。

第１図はこの発明に従って構成されたムＤＭデータ信号
符号化装置のブ四ツク図である。第１１１に示す実１８
％はパルス符号変調（ＰＣＭ）データベース１０に作用
して、データベース１０から直列に読出されるＰＣＭデ
ータを基本としたムＤＭデータ・ビットのストリームを
発生する。ムＤＭデータ・ビットは、ザ・ベル・システ
ム・テクニカル・ジャーナル誌、第４９９第３号、１９
７０年３月号所載のＮ、Ｓ、ジエイヤンの論文「１ビツ
ト記憶装置を用いた適応形デルタ変調」に記載される様
な標準型の１ビツト記憶装置を用いた適応形デルタ復調
器によって復調することが出来る。

ＰＣＭデータベース１０は、ムＤＭデータに符号化りよ
うとする波形の瞬時信号レベルに対応する逐次的なディ
ジタル・ワードの系列で構成される。ＰＣＭデータの標
本化速度は、発生しようとするＡＤＭデータのビット速
度に等しい。

ＰＣＭデータのワードは任意の適当なディジタル形式に
することが出来る。例えば、３２ビット浮動小数点形式
にすると、利用するビット数に対し、表わすことの出来
る数値の範囲が広い為、並びにこの形式にしたデータに
作用して、仁の発明を実施するのに使うことの出来る装
置として、比較的低摩な装置を利用し得るので、有用な
符号化形式になる。

ＰＣＭデータが公知の方法によって発生され、適当な貯
蔵媒質、例えば計算機の記憶装置に貯蔵される。貯蔵さ
れたＰＣＭデータがＰＣＭデータベース１０を形成する
。

ＰＣＭデータベース１０の出力が「待ち行列」、又は後
入れ又は先出Ｌ（ＬＩＦＯ）形式に接続されたレジスタ
ノコのスタックの人力に接続される。

スタックノコにある各々のレジスタｌλａ乃至ｌコ・が
、誤差発生回路／ｌの第１組の入力ｌダミ乃至／４（ｅ
の内の１つに接続される。誤差発生回路ｌダの第２組の
入力ｌダず乃至ｌダ１が、並列形式に接続されたこうい
うレジスタのスタック１４の内の５個のレジスタ／４ｂ
乃至／４１の出力ＫＷＩ続される。レジスタ／４ｍ乃至
／４１の入力が変換器ｉｔの出力に接続される。この変
換器は令一連の逐次的なＡＤＭビットを対応する一連の
ＰＣＭ電圧の値に変換する。変換ｍａｔの５つの入力ｌ
ｌｂ乃至１１ｔがＡＤＭビット発生器−〇の出力に接続
される。ＡＤＭビット発生器−〇は５ビツトの計数器で
あって、１計数サイクルの内に、２進法でｏｏｏｏｏか
ら１１１１１１で計数する。こうしてＡＤＭビット発生
器−〇は、ｉｌｌ数サイクルノ内に、５ビツト順序でと
り得る全てのビットの組合せを発生する。変換ｗａｉｔ
の６番目の入力／Ｉｓが現在ビット・レジスター−〇出
力に接続される。

ＡＤＭビット発生器−〇の出力が最曽パターン・スタッ
クのレジスタコ亭にも接続される。スタックコダの内、
その中に貯蔵されたパターン内の一番最近のＡＤＭビッ
トに対応するレジスタコｌＩａの出力が、現在工程発生
ａ！−６、現在ビット・しジスタコ−の入力、及びＡＤ
Ｍデータペース１ｔの人力に接続される。現在工程発生
器コロの出方がピットから電圧への変換ｔｓｉｚの入力
に接続される。

誤差発生回路／４１の出力が誤差値貯蔵レジスタ３０の
人力に接続される。劇差レジスタＪＯの出力が最小誤差
値貯蔵レジスタ３コの入力並びに比較Ｉ＃３ダの一方の
入力に接続される。比較器Ｊ参の他方の入力が最小誤差
レジスタ３コの出力に接続される。比較器３ダの出力が
アンド・ゲート３４の一方の入力に接続される。

ｍａ回路３１が一連の制御信号を発生し、それが線＾乃
至Ｆに出力される。線＾がＰＣＭデータベース１０から
ＰＣＭ電圧レジスタ・スタックｌ−・のＰＣＭデータの
転送をｍｓする。！ｌＢが変換器／ｌの入力に現われる
ピット・パターンを、変換器／ｌの出力に印加されるＰ
ＣＭ電圧の値に変換するのを制御する。線Ｃが誤差発生
回路／４１１からの計算された誤差信号を誤差レジスタ
３０へ転送するのを制御する◎！ＩＩＤがアンド・ゲー
ト３４の入力に接続される。ａＩＤの信号が、レジスタ
ＪＯからレジスタココへの誤差信号の転送を制御しルジ
スタ／ＡｂにあるＡＤＭ電圧レベル信号の次レジスタｌ
りへの転送を制御り、ＡＤＭビット発生＃Ｉコ０内にあ
るピット・パターンを最善パターン・スタックのレジス
タコダへ転送させる。制御線Ｅの信号がＡＤＭビット・
パターン発生−を増数する。制御線Ｆの信号が最小鋲差
しジスタＪコを最大値に設定し、次レジスタｌりにある
信号をＡＤＨ電圧レジスタ・スルタック／４にあるレジ
スタ／４ｍへ転送し、現在工程発生ｆｊｉＡ４を更新し
１ＡＤＭビット発生器を全部ゼ＊に初期設定し、最善パ
ターン・レジスタ・スタックーダに貯蔵されているパタ
ーンの一番最近のピッＦをムＤＭデータベースコＺａへ
転送させる。

第１図に示す回路は次の様に動作する。最初、線＾にパ
ルスが印加されて、２０ＭデータのワードをＰＣＭ電圧
レジスタのスタック／−に転送する。この時、装置の他
の部分を作動してもよいが、線＾のパルスの印加を更に
４回繰返して、ＰＣＭ電圧レジスタのスタックノコに完
全に装入する仁とが好ましい。こうして、有効なＡＤＭ
データが初めから発生され、擬似的な始動時のデータの
幾つかのピッＦが発生されることが避けられる。

次に、線Ｂに信号が印加されると、これによってＡＤＭ
ビットから電圧への変換ｗｉｔが、変換器／ｌの入力に
印加された、発生Ｉ＃−〇からのＡＤＭビットのパター
ンを対応する一連の電圧の値に変換する。こうして発生
された一連のＡＤＭ電圧の値は、ＡＤＭビット発生Ｓ！
−〇の出力に現われるＡＤＭビットのパターンを復調す
る過程で、適応形デルタ復調器によって発生される様な
波形に対応する。ＡＤＭビット発生器−〇にある初期パ
ターンは一連のゼロである′。従って、変換器ｉｔによ
って発生されるＡＤＭ電圧の初期値は波形の負に向う部
分に対応する一連の値である。変換器／ｌによって電圧
の値が発生されると、それがＡＤＭレジスタのスタック
／６のレジスタ／Ａｂ乃至／Ａｔに同時に装入される。

レジスタ／４ａｔｉ現在ＡＤＭ電圧値レジスタであるか
ら、初期のゼロ・レベルに保たれる。

順序内のこの点で、談差発生回路／ダの入力／ｌａ乃至
ｌダｅには、ＰＣＭデータベースｌＯから呼出した一連
のＰＣＭ電圧があり、入力／Ｑｆ乃至／４１１には、Ａ
ＤＭビット発生器コｏｖｇｂるピッＦ・パターンに基づ
いて発生された対応するＡＤＭ電圧の順序を有する。誤
差発生回路Ｉダ韓対応する入力ｌダ・とｌダｆ、／ダｂ
と１４ｇ、／ダＣと／ダｈ、／ダｄと１４Ｉｒ、ｉダ・
とノダＪに作用して、対応するＰＣＭ電圧及びＡＤＭ電
圧の間の自乗平均の差に対応する数値信号を発生する。

次にＩＩＣに信号が印加されると、誤差発生回路ｌダか
らの計算されたｌＩ！ｌ差信号が、誤差レジスタ３０に
装入される。誤差レジスタｌの出力線比較ＩＪダの入力
にも印加される。比較Ｉｉ、７ダの他方の入力が最小誤
差レジスタＪ−の出力に接続されており、これは前に述
べた様に、その最大値に最初に設定されて−る。誤差レ
ジスタＪＯの出力が最小誤差レジスタＪ−の出力より小
さい時、比較器３ダの出力は高６状態である。そうでな
ければ、比較器ＪＩＩｆ＞出力は低である。こうして、
それまでに計算しｆｅｌ！！差の値よりも一層小さい誤
差の値がレジスタ３ｏに出ると、比較Ｈ，ＩＱに高の出
力が出る。

この後、１１ＡＤにパルスが印加される。比較器３ダの
出力が低であると、１ｌｌＤのパルスはアンド・ゲート
３６の出力を変えず、これは低にと鵞まる。然し、比較
器Ｊｕｌの出力が高であると、＃ＤＫパルスが印加され
たことにより、アンド・ゲート３６の出力にパルスが現
われる。アンド・ゲート３６の出力に出るパルスが、誤
差レジスタＪＯに貯蔵されている信号を最小誤差レジス
タ３コに転送し、レジスタ／４ｂにあるＡＤＭ電圧の髄
を次レジスタｌ？に転送し１発生！！＃−〇ＶＣあるＡ
ＤＭビット・パターンを最善ハ身−ン・スタックのレジ
スターｑに転送する。

この後、４１Ｅの信号がＡＤＭビット発生器−〇を増１
ｋして、計１順序内の次のビット・パターンである新し
いパターン（００００１）がその出力に現われる様にす
る。

信号［８、Ｃ，Ｄ、ＥによってｆｌＲ御される工程が３
２回（２’）繰返され、こうしてＡＤＭビット発生ｅｘ
ａｏの完全なｌサイクルを終らせると共に、発生器−〇
の各々のビット・パターンに対する誤差発生並びに誤差
比較機能を完了させる。

次にｓＦに信号が現われると、最低製差レジスタ３コが
最大値にリセットされ、次レジスタｌ？に貯蔵されてφ
る値がレジスタ／４ｍに転送され、現在工程発生＃Ｓ−
６が増徴され、ＡＤＭビット発生器−〇が全部ゼロにリ
セットされる。＠Ｆの信号は、レジスタココ畠に貯蔵さ
れている現在の最ＩパターンＡＤＭビットをＡＤＭデー
タベースコｌ。

現在ビット・レジスタココ及び現在工程発生器コ４へ転
送する。

動作順序では、レジスタハロ乃至ｌ−・に貯蔵されて−
る５つのＰＣＭ電圧が、装置によって発生されるＡＤＭ
ビット順序の標本化速度に対応する間隔を持つ波形レベ
ル基準点の順序になる。

ＰＣＭ電圧の値が、線＾の信号を印加することによって
、レジスタのスタックｌ−に装入された後、線Ｂの信号
が、ＡＤＭビット発生器−〇の出力に現われるＡＤＭビ
ット・パターンを、ＡＤＭ復調器によってＡＤＭビット
の発生されたパターンを復調することによって発生され
る様な波形に対応する電圧の値の順序に変換する様にす
る。この一連の電圧の値がＡＤＭ電圧レジスタ／４ｂ乃
至／４１に貯蔵される。

レジスタ／Ａｂ乃至／Ａｔに貯蔵された電圧の値が、誤
差発生回路の入力ｌダｆ乃至ｌダｊＫ印加される。この
為、４１Ａ及びＢの信号が印加された後、綬差発生回路
ｌダの入力には、基準ＰＣＭ電圧の順序（入力ｌダミ乃
至ｌダｅ）並びに発生された電圧の値の対応する順序（
／ｌＩｆ乃至／ＩＩＪ）か印加されており、誤差発生回
路／ダで比較されて、比較される各順序の電圧の値の間
の自乗平均誤差を表わす信号が発生される。線Ｃに信号
が印加されると、計算された誤差信号が貯蔵の為に誤差
レジスタ３０に転送される。

前に述べた様に、最小誤差しジスタＪコの初期値は可能
な最大値に設定される。この為、殆んどどんな場合でも
、この可能な最大値より小さい値になるものと思われる
が、最初に計算された誤差信号が誤差レジスタＪＯに貯
蔵された後、比較−３ダの入力で行なわれる比較により
、比較！！５１３４＋の出力が高になり、誤差レジスタ
ＪＯにある髄が最小誤差レジスタ３コにある値より小さ
いことを表わす。一般的に、比較器３ダの出力が高レベ
ルであることは、発生！ｌコ０の出力Ｋ１１ｌゎれる現
在ＡＤＭビット・パターンの自乗平均誤差の差が、それ
までのＡＤＭビット・パターンに対する、前に決定した
自乗平均誤差より小さいという回路の判定に対応する。

比較ｔｊＢ、３Ｑの出力が高レベルである為、！ＩＤに
信号が印加されると、対応する信号がアンド・ゲート３
４の出力に現われる。これによって誤差レジスタ３０に
貯蔵されている誤差の値が最小製差レジスタコに転送さ
れ、レジスタノ４ｂに貯蔵されているムＤＭ電圧の値が
次レジスタｌりに転送され、最小の自乗平均誤差を持つ
と判定され念発生器コＯにあるＡＤＭビット・パターン
が最曽パターン・スタックのレジスター亭に転送されて
、サイクルが完了した時、そのパターンが、５つのビッ
トから成る可能な全てのパターンの内で、自乗平ｊＩｌ
！ｊＷＡ差が最も小さいパターンであるとして、このパ
ターンを保存する。

ＡＤＭビット発生器−〇がとり得るビットの全ての組合
せが発生されて、上に述べた様に回路によって行なわれ
る誤差発生試験を受けるまで、義８、Ｃ１０及びＥの信
号が繰返して発生される。

このサイクルが完了すると、基準ＰＣＭ電圧の順序によ
って表わされた波形と比較して、ＡＤＭ復調をした時に
、可能な最小の誤差を持つ波形を発生するＡＤＭビット
・パターンが、最善パターン・レジスタ・スタックーダ
に貯蔵される。

ｍＢ乃至Ｅの最後のサイクルの後、１１１Ｆに信号が印
加され、最善パターン・レジスタ・スタック−憂にある
最初のビットがＡＤＭデータベースコｌに転送される。

ＩＩＦの信号は、最小誤差レジスタ３コを最大値にリセ
ットして、次レジスタｌりに貯蔵されている対応するＡ
ＤＭ電圧の値を現在ムＤＭ電圧値レジスタ／Ａａに転送
し、現在工程発生器−６を増数するが、その詳細轄次に
説明する。更に、ムＤＭビット発生＃ＢコＯを全部ゼν
にリセットし１こうしてＰＣＭ電圧の次の順序と比較す
る為の次のサイクルの用意をする。

次に、ＩＩＦに信号が印加された後、再び線＾に信号が
印加され、次のＰＣＭデータの値がレジスタｌ−・に装
入され、レジスタｌコミ乃至／コ・の内容をレジスタｌ
コミ乃至ｌコｄへ上側にシフトさせる。レジスタｌ−〇
の前の内容は単に破壊される。線８乃至Ｅの前述のサイ
クル動作が次に行なわれて、スタックノコのレジスタに
ある基準電圧の値の順序に対し％ＡＤＨビットの最善パ
ターンを取出し、最善パターンからの一番最近のビット
がＡＤＭデータベースコＩの次のビット位置に貯蔵され
る。

全てのＰＣＭデータ・ワードがＰＣＭデータのスタック
ノコを循環して、ＡＤＭデータベースコｔが完全に構成
されるまで、この順序全体が上に述べた様に続けられる
。この結果得られたＡＤＭデータベースコＳは最適化さ
れ、ＡＤＭ復調をした時、１差発生回路／ｌで行なわれ
る誤差発生機能によって計算して、ＰＣＭデータペース
ＩＯによって表わされる波形と比較して誤差が最小の波
形を発生する。

第２図は第１図のビットから電圧への変換器／１の回路
図である。図示の様に、第１図について説明した線Ｂは
実際には６本の４１１１％　ｂ％Ｃ％　ｄｓ・、ずで構
成される。！ＩＢの信号は実際には、線ａの最初のパル
スから始まる線ａ乃至ずの逐次的な一連の負に向うパル
スで構成される。線畠が工程計数器クコの装入入力に接
続される。ｍｂ乃至ｆが５つのオア・ゲートｔｏ乃至６
ｔの入力、アンド・ゲートクダの入力、及び５つの遅延
線りｊａ乃至７Ｓ・の入力に接続される。遅延線り３ａ
乃至り３・の出力が夫々ｌ１１１ｂ′乃至ｆ′を構成す
る。ＡＤＭピット発生器−〇の出力が図示の様に５つの
排他的オア・ゲート３０乃至Ｓｇの入力に接続される。

ｆｆｌ在ＡＤＭビット・レジスタココの出力が、排他的
オア・ゲー）６０の一方の入力並びに別の排他的オア・
ゲートクロの一方の入力に図示の様に接続される。排他
的オア・ゲートクロの他方の入力が最善パターン・レジ
スター亭のスタックの内、最下位ビット・レジスター亭
ａ（第１図）に接続される。排他的オア・ゲートクロの
出力が別のアンド・ゲートクＩの一方の入力、及び反転
増幅器１１０の入力に接続される。この増幅器の出力が
別のアンド・ゲートクコの一方の入力に接続される。

アンド・ゲートクｔ、ｔｔコの他方の入力が＠Ｆに接続
される。

アンド・ゲート７ｇの出力が現在工程計数器１４＋の減
数入力に接続され、アンド・ゲートクコの出力が計′ｔ
ＩＩ器ｌダの増数入力に接続される。現在工程計１器ｔ
ダの出力が工程計数器１６の入力に接続される。

ＡＤＭビット発生Ｍ、、２０の出力に現われるビットの
値が、現在ＡＤＭビット・レジスタココの内容と共に、
オア・ゲートｊＯ乃至３ｚに印加され、Ｍｂ乃至ｆの信
号により、逐次的にクリック動作を受ｉｔ　、現在ＡＤ
Ｍビット・パターンのＩｎつたビットの間の差を表わす
信号が、逐次的にオア・ゲート６０乃至４１を通過する
。これらのパルスがアンド・グートクＯの入力に印加さ
れ、こうして工程計数器１１４の方向入力へと送られる
。ｌｂ乃至ｆに現われるパルス順序がアンド・ゲートク
ダの入力にも印加される。このグートハ、その各々を通
過させて、計数器クコのクロック入力へ印加される様に
する。

計数器グーの出力が一連の関数実現回路ｇ＆乃至９ダの
１１＃入力に印加される。関数実現回路Ｓ６乃至９ダは
、ＡＤＭ発生器−〇の出力並びにレジスタ／Ａａ乃至１
４・の内容をも夫々入力として受取る。これらの入力カ
後で述べる様な形で作用を受けて、ＡＤＭビット発生器
−〇の出力に現われるビット・パターンに対し、対応す
るＡＤＭ電圧を発生する。関数実現回路Ｓ６乃至９ダの
出力が、１ｉｌｂ′乃至ｆ′に現われるパルスに応答し
て、夫々レジスタ／４ｂ乃至／４１に逐次的に転送され
る。

第２図の回路による変換順序は次の様に進も。

最初に、ＡＤＭピット発生器−〇の出力が排他的オア・
ゲートＳＯ乃至ｊｌＫ接続され、これらのゲートがｓｂ
乃至ｆと共にオア・ゲート４０乃至４１に接続されて−
て、Ｍｂ、ｃ％ｄ１・又はｆに負に向うパルスが現われ
ると、夫々の排他的オア・ゲートの入力Ｋ１５Ｍされな
２つのムＤＭビット発生器−〇の出力が両方共Ｏである
か或いは両方共ｌである場合にだけ、夫々オア・ゲート
４０゜６コ、４ダ、４４又は４ｇの出力に負に向うパル
スが現われる様にする。それ以外の場合、オア・ゲート
の出力は高にと！まる。従って、！ｌｌｂ乃至ｆの内の
１つに食に向うパルスが現われ、且つその線に対する排
他的オア・ゲートに対する２つの入力、ガえば、１ＩＡ
ｂに関連した排他的オア・グー）ｊＯＫ対する２つの入
力が両方共高であるか低である時にだけ、アンド・グー
トクＯの出力に負に向うパルスが現われる。ｍｂ乃至ず
に現われる各々のパルスが、アンド・ゲートク亭を通り
、工程計数器クコのりｐツク入力に現われる。

工程計数器クコは、そのり田ツク入力にパルス信号が現
われたことに応答して、Ｏと４の範囲内で場数又は減数
式Ｋｉｔ数する。この計数器は、方向入力の信号レベル
が０である場合、増数計数する。方向入力が１であれば
、計数器は前の工程から減数計数する。工程計数器クコ
は、現在工程計数ｔｓｘｔｉの出力から供給された初期
カウントから計数を開始する。現在工程計数器は工程計
数器クコと同様な作用をし、現在工程計数器ｔ４Ｉだけ
が義Ｆのパルスによってクロック動作をＬ、現在１’）
１善パターンの最下位ビットを追跡して、ｍｂ乃栗ｆ　
＆Ｃ出ルクロツク・パルスのｌサイクルの始めに、工程
計数器クコが計数し始める為の適正な初期カウントを発
生する。

この様にして、工程計数器り一が、ＡＤＭビット発生＃
−〇の出力に現われる一連のＡＤＨビットを復調するＡ
ＤＭ復調器によって実時間で発生される様な、工程の値
に対応する一連の工程の値を出力として発生する。この
工程出力が関数実現回路Ｓ６乃至９ダに印加され、作用
を受けるか、これを次に第３図について説明する。

第３図は第２図に示した１つのｊｌ数実現回路１６の回
路図である。各々の関数実現回路１４乃至を亭は同じで
あり、従って、回路ｔ４について説明したこと祉、他の
各々の回路ｔＸ乃至９ダにつ―てもあて祉まる。

関数実現回路ｔ４が、次の伝達関数 Ｆ　（Ｘ、　８％Ｄ）＝０．９５８８Ｘ＋（−１）”’
　（０，０５３５）　（１，４５）（Ｆ”を実施する様
な形で、入力Ｘ、Ｄ汲びＳに作用する。この関数は、標
準的な１ビツト記憶装置を持つ適応形デルタ復調器に対
する伝達関数の近似である。即ち「次の工程」入力Ｓが
多重化１４９４の選択入力に印加され、この多重化器が
、夫々１．００．１．４５．１．４５”、１．４５”、
　１．４５’　の相異なるディジタル値に設定された対
応する５つのスイッチデを乃至１０４の内の１つに夫々
接続された、５つの入力の内の１つを選択する。こうし
て多重化器！４の出力が量１．４５１を表わす。

多重化器ｔ６の出力がディジタル掛算器ｌＯｔの一方の
入力に印加され、その他方の入力が、数０．０５３５に
設定されたディジタル・スイッチ／１０に接続されてい
る。掛算＠ｉｏｔの出力が別の掛算＠／／−の一方の入
力に接続され、その他方の入力社更に別の掛算器／／ダ
の出力に接続されている。次のＡＤＭディジット人力り
が、多重化器／／４！の選択入力に接続されて−る。多
重化＠／／ダは、夫々−１，００及び１．００に対応す
るディジタル・ワードに設定された２つの入力の何れか
を選択する。要式（−１）”’　（０，０５３５）　（
１，４５）”を表わすディジタル掛算器／／−の出力が
、ディジタル加算器ｌコＯの一方の入力に印加される。

前の現在ＡＤＭ電圧の値Ｘが、別のディジタル掛算器ｌ
ココの一方の入力に印加され、その他方の入力が、０．
９５８８の値に設定されたディジタル・スイッチに接続
される。量０．９５８８Ｘを表わす掛算器／−一の出力
が、加算器ｌコＯの他方の入力に印加される。完全な要
式１Ｘ％Ｓ、Ｄ）を表わす加算器／コＯの出力が、関数
実現回路Ｓ４の出力である。

第１図の誤差発生回路／ダの回路図が第４図に示されて
いる。誤差発生回路は一組の入力ｌダミ乃至／ｌ・及び
−組の入力／Ｉｆ乃至／ダＩＫ作用して、各組の入力に
ある対応する入力の間の自乗平均の差を表わす出力信号
を発生する。仁の回路は、所望の重み関数に従って、各
対の入力からの誤差に対する寄与に重みをかける様にな
って−る。例えば、希望により、大きさの小さ一基準電
圧の値に対して発生される誤差の値は、回路によって発
生される複合誤差信号の値の中で一層大富な重みを与え
ることが出来る。

回路は次の様に作用する。入力Ｉａ／ｌａの基準電圧が
減算器ｌコロのプラス入力に印加され、線ｌ亭ｆの発生
された電圧の値が減算器ｌ−６のマイナス入力に印加さ
れる。同様に、入力！ｉ／４１１ｂ乃至ｌ亭・が夫々減
算器ｌＪｌ乃至／、３亭のプラス入力に印加され、入力
／４１ｇ乃至／亭１が夫々その負の入力に印加される。

減算Ｉｔ／Ｊ４乃至ｌＪ亭の出力が、夫々自乗装置／Ｊ
４乃至／ダ亭の入力に印加される。

入力１ＩｌｌＩａ乃至ｌダ・が夫々関数実現回路／４１
４乃至ｌｊＱの入力に接続される。これらが重み係数を
制御する。関数実現回路ｌダ６乃至１３Ｑが関連した入
力信号に作用し、前に第３図について述べたのと同様に
、選ばれ走数学的な関数を実現する。即ち、例えばこの
関数は１／（入力）であってよい。この場合、発生され
た電圧レベルと比較的大きさが小さい基準電圧レベルの
間の自乗平均の差は、特定の順序のサンプルに対し、全
体的な誤差の値を計算する際、一層大きな重みを与える
。この様な重み関数は、低いレベルの所での波−形の偏
差が、再生されたムＤＭ復調波形から復元しようとする
特性、例えば、ＡＤＭ符号化音声波形の了解度に対して
一層大きな影響を持つということが、特定の用途で判っ
た場合、望ましいと考えられる。この発明の現在好ｔＬ
いと考えられる用途は、光学ディスクに記録する為にオ
ージオ・データを符号化することである。この場合、好
ましい腫み関数　ｆ（工）は、−Ｌ？　０　＠十創テ・
−山！）テある。これによって、低い信号レベルを強調
する様な対数形の重みづけが行なわれる。この関数を実
現することは、当業者がＩＩａに出来ることであるＯ 関数実現回路ｌダ１の出力が、掛算８１１４の一方の入
力に印加され、その他方の入力は自乗装置／３４の出力
に接続される。関数実現回路ｌダを乃至１３ダと自乗装
置１３ｇ乃至／ダダ及び掛算ＨｔｚｌｊＪ至ｌＡ亭の間
で同様な接続が行なわれる。掛算ｔｌＪ／！４乃至１４
４！の出力が加算器／４４の入力に印加され、この加算
器の出力が誤差発生回路ｌｌＩの出力となる。

装置の制御回路ａｔ＜第１図）の回路図が第５図に示さ
れている。制御回路３Ｉｔは、３５　Ｂ、２８Ｇワード
のＰＣＭデータベー、スを３５３．２８０ビツトのＡＤ
Ｍデータベースに符号化する場合の制御パルスの発生方
式を実現する。

図示の様に、５ボルトの源及び７リツプフロツプｌ？ダ
のセット入力を抵抗ｌクコを介して大地に接続する押ボ
タン・スイッチ１ＩＩＯにより、制御回路ＪＩｖｃ対す
る「開始」機能が行なわれる。

開始ボタンｌ？Ｏを押すと、アリツブフロップ／り亭の
セット入力に負に向うパルスが加えられ、そのＱ出力が
高になる。アリツブ７シツプｌ？ダのＱ出力がワンショ
ット／１＆の立上り入力に接続され、このワンショット
がそのＱ出力に１マイクロ秒のパルスを発生する。この
パルスは第１図に示す回路の初期設定に使゛うことが出
来る。例えば、データベースの転送ｆ＠ｔｃ関連したア
ドレス発生計数器を破算することが出来る。

フリップ７０ツブｌ？ダのＱ出力がアンド・ゲートｌり
ｔの一方の入力に印加され、その他方の入力が１メガヘ
ルツのシステム・クロックｌｌＯの出力に接続される。

アンド・ゲート／りｌの［Ｊが除′Ｉｋ２９０の割算装
置／Ｊｒコの入力に印加され、その出力が別の７リツプ
フロツプｌＳ亭の反転セット入力に接続される。アリツ
ブ７０ツブｉｔダのＱ出力が５００ナノ秒遅延１１１！
ｌＳ４の入力並びに１００ナノ秒のワンシ日ツ）ｉｚｔ
の立上す入力に接続される。ワンショットｉｚｔの立上
り入力がトリガされると、ｉｉＡに１００ナノ秒のパル
スが印加される。

５００ナノ秒遅延線／１４の出力が別のアンド・ゲート
／９０の一方の入力に印加され、その他方の入力がシス
テム・り四ツク／１０の出力に接続される。アンド・ゲ
ートｌデＯの出力が除数９の計算器／？コに接続される
。この計数ｔｓｉｔＪの出力が「９者択１復号器」の入
力に接続される。

復号器ｌデダの０乃至５の出力が、線・乃至ｆ（ａｌＢ
）を構成し、出力６．７及び８が夫々！ＩＣ％Ｄ及びＥ
を構成する。

５００ナノ秒遅延線１ｔｔｂの出力が、別の１００ナノ
秒ワンシ曹ットコＯコの立上り入力にも接続されて−る
。ワンショットコ０ａのす出力が、別の７リツプフロツ
プコＯダの反転セット入力に接続される。アリ・ツブフ
ロップ−〇亭のＱ出力が復号器／１亭の付託入力に接続
される。

計数ｉ！／ｌコの桁上は出力が除数３２の割算装置７９
番の入力に印加され、その出力が更に別の１００ナノ秒
のワンショット／９ｇの立上り入力、除数３５３．２８
００割算装置−〇〇の入力、並びに７リツプ７ｐツプコ
Ｏダの反転破算入力に接続される。除数３５３．２８０
の割算装置の出力が、ワンショット／り亭の反転リセッ
ト人力に接続サレる。ワンショット／９ｇのす出力が、
・７リツプ７０ツブ／Ｅｌｌの反転リセット入力に接続
されると共に、線Ｆに接続されるロ システム制御装置は次の様に動作する。開始ボタンｌ？
Ｏを押すと、７リツプ７′ｃ１ツブＩクダがセットされ
、これによってワンショット／’１４がトリガされる。

ワンショットＩり６がその互出力に初期設定パルスを発
生する。

７リツプフロツプ／クダのＱ出力の正のパルスが、シス
テム・クロック・パルスを除数２９０ｆ’＞割算装置１
ＩＫ−の入力に印加する。７リツプフリツプｌり亭がセ
ットされてから２９０個のシステム・クロック・パルス
の後、立下り信号が７リツプ７０ツブ／Ｅｌｌの反転セ
ット入力に印加され、ワンショット／Ｉｇの入力にパル
スを印加して、負に向う出力パルスを発生する。これが
線＾に印加される。

フリップ７０ツブＩＩ亭のＱ出力の信号が５００ナノ秒
の遅延線／８４にも印加され、これがパルスを５００ナ
ノ秒遍延させてから、それをアンド・グーＦノ９０及び
ワンショットコＯコの反転入力に印加する。ワンショッ
トコＯコが１００ナノ秒のパルスを出力し、これが７リ
ツプ７０ツプコＯダをセットすると共に多重化器／９Ｉ
Ｉを付託する０アンド・ゲートｌｔＯがシステム・クロ
ックを通過させて、除数９の計Ｗｋ器ｉｔコに送り、こ
の計数器は、０から始めて循環的に計数する時、直ちに
復号器ｌｑ亭に線畠乃至・に循環的に出力パルスを発生
させ始める。計数器１９−の桁上げ出力が除数３２０割
算装置ｌゾロに印加される。

計数器／ｌ、、２の３２（２’）サイクルの後、除数３
２０割算装置ｌゾロが発生する出力により、７リツプ７
０ツブ−０ＩＩが破算され、こうして復号器／９亭を不
作動にし、ワンショットｌｔｌをトリガすることによっ
て、負の出力パルスを発生し、それが線Ｆに印加される
。ワンショット／９ｇのこの出力パルスが７リツプ７０
ツブ／９Ｑのリセット入力にも印加され、除数２９０の
割算装置ｉｔコの次の出力が、制御回路の次の完全なｌ
サイクルを開始するのに備える。除Ｗｋ３２の割算装置
７９４の出力が、除′＃３５３．２８０の割算装置２０
０の人力にも印加され、この割算装置が、３５３．２８
０バイトのメツセージ全体が符号化された後、フリップ
フロップ１７ダをリセットする。

上に述べた実施例は比較的高速で動作し、約３キロヘル
ツの速度で、最適にしたＡＤＭビットを発生する。然し
、この発明は、上に述べた回路の論理を実現する様にマ
イクロプロセッサをプルグラムすることによって、もつ
と安いコストで実施することが出来る。この様にプルグ
ラムされたマイクロプロセッサが最適のＡＤＭビットを
発生し得る速度は、前述の回路がこういうビットを発生
し得る速度よりかなり低くてもよいが、最終的に発生さ
れるＡＤＭデータペースを後で使う為に貯蔵する場合、
他の要因を考える時、データベースを発生する為の余分
の時間も許容し得ると考えられる。コスト並びに装置を
変更する融通性の観点から、上に述べた回路の論理をマ
イクロプロセッサのプログラミングで実現するが攻在で
は好ｔＬいと考えられる。このようなプログラミングは
、当業者が容易に考えられることである。

以上の説明から、この発明がデルタ変調符号化方式の分
野、特に後で復元し１復号して再生する為に、記録媒質
に貯蔵するオージオ周波数情報のセグメントを適応形デ
ルタ変調によって符号化する場合に用いた時のこの方式
に、著しい進歩をもたらしたことが理解されよう。この
発明の幾つかの実施例を説明したが、この発明の範囲内
でこの他の変更が可能であることを承知されたー。従っ
て、この発明は特許請求の範超の記載のみによって限定
されることを承知されたい。

【図面の簡単な説明】

第１図はこの発明に従って構成された適応形デルタ変調
符号化装置の略図、第２図は第１図のＡＤＭからＰＣＭ
への変換器の回路図、第３図は第２ＷＪ　・の回路の一
部分の囲路図、第４図は第１図の１差発生回路の回路図
、第５図は第１図に示す回路で使われる制御パルスを発
生するのに適したシステム制御回路の回路図 −− 子骨である。 主な符号の説明 １０　：　ＰＣＭデータベース ｌコニＰＣＭ電圧レジスタ・スタフ、りｉ４ｇ：１１４
差発生回路 ｌｌ：ビットから電圧への変換器 コ０　：　ＡＤＭビット発生器 Ｊｊ：ＡＤＭ、ビット・ベース ３０：課長貯蔵レジスタ ３コニ最小枳差レジスタ ３４＝アンド・ゲート ３ｇ＝制御装置

Claims (1)

1. 【特許請求の範囲】 ｌ）予定のアナログ波形に対応して、予定のクロック速
   度で一連のデルタ変調データ偵号を発生する方法に於て
   、前記予定のりυツク速度に等Ｌｖｈ標本化速度を持っ
   ていて、前記波形の振幅の値に対応する様な一連の発生
   ディジタル信号を作り、前記一連のディジタル信号から
   取出した、逐次的なディジタル信号から成る逐次的な群
   を貯蔵し、逐次的なディジタル信号の各々の群に対し１
   デルタ変調デ一タ信号の一連の予定のパターンを発生し
   、前記デルタ変調信号のパターンを、当該順序からデル
   タ復調によって導き出すことの出来るデルタ変調波形の
   、前記標本化速度で求めた振幅の値に対応する導出ディ
   ジタル信号の順序に変換し、発生ディジタル信号の各群
   に対し、導出ディジタル信号の順序を関連する岬と比較
   して、各々の詳に対し、発生ディジタル信号の関連する
   群に対して、予定の関係に基づ−で定量し得る差が最小
   の導出ディジタル信号の順序を選択し、前記選択され七
   順序ＫＮ連するデルタ変調信号の各々のパターンから、
   逐次的な順序で、少なぐとも１つのデルタ変調信号を□
   貯蔵する工程から成る方法。 ２、特許請求の範囲１）Ｋ記載した方法に於て、前記貯
   蔵する工程、一連の予定のパターンを発生する工程、変
   換する工程、比較する工程、選択する工程及び貯蔵する
   工ｌｉＩが逐次的に反復的に行なわれる方法。 ３）予定のアナログ波形に対応して、予定のりシック速
   度で一連のデルタ変調データ信号を発生する方法に於て
   、前記予定のり田ツク速度に等しい原本化速度を持って
   いて、前記波形の振幅の値に対応する様な一連の発生デ
   ィジタル信号を作り、前４一連のディジタル信号から取
   出した逐次的なディジタル信号の第１の予定の群を貯蔵
   し１前記予定の群に対応する多数のピッ）Ｋ対し１デル
   タ変調デ一タ信号の第１の予定の順序を作り、該デルタ
   変調データ信号の順序を、該順序からデルタ復調によっ
   て導き出すことが出来るデルタ変調波形の、前記標本化
   速度で求めた振幅の値に対応する様な導出ディジタル信
   号の対応する順序に変換し１前記導出ディジタル信号を
   前記発生ディジタル信号と比較して、該信号の閏の定量
   し得る差を表わす第１の誤差信号を発生し、前記多数の
   ビットに対し、適応形デルタ変調データ信号の、これま
   での順序とは興なる予定数の後続の予定の順序を作り、
   前記後続の予定の順序に対し１前記変換する工程並びに
   比較する工程を行なって、前記後続の予定の順序に関連
   する後続の誤差信号を求め、関連した誤差信号が最低の
   適応形デルタ変調データ信号の予定の順序を選択り、該
   デルタ変調データ信号の選択された順序から少なくとも
   １つのデルタ変調信号を貯蔵し、前記一連のディジタル
   信号から取出した逐次的なディジタル信号の複数個の後
   続の群を逐次的に貯蔵し、前記後続の各々の群に対し、
   前記第１の予定の順序を作る工程から前記重なくとも１
   つのデルタ変調信号を貯蔵する工程までを順次繰返して
   、前記予定のアナログ波形に対応する完全な一連のデル
   タ変調データ信号を求める工程から成る方法。 ４）予定のアナログ波形に対応して予定のクロック速度
   で一連のデルタ変調データ信号を発生する装置に於て、
   前記予定のクリック速度に等し一標本化速度を持つサン
   プル単位として前記波形の振幅の値に対応する様な値を
   持つ一連の発生ディジタル・データ信号を作る手段と、
   前記一連のディジタル・データ信号から取出した逐次的
   なディジタル信号の逐次的な群を貯蔵する手段と、逐次
   的なディジタル信号の各々の群に対し、デルタ変調デー
   タ信号の一連の予定のパターンを作る手段と、該デルタ
   変調信号のパターンを、当該順序からデルタ復調によっ
   て導き出すことが出来る波形の、前記標本化速度で求め
   た振幅の値に対応する導出ディジタル信号の対応する順
   序に変換する手段と、発生ディジタル信号の各々の群に
   対し、導出ディジタル信号の各々の順序を関連した群と
   比較して・各々の群に対し、発生ディジタル信号の関連
   した群に対して、予定の関係に基づいて定量し得る差が
   最小の導出ディジタル信号の順序を選択する手段と、前
   記選択された順序に関連するデルタ変調信号の各々のパ
   ターンから少なくとも１つのデルタ変調信号を逐次的な
   順序で貯蔵する手段とを有する装置。 ５）特許請求の範囲４）に記載した装置に於て、前記逐
   次的なディジタル信号の逐次的な群を貯蔵する手段が、
   レジスタのスタックで構成されている装置。 ６）特許請求の範囲４）に記載した装置に於て、一連の
   予定のパターンを作る手段が、ディジタル計数器と、該
   計数器を増数する手段とで構成されている装置。 ７）特許請求の範囲４）に記載した装置に於て、前記パ
   ターンを変換する手段が、デルタ変調からディジタル形
   式の発生ディジタル信号への変換を表わす関数に従って
   、デルタ変調信号のパターンに基づく信号を発生する手
   段で構成されている装置。 ８）特許請求の範囲４）に記載した装置に於て、前記比
   較する手段が、発生ディジタル信号を導出ディジタル信
   号とサンプル単位毎に比較し、該比較によって決定され
   た信号の間の差の値の和に予定の重み関数を乗じた誤差
   信号を発生する誤差手段で構成されている装置。 ９）特許請求の範ｆ！８）Ｋ記載した装置に於て、前記
   差の値が前記差の大きさの自乗で構成されて−る装置。 １０）特許請求の範囲９）に記載した装置に於て、前記
   重み一数が前記差の値の逆数で構成されている装置。 １１）特許請求の範囲４）Ｋ記載した装置に於て、前記
   逐次的な群を貯蔵する手段、前記一連の予定のパターン
   を作る手段、前記変換する手段、前記比較する手段、及
   び逐次的な順序で貯蔵する手段を逐次的に制御して、前
   記素子の作用が反復的に行なわれる様にする手段を有す
   る装置。