JPS58129654A

JPS58129654A - Multiplication system

Info

Publication number: JPS58129654A
Application number: JP1162782A
Authority: JP
Inventors: Masaharu Fukuda; 福田　雅晴; Yoshio Oshima; 大島　喜男; Suketaka Ishikawa; 石川　佐孝; Toru Otsuki; 大築　徹
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-01-29
Filing date: 1982-01-29
Publication date: 1983-08-02

Abstract

PURPOSE:To execute multiplication with a multiplying time proportional to a smaller value between the 1st operand length - 2nd operand length and the 2nd operand length, by determining a multiplier and a multiplicand from the compared result between the 1st operand length - the 2nd operand length and the 2nd operand length. CONSTITUTION:It is defined that the variable length of an operand (OP) 1 specified by the 1st address is L1 and the variable length of an operand (OP) 2 specified by the 2nd address is L2. If L1-L2<L2, a comparator 5 opens AND gates 6-8 through a line 5a, so that the value of L1-L2 is set up in a control counter 15 through the AND gate 6 and an OR gate 12, the OP2 is set up in a multiplicand register 17 through the AND gate 6 and an OR gate 13 and the OP1 is set up in a multiplier register 17 through the AND gate 8 and an OR gate 14. When L1-L2>=L2, the OP1 and the OP2 are set up in the multiplicand register 16 and the multiplier register 17 respectively.

Description

【発明の詳細な説明】本発明は、特に乗算命令の冥行時間を短縮した乗算方式
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention particularly relates to a multiplication method that reduces the processing time of multiplication instructions.

第１アドレスで指定された可変長のオペランド（以下Ｏ
Ｐ１と略しオペランド長をＬｌとする）が第２アドレス
で指定された可変長のオペランド（以下ＵＰ２と略しオ
ペランド長をＬ２とする）の長さに等しい上位ゼロのバ
イトを持ち、該ＯＰ１がＯＦ２によって乗算され、積が
ＯＩＭの記憶場所中、右によせて格納される乗算におい
て、従来は無条件にＯＰｌを被乗数、ＵＦ４を乗数とし
ていた。この場合１乗算はこの乗数をビット走査し、被
乗数の倍数を選択し加算する加算サイクルを繰り返すこ
とにより実施する。The variable length operand specified by the first address (hereinafter O
OP1 has a high-order zero byte equal to the length of the variable-length operand (hereinafter abbreviated as UP2, the operand length is L2) specified by the second address, and OP1 is OF2. In the multiplication in which the product is stored in the memory location of OIM, shifted to the right, conventionally, OPl was unconditionally used as the multiplicand and UF4 as the multiplier. In this case, multiplication by 1 is carried out by bit-scanning this multiplier, selecting a multiple of the multiplicand, and repeating an addition cycle in which they are added.

乗算時間は、この加算サイクル数と比例するたぬ、ＯＦ
２のオペランド長Ｌ２に比例する。The multiplication time is proportional to the number of addition cycles.
It is proportional to the operand length L2 of 2.

（）ＰｌのＬｌの長さに等しい上位ゼロを除く有効デー
タ長は、Ｌｌ−Ｌｌであり、Ｌｌ−Ｌｌ＜Ｌｌの場合、
ＯＰｌを乗数とし、ＯＦ２を被乗数として乗数のビット
走査による乗算を実施すれば１乗算時間はＬｌ−Ｌｌに
比例する。The effective data length of ()Pl excluding high-order zeros, which is equal to the length of Ll, is Ll-Ll, and if Ll-Ll<Ll,
If OPl is used as a multiplier and OF2 is used as a multiplicand and multiplication is performed by bit scanning of the multiplier, the time for one multiplication is proportional to Ll - Ll.

しかし従来は、無条件にＯＰｌを被乗数、ＯＦ２を乗数
として乗数のビット走査による乗算を実施していたため
、Ｌｌ−Ｌｌ＜Ｌｌの場合でも。However, conventionally, multiplication by bit scanning of the multiplier was performed unconditionally using OPl as the multiplicand and OF2 as the multiplier, even when Ll-Ll<Ll.

乗算時間はＬｌに比例し、ＯＰｌを乗数とした場合の乗
算時間がＬｌ−Ｌｌに比例するのと比べて。The multiplication time is proportional to Ll, compared to the multiplication time when OPl is the multiplier, which is proportional to Ll - Ll.

より大きな乗算時間を要していた。It required more multiplication time.

本発明の目的は、上記の如き従来の問題点を除去するも
のであり、Ｌｌ−ＬｌあるいはＬｌのうち小さい方に比
例した乗算時間で乗算を実施する乗算方式を提供するこ
とにある。An object of the present invention is to eliminate the above-mentioned conventional problems, and to provide a multiplication method that performs multiplication in a multiplication time proportional to the smaller of Ll - Ll or Ll.

本発明は、Ｌｌ−ＬｌとＬｌの比較結果により１乗数お
よび被乗数を決定する。即ちＬｌ−Ｌｌ＜Ｌｌの場合は
ＯＰｌを乗数、ＯＦ２を被乗数どし、Ｌ１Ｌ２≧Ｌ２の
場合はＯＰｌを被乗数、ＯＦ２を乗数とする。The present invention determines the first multiplier and the multiplicand based on the comparison result between Ll-Ll and Ll. That is, when Ll-Ll<Ll, OPl is used as a multiplier and OF2 is used as a multiplicand, and when L1L2≧L2, OPl is used as a multiplicand and OF2 is used as a multiplicand.

こうして１乗数ビット走査による乗算を実施することに
より、Ｌｌ−ＬｌあるいはＬｌのうち小さい方に比例し
た乗算時間で乗算を実施することを可能とする。By performing multiplication by scanning one multiplier bit in this manner, it is possible to perform multiplication in a multiplication time proportional to the smaller of Ll-Ll or Ll.

以下、本発明を実施例を用いて詳細（説明する。Hereinafter, the present invention will be explained in detail using examples.

図は１本発明の一実施例を示すブロック図である。図に
おいて、比較器５０２つの入力にはＬｌを保持するレジ
スタ１の出力と、Ｌｌ−Ｌｌを保持するレジスタ２の出
力が入力される、この比較器５の７１，１−Ｌｌ＜Ｌｌ
の場合の出力信号は線５ａを介してアンドゲート６．７
．８にそれぞれ入力される。アンドグー）６．７．８の
それぞれのもう１つの入力には、それぞれＬｌ−Ｌｌを
保持するレジスタ２の出力、ＯＦ２を保持するレジスタ
４の出力、ＯＰｌを保持するレジスタ３の出力が入力さ
れる。一方、比較器５のＬｌ−Ｌ２≧Ｌ２の場合の出力
信号は、、１１５．６を介してアンドゲート９　、１０
．　ＩＩＫそれぞれ入力される。アンドグー）９．１０
．１１のそれぞれのもう１つの入力には、それぞれＬｌ
を保持するレジスタ１の出力。The figure is a block diagram showing an embodiment of the present invention. In the figure, the output of register 1 holding Ll and the output of register 2 holding Ll-Ll are input to two inputs of comparator 50, 71,1-Ll<Ll
The output signal for the case is connected to the AND gate 6.7 via line 5a.
．． 8 respectively. The output of register 2 that holds Ll-Ll, the output of register 4 that holds OF2, and the output of register 3 that holds OPl are input to each other input of 6.7.8. . On the other hand, when Ll-L2≧L2, the output signal of the comparator 5 is passed through the AND gates 9 and 10 through 115.6.
．． IIK are respectively input. Ando Goo) 9.10
．． Another input for each of the 11
The output of register 1 that holds .

ＯＰ　Ｉを保持するレジスタ５の出力、ＯＦ２を保持す
るレジスタ４の出力が人力される。そしてオアゲート１
２０２つの入力には、アンドゲート６の出力およびアン
ドゲート９の出力が入力され、オアゲート１３の２つの
入力には、アンドゲート７の出力およびアンドゲート１
０の出力が人力され、オアゲート１４０２つの入力には
、アンドゲート８の出力およびアンドゲート１１の出力
が人力される。またオアグー）１２．１５．１４のそれ
ぞれの出力は、それぞれ制御カウンタ１５゜被乗数を保
持するレジスタ１６１乗数を保持するレジスタ１７へ入
力される。The output of register 5 holding OP I and the output of register 4 holding OF2 are input manually. and or gate 1
The output of AND gate 6 and the output of AND gate 9 are input to two inputs of 20, and the output of AND gate 7 and the output of AND gate 1 are input to two inputs of OR gate 13.
The output of 0 is input manually, and the output of AND gate 8 and the output of AND gate 11 are input to the two inputs of OR gate 140. The outputs of the control counters 12, 15, and 14 are input to a control counter 15, a register 161 that holds the multiplicand, and a register 17 that holds the multiplier.

被乗数の倍数選択回路１９では、被乗数レジスタ１６の
出力より作成された被乗数の倍数が乗数レジスタ１７の
下位ビットにより選択され、該倍数選択回路１９の出力
は加算器２１０１つの入力となる。In the multiplicand multiple selection circuit 19, a multiple of the multiplicand created from the output of the multiplicand register 16 is selected by the lower bits of the multiplier register 17, and the output of the multiple selection circuit 19 becomes an input of one adder 210.

レジスタ１８には前回の加算サイクルの加算結果を保持
するレジスタ２２の上位部分が入力され。The upper part of the register 22 that holds the addition result of the previous addition cycle is input to the register 18.

該レジスタ１８の出力は前記加算器２１の１つの入力と
なる。乗数レジスタ＋７の内容はシフト回路２０を介し
て右シフトされ、該乗数レジスタ１７の上位部分には前
記加算結果を保持するレジスタ２２の下位部分が入力さ
れる。The output of the register 18 becomes one input of the adder 21. The contents of the multiplier register +7 are shifted to the right via a shift circuit 20, and the upper part of the multiplier register 17 receives the lower part of the register 22 that holds the addition result.

以上の装置は以下のように動作する。まず。The above device operates as follows. first.

Ｌｌ−Ｌｌ＜Ｌｌの場合には、比較器５は線５αを介し
てアンドゲート６．７．８を開き、制御カウンタ１５に
はアンドゲート６およびオアゲート＋２を介してＬｌ−
Ｌ２０位がセットされ、ＩＩ乗数レジスタ１６にはアン
ドゲート７およびオアゲート１３を介してＯＦ２がセッ
トされ１乗数レジスタ＋７４Ｃはアンドゲート８および
オアゲート１４を介してＯＰ　ｊがセットされる・最初の加算サイクルにおいて１倍数選択回路１９では、
被乗数レジスタ１６にセットされたＯＦ２より作成され
たＯＦ２０倍数が乗数レジスタ１７にセットされたＯＰ
ｌの下位ｎ（ｎは整数）ビットにより選択され、該倍数
選択回路１９で選択されたＯＦ２の倍数は加算器２１へ
入力される。If Ll-Ll<Ll, comparator 5 opens AND gate 6.7.8 via line 5α and control counter 15 receives Ll- via AND gate 6 and OR gate +2.
The L20th place is set, OF2 is set in II multiplier register 16 via AND gate 7 and OR gate 13, and OP j is set in 1 multiplier register +74C via AND gate 8 and OR gate 14. First addition cycle In the 1 multiple selection circuit 19,
OP in which the OF20 multiple created from OF2 set in the multiplicand register 16 is set in the multiplier register 17
The multiple of OF2 selected by the lower n bits (n is an integer) of l and selected by the multiple selection circuit 19 is input to the adder 21.

一方、レジスタ１８の初期値はＯＫ上セツトれており、
加算器２１の他の入力に対しては１０′′が入力される
。加算結果はレジスタ２２にセットされ。On the other hand, the initial value of register 18 is set to OK,
10'' is input to the other input of the adder 21. The addition result is set in register 22.

該レジスタ２２の下位ｎビットを除く上位部分は前記レ
ジスタ１８にセットされ１次の加算サイクルにおいて加
算器２１０１つの入力となる。前記乗数レジスタ１７に
保持されたＯＰｌはシフト回路２０ヲ介してｎビット右
シフトされ、該乗数レジスタ１７の上位ｎビットに対し
ては前記加算結果を保持てるレジスタ２２の下位ｎビッ
トがセットされる。これで最初の加算サイクルが終了す
る、以後、同様な加算サイクルなＬｌ−＋２の長さを持つＯ
Ｐｌの有効データが前記乗数レジスタ１７から全部右シ
フトされ失われるまで繰り返す。The upper part of the register 22 excluding the lower n bits is set in the register 18 and becomes one input to the adder 210 in the first addition cycle. OPl held in the multiplier register 17 is shifted to the right by n bits via a shift circuit 20, and the lower n bits of the register 22 holding the addition result are set for the upper n bits of the multiplier register 17. . This completes the first addition cycle. From then on, similar addition cycles are performed using O with length Ll-+2.
Repeat until the valid data of Pl is all right-shifted and lost from the multiplier register 17.

最終結果すなわち乗算の積は前記レジスタ１８及び前記
乗数レジスタ１７の上位部分に得られる。The final result, ie the product of the multiplication, is obtained in the upper part of said register 18 and said multiplier register 17.

れたＯＰｌの下位をビット走査することにより実施し、
制御カウンタ１５にセットされたＯＰｌの有効データ長
Ｌ１−Ｌ２に比例した加算サイクルを実施後完了する。This is carried out by scanning the lower bits of the OPl,
After performing an addition cycle proportional to the effective data length L1-L2 of OPl set in the control counter 15, the process is completed.

一方、Ｌ１−Ｌ２≧Ｌ２の場合には、比較器５は線５ｂ
を介してアンドゲート９．ＩＯ，Ｉ＋を開き、制御カウ
ンタ１５にはアンドゲート９およびオアゲート１２を介
して＋２がセットされ、被乗数レジスタ１６にはアンド
ゲート１０およびオアゲート１３を介してＯＰｌがセッ
トされ１乗数レジスタ１７にはアンドゲート１１および
オアゲート１４を介してＯＦ２がセットされる。従って
、Ｌｌ−＋２＜＋２の場合と同様に乗算は１乗数レジス
タ１７にセットされたＯＦ２の下位をビット走査するこ
とにより実施し、制御カウンタ１５にセットされたＯＦ
２のデータ長Ｌ２に比例した加算サイクルを実施後完了
する。On the other hand, in the case of L1-L2≧L2, the comparator 5
via andgate9. IO, I+ are opened, +2 is set in the control counter 15 via AND gate 9 and OR gate 12, OPl is set in multiplicand register 16 via AND gate 10 and OR gate 13, and AND is set in 1 multiplier register 17. OF2 is set via gate 11 and OR gate 14. Therefore, as in the case of Ll-+2<+2, multiplication is performed by scanning the lower bits of OF2 set in the 1 multiplier register 17, and the OF2 set in the control counter 15 is
After performing an addition cycle proportional to the data length L2 of 2, the addition cycle is completed.

従って、Ｌｌ−＋２〈＋２の場合には、Ｌｌ−＋２に比
例した加算サイクルで乗算を実施でき、Ｌｌ−＋２≧Ｌ
２の場合にはＬ２Ｖｃ比例した加算サイクルで乗算を実
施できる。Therefore, if Ll-+2<+2, multiplication can be performed in addition cycles proportional to Ll-+2, and Ll-+2≧L
2, the multiplication can be performed in addition cycles proportional to L2Vc.

以上の如く１本発明によれば、Ｌｌ−＋２あるいは＋２
のうち小さい方に比例した乗算時間で乗算を実施するこ
とができるので高速に乗算を実施することができる。As described above, according to the present invention, Ll-+2 or +2
Since the multiplication can be performed in a multiplication time proportional to the smaller of the two, the multiplication can be performed at high speed.

[Brief explanation of the drawing]

図は１本発明の一実施例を示すブロック図である。１・・・＋２を保持するレジスタ２・・・Ｌｌ−＋２を保持するレジスタ５・・・ＯＰｌ
を保持するレジスタ４・・・ＯＦ２を保持するレジスタ５・・・比較器６〜１１・・・アンドゲート１２へ１４・・・オアゲート＋５・・・制御カウンタ１６・・・被乗数を保持するレジスタ１７・・・乗数を保持するレジスタ１８　、２２・・・レジスタ１９・・・倍数選択回路２０・・・シフト回路２１・・・加算器The figure is a block diagram showing an embodiment of the present invention. 1...Register 2 for holding +2...Register 5 for holding Ll-+2...OPl
Register 4 to hold OF2...Register 5 to hold OF2...Comparators 6 to 11...To AND gate 12 14...OR gate +5...Control counter 16...Register 17 to hold multiplicand ...Registers 18 and 22 that hold multipliers...Register 19...Multiple selection circuit 20...Shift circuit 21...Adder

Claims

[Claims] 1. The variable length operand specified by the first address (hereinafter referred to as the first operand) of an instruction specifying multiplication is the variable length operand specified by the second address (hereinafter referred to as the second operand).
with a high-order zero byte equal to the length of the operand (abbreviated as operand). The product of the multiplication by the first operand and the second operand is in the memory location of the first operand. In the right-shifted multiplication method, the method includes means for comparing the difference in length between the first and second operands with the length of the second operand, and the second A multiplication method characterized in that an operand serving as a multiplicand and an operand serving as a multiplier are determined respectively among two operands. 2. In the multiplication method described in claim 1, in the comparison result of the difference between the length of the second operand and the length of the first operand and the second operand, if the length of the former is larger, If the first operand is a multiplier and the second operand is a multiplicand, and the lengths of the latter are equal or larger, then
A multiplication method in which the second operand is the multiplier and the first operand is the multiplicand.