JPS58127366A - Ｉｃメモリ - Google Patents
ＩｃメモリInfo
- Publication number
- JPS58127366A JPS58127366A JP57008938A JP893882A JPS58127366A JP S58127366 A JPS58127366 A JP S58127366A JP 57008938 A JP57008938 A JP 57008938A JP 893882 A JP893882 A JP 893882A JP S58127366 A JPS58127366 A JP S58127366A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- pad
- bit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は工０メそりに関し、特に、内部に欠陥ビット
を有するＩＯメ篭りを救済し、製品化できるよう和し友
ものに関する。
を有するＩＯメ篭りを救済し、製品化できるよう和し友
ものに関する。
ＲＡＭ（ランダム・アク七ス・メモリ）などの工０メモ
リにおいては、メモリ内部に一ビットでも欠陥かあると
、メモリとして正常な１ａ粍か果せなくなるので不良品
となる。
リにおいては、メモリ内部に一ビットでも欠陥かあると
、メモリとして正常な１ａ粍か果せなくなるので不良品
となる。
ところか、１６にビット・メモリのような大きな容量の
メモリになるほどビット欠陥を有する確率か高くなり、
歩留りが下かつてしまう。
メモリになるほどビット欠陥を有する確率か高くなり、
歩留りが下かつてしまう。
そして、たった−りのビット欠＠かめるととにより不良
品として排秦されるのでは、採算かとれないことＫなる
。
品として排秦されるのでは、採算かとれないことＫなる
。
そこで、−ビット欠陥のような小さな欠陥に対しては、
その欠陥ビットのアドレスを指定しないようにするため
の回路を付加してビット不良ｔＶするＩＣメモリを救済
し、製品化できるようにする方法か提案されている。こ
れによって、か＆ｊｌの不良ＩＣメモリか救済されるよ
うになり、歩留９か向上する。
その欠陥ビットのアドレスを指定しないようにするため
の回路を付加してビット不良ｔＶするＩＣメモリを救済
し、製品化できるようにする方法か提案されている。こ
れによって、か＆ｊｌの不良ＩＣメモリか救済されるよ
うになり、歩留９か向上する。
しかし、このような救済用の回ｍｅ付加する方法では、
メモリ周辺〇−路か複雑に＆るとともＫ、アクセス時開
の遅延等の特性マージンの劣化、１麺性の低下にり＆か
る。
メモリ周辺〇−路か複雑に＆るとともＫ、アクセス時開
の遅延等の特性マージンの劣化、１麺性の低下にり＆か
る。
ところで、−ビット欠ｓｔｖするＩＣメモリにおいては
、特定のアドレスビン上ハイにベルまたはロウレベルに
固定することによって、その欠陥ビットか存在するメモ
リエリアを指定できないようにすることかできる。この
場合使用可能なメモリエリアは良品の半分（１６にビッ
トならば８にビット）Ｋされてしまうか、一応製品仕す
ることかできる。
、特定のアドレスビン上ハイにベルまたはロウレベルに
固定することによって、その欠陥ビットか存在するメモ
リエリアを指定できないようにすることかできる。この
場合使用可能なメモリエリアは良品の半分（１６にビッ
トならば８にビット）Ｋされてしまうか、一応製品仕す
ることかできる。
しかしながら、この場合には、メーカかブロービング検
査の段階で発見した欠陥ビットのアドレスを指示し、ユ
ーザにおいてそのアドレスか指定されなｈように、適当
なアドレスピンを電源電圧かアースに接続しなければな
らない。その次め、メモリを実装するプリント基板等の
設計変更か会費となり、ユーザにとっては使用しにくく
、かつ画調であるという不都合かある。
査の段階で発見した欠陥ビットのアドレスを指示し、ユ
ーザにおいてそのアドレスか指定されなｈように、適当
なアドレスピンを電源電圧かアースに接続しなければな
らない。その次め、メモリを実装するプリント基板等の
設計変更か会費となり、ユーザにとっては使用しにくく
、かつ画調であるという不都合かある。
この発明は、上記のような点に着目してなされ７を吃の
で、欠陥ビットｔｖする工０メモリであってもユーザに
おいて何ら配線中般針変ｊ２！＊必蒙としないで使用す
ることができ、しかも、回路偶成か簡単で、かつアクセ
ス時間も遅延されないようＫすることを目的とする。
で、欠陥ビットｔｖする工０メモリであってもユーザに
おいて何ら配線中般針変ｊ２！＊必蒙としないで使用す
ることができ、しかも、回路偶成か簡単で、かつアクセ
ス時間も遅延されないようＫすることを目的とする。
以下図面に基づいてこの発明を説明する。
８１図は一例として２に×８ビットＲＡＭの概略を示す
。このＲＡＭは、入力端子へ〇〜Ａ−０ｅこ人力される
アドレス信号によって培択されるメモリ素子群に記憶さ
れていたデータか出力亀子０１〜Ｏ，より８ビット並列
に出力されるようＶＣ構成されている。
。このＲＡＭは、入力端子へ〇〜Ａ−０ｅこ人力される
アドレス信号によって培択されるメモリ素子群に記憶さ
れていたデータか出力亀子０１〜Ｏ，より８ビット並列
に出力されるようＶＣ構成されている。
上記入力端子Ａｏ〜ム１０のうち、例えは最上位のアド
レス端子Ａ、、［接続される人力段１０人力部分（図中
鎖ｉ１Ｂで囲１れ九部分）は、第２図りこ示すように構
成されている。
レス端子Ａ、、［接続される人力段１０人力部分（図中
鎖ｉ１Ｂで囲１れ九部分）は、第２図りこ示すように構
成されている。
第２図において、ｌはメモリの入力段、２は午専体ベレ
ット３上に形成されたポンディングパッド、また、４は
アドレス人力亀子である。そして、上記ポンディングパ
ッド２の近傍の＋Ｓ体ベレット３上には、アドレス固定
用のパッド部５ａ、５ｂか形成されている。このうち、
パッドｓ５ａは、電−電圧ｖ０゜端子にワイヤボンディ
ングによって接続式れるＶ。。パッド６に、配置１１Ａ
ｌｔ１１−ブｒして従続されている。まｔ、他のパッド
ｌｓｂばＧＮＤ趨子亀子じくワイヤボンディングによっ
て接続されるＧＮＤパッド７Ｋ、配線ｌＩを介して接続
されている。
ット３上に形成されたポンディングパッド、また、４は
アドレス人力亀子である。そして、上記ポンディングパ
ッド２の近傍の＋Ｓ体ベレット３上には、アドレス固定
用のパッド部５ａ、５ｂか形成されている。このうち、
パッドｓ５ａは、電−電圧ｖ０゜端子にワイヤボンディ
ングによって接続式れるＶ。。パッド６に、配置１１Ａ
ｌｔ１１−ブｒして従続されている。まｔ、他のパッド
ｌｓｂばＧＮＤ趨子亀子じくワイヤボンディングによっ
て接続されるＧＮＤパッド７Ｋ、配線ｌＩを介して接続
されている。
上記のように形成されたＩＣメモリは、ブロービング検
査の結果、メモリアレイに何らビット欠陥を肩していな
いことがわかった場合には、上記ポンディングパッド２
とアドレス入力外部端子番とを、匍のパッド一端子間と
同様に、ワイヤボンディングによフ結線させる。
査の結果、メモリアレイに何らビット欠陥を肩していな
いことがわかった場合には、上記ポンディングパッド２
とアドレス入力外部端子番とを、匍のパッド一端子間と
同様に、ワイヤボンディングによフ結線させる。
する、と、この場合ｒｃＦｉ、このポンディングパッド
２Ｋｇ続されて込る入力段１に、工０外部からアドレス
最上位の信号か供給されることになる。
２Ｋｇ続されて込る入力段１に、工０外部からアドレス
最上位の信号か供給されることになる。
一方、ＩＣメモリのブロービング検査によって、メモリ
アレイ中のめるビット、例えはアドレス信号（１，１，
０，・・・・・・ｘｌ・・・・・・、０．１）で特定さ
れるようなビットに欠陥か発見されたとする。
アレイ中のめるビット、例えはアドレス信号（１，１，
０，・・・・・・ｘｌ・・・・・・、０．１）で特定さ
れるようなビットに欠陥か発見されたとする。
この場合には、ポンディングパッド２とアドレス人力外
ｓ端子４とｔ結■することなく、ポンディングパッド２
とパッドｆｆ１ｓ５ｂとをワイヤボンデインクによって
結ＴＩｋさせる。すると、アドレス最上位の入力端子ム
−・はオープンとなるとともに、その入力段１０入力は
配置１１１ｍｋ介してグランドレベル（Ｏｖ）に固定さ
れる。
ｓ端子４とｔ結■することなく、ポンディングパッド２
とパッドｆｆ１ｓ５ｂとをワイヤボンデインクによって
結ＴＩｋさせる。すると、アドレス最上位の入力端子ム
−・はオープンとなるとともに、その入力段１０入力は
配置１１１ｍｋ介してグランドレベル（Ｏｖ）に固定さ
れる。
とれてよって、アドレス最上位の入力段１０入力は、欠
陥ビットのアドレス（１，１，０，・・・・・・ｘｌ・
・・・・・、ｏ、Ｈの最上位１１′（ハイレベル）とは
逆の１０１（ロウレベル）にされる。
陥ビットのアドレス（１，１，０，・・・・・・ｘｌ・
・・・・・、ｏ、Ｈの最上位１１′（ハイレベル）とは
逆の１０１（ロウレベル）にされる。
その結果、アドレスの最上位か％ １１でるるようなメ
モリ中の半分のエリアは、アドレス信号ム・〜ム１１に
よって指定できなくなり、メモリとして使用不能なエリ
アとなる。
モリ中の半分のエリアは、アドレス信号ム・〜ム１１に
よって指定できなくなり、メモリとして使用不能なエリ
アとなる。
しかして、このエリアを除く！！！りの半分のエリア内
には欠陥か含まれていな匹ことになる。従って、との工
０メそりは１ｋＸ８ビシトの良品の製品としてユーザに
引渡丁ことかできる。この際、端子ムロ・ｔ−Ｎｏ＠子
として指示してやれば、ユーザにおいては何ら設計変更
し几ｐ、を運電圧ｖ０゜やグランドレベルに接続させる
配ａｔ行なうことなく使用することかでき、ｉｋめて便
利である。
には欠陥か含まれていな匹ことになる。従って、との工
０メそりは１ｋＸ８ビシトの良品の製品としてユーザに
引渡丁ことかできる。この際、端子ムロ・ｔ−Ｎｏ＠子
として指示してやれば、ユーザにおいては何ら設計変更
し几ｐ、を運電圧ｖ０゜やグランドレベルに接続させる
配ａｔ行なうことなく使用することかでき、ｉｋめて便
利である。
一方、ブロービング検査によって発見され次欠陥ビット
のアドレスか（０，０，１，・・・・・・ｘｌ・・・・
・・、１．ｏ）のように最上位か１０１であるような場
合には、ポンディングパッド３とパッド９５ａとをワイ
ヤボンディングによって結線させる。ただし、ポンディ
ングパッド３と外部端早番との間はｉｉ！ｌｉｌシない
。
のアドレスか（０，０，１，・・・・・・ｘｌ・・・・
・・、１．ｏ）のように最上位か１０１であるような場
合には、ポンディングパッド３とパッド９５ａとをワイ
ヤボンディングによって結線させる。ただし、ポンディ
ングパッド３と外部端早番との間はｉｉ！ｌｉｌシない
。
すると、アドレス最上位の入力ｔｌＦｉ、配線ｌＩを介
して強制的に電渥電圧Ｖ。ｏＶｃ接続され、入力は′１
′（ハイレベル）に固定される。その結果、アドレス最
上位ＡＩｏｔ−除くムロ〜ム―によって指定されるメモ
リエリア内には欠陥ビットか言まれないようになる。
して強制的に電渥電圧Ｖ。ｏＶｃ接続され、入力は′１
′（ハイレベル）に固定される。その結果、アドレス最
上位ＡＩｏｔ−除くムロ〜ム―によって指定されるメモ
リエリア内には欠陥ビットか言まれないようになる。
なお、前記ワイヤボンディングの位置の変ｌ！は、メモ
リのブロービング検査により、１ビツト欠陥か発見さ゛
れた際に、特足アドレス（ガえは最上位）をハイレベル
１几はロウレベルのどちらかＶＣ−固定したら欠陥ピッ
）１−排除できるか検査してそのデータｔファイル化し
、このデータファイル七参照してワイヤボンディングを
行なうようにすれはよい。
リのブロービング検査により、１ビツト欠陥か発見さ゛
れた際に、特足アドレス（ガえは最上位）をハイレベル
１几はロウレベルのどちらかＶＣ−固定したら欠陥ピッ
）１−排除できるか検査してそのデータｔファイル化し
、このデータファイル七参照してワイヤボンディングを
行なうようにすれはよい。
前記説明會、１１４図に示す４×４ビツトのメモリアレ
イを甲いてより分かり易く説明する。
イを甲いてより分かり易く説明する。
同雪の４×４ビツトのメモリアレイでは、各メモリ素子
をアドレス信号ムＯ〜ムｌによって指定することができ
る。
をアドレス信号ムＯ〜ムｌによって指定することができ
る。
ここで、例えば図中のｘ印で示されたメモリ素子に欠陥
かおることか発見され穴場合を考える。
かおることか発見され穴場合を考える。
この欠陥ビットはアドレス信号（０、１，０。
１）によって指定される。従って、アドレス最上位ムａ
ｔ、欠陥ビットのアドレスとは逆の’Ｑ’に強制的に固
定させると、上記メモリアレイは○印で示す部分のみか
、ム・〜ＡＩＫよって指定される使用可ｔ１Ｍなメモリ
エリアとなる。
ｔ、欠陥ビットのアドレスとは逆の’Ｑ’に強制的に固
定させると、上記メモリアレイは○印で示す部分のみか
、ム・〜ＡＩＫよって指定される使用可ｔ１Ｍなメモリ
エリアとなる。
また、同様にして、アドレス最下位ムａｔ欠陥ビットの
アドレスとは逆の％ １１に固定してやると、図中ｆｉ
＋−で示す部分のみが使用可能なメモリス１ノアとなる
。
アドレスとは逆の％ １１に固定してやると、図中ｆｉ
＋−で示す部分のみが使用可能なメモリス１ノアとなる
。
このように、欠陥ビットが一つの場合には、いずれのア
ドレス人力趨子においても、欠陥ビットのアドレスとは
逆のレベルＫ１足させることによって、欠陥ビラトラ含
むメモリエリアを排除することかできる。
ドレス人力趨子においても、欠陥ビットのアドレスとは
逆のレベルＫ１足させることによって、欠陥ビラトラ含
むメモリエリアを排除することかできる。
従って、前記実施ガ（１１２図）のように、アドレス最
上位のポンディングパッド２の近傍に、電伸電圧ｖ０゜
ＶｃＩ＃続されたパッド＠ ５ ａと、グランドレベル
に接続されたパッド＠ｓｂｌ形成しておけば、欠陥ビッ
トのアドレスに応じて、アドレス最上位を欠陥ビットと
は逆のレベルにさせるように、ポンディングパッド２と
パッド部５ａｔたは５ｂのどちらか一方ｔ−結線してや
ることにより、必ず欠陥ビットｔ−ｗｉｔすることかで
きる。
上位のポンディングパッド２の近傍に、電伸電圧ｖ０゜
ＶｃＩ＃続されたパッド＠ ５ ａと、グランドレベル
に接続されたパッド＠ｓｂｌ形成しておけば、欠陥ビッ
トのアドレスに応じて、アドレス最上位を欠陥ビットと
は逆のレベルにさせるように、ポンディングパッド２と
パッド部５ａｔたは５ｂのどちらか一方ｔ−結線してや
ることにより、必ず欠陥ビットｔ−ｗｉｔすることかで
きる。
なお、前記実施的では一ビツト欠陥のめるＩＣメモリに
ついて説明したか、欠陥ビットか２以上あるような場合
であっても、一つの欠陥ビットを排除するようにパッド
関ｔ−１ｉ１ｉ１した結果、他の欠陥ビットもすべて＃
除されたエリアに含まれるような場合には５Ｍ未的に複
数の欠陥ビットを有する工０メモリも製品化することが
できるようになる。
ついて説明したか、欠陥ビットか２以上あるような場合
であっても、一つの欠陥ビットを排除するようにパッド
関ｔ−１ｉ１ｉ１した結果、他の欠陥ビットもすべて＃
除されたエリアに含まれるような場合には５Ｍ未的に複
数の欠陥ビットを有する工０メモリも製品化することが
できるようになる。
ま九、アドレス蛾上位の亀子４ｎのみでなく、他の亀子
についても第２図と同じように、ｖｏ。およびＧＮＤＫ
ＩＩ続されているパッドｓを設けておき、その中から複
数の欠陥ビットｒ全で排除できるようなパッドを見うけ
て、一方のパッド部との間を結線し、そのアドレス會ハ
イレベルま７ｔｔ’ｉロウレベルに固定させるようにし
てもよい。これによって、−ビット欠陥のみならず、２
ビット以上の欠陥１に有する工０メモＩＪ を積極的に
救済して、更に歩留りを同上させることか可能である。
についても第２図と同じように、ｖｏ。およびＧＮＤＫ
ＩＩ続されているパッドｓを設けておき、その中から複
数の欠陥ビットｒ全で排除できるようなパッドを見うけ
て、一方のパッド部との間を結線し、そのアドレス會ハ
イレベルま７ｔｔ’ｉロウレベルに固定させるようにし
てもよい。これによって、−ビット欠陥のみならず、２
ビット以上の欠陥１に有する工０メモＩＪ を積極的に
救済して、更に歩留りを同上させることか可能である。
以上説明し友ように、本発明においては、欠陥ビットか
発見され７’ｊＩＯメモリでは、予めワイヤボンディン
グの段陥で、欠陥ビラトラ排除するようにいずれかのア
ドレスかハイレベルマ友ロウレベルに固定されるので、
メモリ容量としては本来の牛分圧されてしまうか、製品
化することかできるようにな９、歩ｗりか向上する。
発見され７’ｊＩＯメモリでは、予めワイヤボンディン
グの段陥で、欠陥ビラトラ排除するようにいずれかのア
ドレスかハイレベルマ友ロウレベルに固定されるので、
メモリ容量としては本来の牛分圧されてしまうか、製品
化することかできるようにな９、歩ｗりか向上する。
ま几、ユーザにお込てに、伺ら配線や設耐変に等をする
ことなく、そのまま使用することかできるので極めて扱
い易く便利である。
ことなく、そのまま使用することかできるので極めて扱
い易く便利である。
さらに、本発明はメモリ８ｊ２１の回路か簡単でろリ−
５かつ特性マージンへの悪影響がなく、＊ａ性の低下に
もつながらない。
５かつ特性マージンへの悪影響がなく、＊ａ性の低下に
もつながらない。
第１図は本発明が適用されるＩＣメモリの一ガとしての
ＲＡＭの概略構成図、第２図は本発明の一実施ｆｌｊｔ
示すアドレス信号入力部（ｆｉｌｌＥ１図のＢの部分）
の回路構成図、第３図は１６にビットメモリアレイを甲
い友作用説明図である。 １・・・人力段、２・・・ポンディングパッド、４・・
・外部層子、５ａ・・・ａｔパッド部、５１）・・・第
２パッド部、ム（１＝Ａｌｌ・・・アドレス入力端子。 代理人 弁理士 薄 １）利 辛 第 １ 図 第 ３ 図
ＲＡＭの概略構成図、第２図は本発明の一実施ｆｌｊｔ
示すアドレス信号入力部（ｆｉｌｌＥ１図のＢの部分）
の回路構成図、第３図は１６にビットメモリアレイを甲
い友作用説明図である。 １・・・人力段、２・・・ポンディングパッド、４・・
・外部層子、５ａ・・・ａｔパッド部、５１）・・・第
２パッド部、ム（１＝Ａｌｌ・・・アドレス入力端子。 代理人 弁理士 薄 １）利 辛 第 １ 図 第 ３ 図
Claims (1)
- 少なくとも一つのアドレス入力甲ポンディングパッドの
近傍に、第１の電位に接続された第１パッド部と第２の
電位ＫＷ続された第２パッド部とか形成されており、上
記ポンディングパッドは必ｌ！に応じて外ｉｔｎ子とａ
断されて上記第１パツドま几は第２パツドの一方［１１
続されることＫより、上記ポンディングパッドに＠続さ
れ友人力股の入力レベルかＷ４１の電位ま友は第２の電
位に固定され、メモリアレイの使用可能エリアか制限さ
れるようにされていることを％像とするＩＣメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008938A JPS58127366A (ja) | 1982-01-25 | 1982-01-25 | Ｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008938A JPS58127366A (ja) | 1982-01-25 | 1982-01-25 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58127366A true JPS58127366A (ja) | 1983-07-29 |
Family
ID=11706604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008938A Pending JPS58127366A (ja) | 1982-01-25 | 1982-01-25 | Ｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415942A (en) * | 1987-07-10 | 1989-01-19 | Nec Corp | Semiconductor integrated circuit |
| US7804573B2 (en) | 1996-09-20 | 2010-09-28 | Renesas Technology Corp. | Liquid crystal display device, method for fabricating the same, and portable telephone using the same |
-
1982
- 1982-01-25 JP JP57008938A patent/JPS58127366A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415942A (en) * | 1987-07-10 | 1989-01-19 | Nec Corp | Semiconductor integrated circuit |
| US7804573B2 (en) | 1996-09-20 | 2010-09-28 | Renesas Technology Corp. | Liquid crystal display device, method for fabricating the same, and portable telephone using the same |
| US7876414B2 (en) | 1996-09-20 | 2011-01-25 | Renesas Electronics Corporation | Liquid crystal display device, method for fabricating the same, and portable telephone using the same |
| US8009259B2 (en) | 1996-09-20 | 2011-08-30 | Renesas Electronics Corporation | Liquid crystal display device, method for fabricating the same, and portable telephone using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6725414B2 (en) | Error correction chip for memory applications | |
| US6581174B2 (en) | On-chip testing circuit and method for integrated circuits | |
| US5428575A (en) | Semiconductor memory device with comparing circuit for facilitating test mode | |
| CN1183547C (zh) | 具有冗余存储电路的半导体存储器件 | |
| EP0092245A2 (en) | Functional command for semiconductor memory | |
| US6914833B2 (en) | Apparatus for random access memory array self-repair | |
| US6819598B2 (en) | Memory module self identification | |
| JPS58127366A (ja) | Ｉｃメモリ | |
| US5164918A (en) | Integrated circuit | |
| US6754865B2 (en) | Integrated circuit | |
| JPH10302499A (ja) | メモリ内蔵半導体集積回路のテスト方法 | |
| EP0514164A2 (en) | Efficiency improved DRAM row redundancy circuit | |
| JPS62250599A (ja) | 半導体メモリ装置 | |
| US6618304B2 (en) | Memory module with test mode | |
| US20040153904A1 (en) | [memory architecture and method for repairing a serial access memory] | |
| US5787013A (en) | Automatic routing method for inter-functional cells | |
| US7188291B2 (en) | Circuit and method for testing a circuit having memory array and addressing and control unit | |
| JPH10172297A (ja) | 半導体記憶装置及び半導体記憶装置の試験方法 | |
| JP3329706B2 (ja) | メモリシステム | |
| JP2001067894A (ja) | 半導体記憶装置 | |
| JP2002163899A (ja) | 半導体記憶装置 | |
| JPS6063651A (ja) | 記憶装置 | |
| JPH0896596A (ja) | 半導体記憶装置，その試験方法及びその試験装置 | |
| JP3306920B2 (ja) | 半導体記憶装置 | |
| JPS5935120B2 (ja) | メモリ装置 |