JPS58125431U - 3ステ−ト論理回路 - Google Patents

3ステ−ト論理回路

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Publication number
JPS58125431U
JPS58125431U JP2112982U JP2112982U JPS58125431U JP S58125431 U JPS58125431 U JP S58125431U JP 2112982 U JP2112982 U JP 2112982U JP 2112982 U JP2112982 U JP 2112982U JP S58125431 U JPS58125431 U JP S58125431U
Authority
JP
Japan
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logic circuit
state
emitter
whose
transistor
Prior art date
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Pending
Application number
JP2112982U
Other languages
English (en)
Inventor
梅木 義孝
Original Assignee
日本電気株式会社
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Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2112982U priority Critical patent/JPS58125431U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は従来の3ステ一ト論理回路の一代表例を示す回
路接続図、第2図は本考案3ステート論理回路の一実施
例を示す回路接続図である。 符号の説明、R1−R6・・・・・・抵抗、Q工〜Q6
・・・・・・トランジスタ、D1〜D、・・・・・・ダ
イオード、G・・・・・・3ステートコントロール用ケ
ート、1. 5・・・・・・入力端子、2・・・・・・
出力端子、3・・・・・・電源端子、4・・・・・・接
地端子、6・・・・・・3ステートコントロール用ゲー
トの出力端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. エミッタが接地されコレクタが出力端に接続される第1
    のトランジスタと、エミッタが出力端に接続されコレク
    タが電源に接続される第2のトランジスタと、入力信号
    により前記第1および第2−    のトランジスタの
    導通、遮断を制御する第3のトランジスタと、人力信号
    の状態にかかわらず出力を高インピーダンス状態に制御
    する3ステートコントロール用ゲートからなる3ステ一
    ト論理回路において、前記第3のトランジスタのベース
    およびエミッタにそれぞれ共通接続されたベースおよび
    エミッタを有し、コレクタは電源に接続されてなるトラ
    ンジスタを挿入したことを特徴とする3 −ステート論
    理回路。
JP2112982U 1982-02-17 1982-02-17 3ステ−ト論理回路 Pending JPS58125431U (ja)

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JP2112982U JPS58125431U (ja) 1982-02-17 1982-02-17 3ステ−ト論理回路

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JP2112982U JPS58125431U (ja) 1982-02-17 1982-02-17 3ステ−ト論理回路

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Publication Number Publication Date
JPS58125431U true JPS58125431U (ja) 1983-08-26

Family

ID=30033260

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2112982U Pending JPS58125431U (ja) 1982-02-17 1982-02-17 3ステ−ト論理回路

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