JPS581239A - エラ−表示方式 - Google Patents
エラ−表示方式Info
- Publication number
- JPS581239A JPS581239A JP56099939A JP9993981A JPS581239A JP S581239 A JPS581239 A JP S581239A JP 56099939 A JP56099939 A JP 56099939A JP 9993981 A JP9993981 A JP 9993981A JP S581239 A JPS581239 A JP S581239A
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- JP
- Japan
- Prior art keywords
- display
- error
- section
- digit
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Debugging And Monitoring (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は周辺装置のエラー表示方式、特にキャッジエデ
ィスペンサーなどの自動機におけるエラーを表示するの
に適した周辺装置のエラー表示方式に関するものである
。
ィスペンサーなどの自動機におけるエラーを表示するの
に適した周辺装置のエラー表示方式に関するものである
。
一般に１銀行業務においてキャッジエディスペンサー、
すなわち預金および支払に関する、カードリーダ プリ
ンター 人金部等の■１０３−ニットの自動装置が用い
られている。そして第１図に示す如く、従来この自動装
置（以下Ｉ１０部）とこれらの複数のＩ１０部（図では
１台のみ示す）を総会的に制御する制御部２と−の間の
接Ｉ！はチャンネル接続となっていた。すなわち、Ｉ１
０部１の各メカニズムの電磁部やスイッチを制御するメ
カニズム制御レジスタ３とＩ１０部１はケーブルで接続
されているが、メカニズム制御レジスタ３と制御部２と
はチャンネル接続で接続−れている。このようなシステ
ムにおいてはＩ１０部１エラーが発生した場合の対策と
してエラーコードあるいはエラー検出アドレスを制御部
２のメモリＭに記憶したり印字したり、あるいは場合に
よって印字できない場合には備え付けのコンソールを使
用してエラーをチェツタしていた。そしてＩ１０部１を
チャンネルなど、回線を通して接続し回線制御部を行な
う場合Ｋ Ｂｌｓでエラーが発生すると前記エラーコー
ドおよびエラー検出アドレ不が表示部に表示され係員が
これを見て処置なしている。しかしながら、この場合に
おいて、表示部は、普通、エラーコード用に例えば４桁
エラー検出アドレスに例えば４桁が必要であり 表示
部の部品点数が多く また上記８桁すべての表示素子が
ＣＢにより外部から見える場所に設置しなければならな
い問題が残っていた。
すなわち預金および支払に関する、カードリーダ プリ
ンター 人金部等の■１０３−ニットの自動装置が用い
られている。そして第１図に示す如く、従来この自動装
置（以下Ｉ１０部）とこれらの複数のＩ１０部（図では
１台のみ示す）を総会的に制御する制御部２と−の間の
接Ｉ！はチャンネル接続となっていた。すなわち、Ｉ１
０部１の各メカニズムの電磁部やスイッチを制御するメ
カニズム制御レジスタ３とＩ１０部１はケーブルで接続
されているが、メカニズム制御レジスタ３と制御部２と
はチャンネル接続で接続−れている。このようなシステ
ムにおいてはＩ１０部１エラーが発生した場合の対策と
してエラーコードあるいはエラー検出アドレスを制御部
２のメモリＭに記憶したり印字したり、あるいは場合に
よって印字できない場合には備え付けのコンソールを使
用してエラーをチェツタしていた。そしてＩ１０部１を
チャンネルなど、回線を通して接続し回線制御部を行な
う場合Ｋ Ｂｌｓでエラーが発生すると前記エラーコー
ドおよびエラー検出アドレ不が表示部に表示され係員が
これを見て処置なしている。しかしながら、この場合に
おいて、表示部は、普通、エラーコード用に例えば４桁
エラー検出アドレスに例えば４桁が必要であり 表示
部の部品点数が多く また上記８桁すべての表示素子が
ＣＢにより外部から見える場所に設置しなければならな
い問題が残っていた。
本発明は上記の問題を解決して、回線制御に関連したエ
ラー表示を全部直接に行なわすＫＩ１０部のどこかにエ
ラーが生じた場合に、これを１個の表示素子で、エラー
コードとエラー検知アドレスを順次直列表示コードで表
示することを目的としている。
ラー表示を全部直接に行なわすＫＩ１０部のどこかにエ
ラーが生じた場合に、これを１個の表示素子で、エラー
コードとエラー検知アドレスを順次直列表示コードで表
示することを目的としている。
そしてこのために本発明によるエラー表示方式は複数の
入出力装置と、該入出力装置を制御する制御部とを備え
た処理装置において、唯一桁分の表示素子からなる表示
部を設け 前記複数の入出力装置のうちのいずれかにエ
ラーが生じた際に複数術からなるエラ←情報を各桁毎に
時間をづらせて前記唯一桁分の表示素子からなる表示部
に順次表示することを特徴とじずいる。
入出力装置と、該入出力装置を制御する制御部とを備え
た処理装置において、唯一桁分の表示素子からなる表示
部を設け 前記複数の入出力装置のうちのいずれかにエ
ラーが生じた際に複数術からなるエラ←情報を各桁毎に
時間をづらせて前記唯一桁分の表示素子からなる表示部
に順次表示することを特徴とじずいる。
次に本発明による一実施例を第２図および第３図にもと
づき説明する。
づき説明する。
第２図は本発明によるエラー表示方式の一実施例構成を
示し、ＩＸｓ図０）はそのエラー表示部を示し、同０は
該エラー表示部に表示される文字及びドツトを示し、同
ｆｉは該エラー表示部に表示される表示体の信号列を示
す。
示し、ＩＸｓ図０）はそのエラー表示部を示し、同０は
該エラー表示部に表示される文字及びドツトを示し、同
ｆｉは該エラー表示部に表示される表示体の信号列を示
す。
第２図において、１０は制御部であって該制御部１０は
Ｉ１０回線制御部１１を組込んでおシかつメモリ１２を
備えている。１３はＩ１０部であって、該Ｉ１０部１３
は、例えば１チツプＣＰＵを有するメカニズム制御部１
４を組込んでおシ、かつ本発ＢＡＫよるエラー表示方式
を行なうエラー表示部１５を備えている。峡エッー表示
部１５は第３図（ｉ）Ｋ示すように７個の表示セグメン
トからなる１個の表示体１５−１とドツト表示体１５−
２よ〕構成されている。
Ｉ１０回線制御部１１を組込んでおシかつメモリ１２を
備えている。１３はＩ１０部であって、該Ｉ１０部１３
は、例えば１チツプＣＰＵを有するメカニズム制御部１
４を組込んでおシ、かつ本発ＢＡＫよるエラー表示方式
を行なうエラー表示部１５を備えている。峡エッー表示
部１５は第３図（ｉ）Ｋ示すように７個の表示セグメン
トからなる１個の表示体１５−１とドツト表示体１５−
２よ〕構成されている。
このように構成され九ニラー表示部１５において本発明
のエラー表示方式を実現するシステムを説明する。第２
図からも判るように１本発明の方式においてはＩ１０部
１３に対する回線制御部１１を制御部１０内に組込んで
しまっているので、回線自体で生ずるエラーは制御部で
処理されるようＫなっている。またＩ１０部１３におい
てもメカニズム制御部１４はＩ１０部１３に組込まれて
おｊ５、Ｉ１０部１３に設けられるエラー表示部１５は
Ｉ１０部１３自体に何らかのエラーが発生した場合に、
Ｉ１０部１３の出力の異常が生ずるので、その出力を利
用してエラーコードとエラー検出アドレスを表示するよ
うにしている。したがって、回線そのものに生ずるエラ
ーは回線制御部ｌｉｔたは制御部１０に吸収されて制御
部１０で同様なエラー表示が行なわれることになシ、直
接にエラー表示部１５に影響を与えないようになってい
る。
のエラー表示方式を実現するシステムを説明する。第２
図からも判るように１本発明の方式においてはＩ１０部
１３に対する回線制御部１１を制御部１０内に組込んで
しまっているので、回線自体で生ずるエラーは制御部で
処理されるようＫなっている。またＩ１０部１３におい
てもメカニズム制御部１４はＩ１０部１３に組込まれて
おｊ５、Ｉ１０部１３に設けられるエラー表示部１５は
Ｉ１０部１３自体に何らかのエラーが発生した場合に、
Ｉ１０部１３の出力の異常が生ずるので、その出力を利
用してエラーコードとエラー検出アドレスを表示するよ
うにしている。したがって、回線そのものに生ずるエラ
ーは回線制御部ｌｉｔたは制御部１０に吸収されて制御
部１０で同様なエラー表示が行なわれることになシ、直
接にエラー表示部１５に影響を与えないようになってい
る。
さて、エラー表示部１５におけるエラー表示そのものは
第３図（ロ）に示すように１６進表示のアルファベット
表示も含めて０〜１５１での数字と、ドツトが表示され
る。
第３図（ロ）に示すように１６進表示のアルファベット
表示も含めて０〜１５１での数字と、ドツトが表示され
る。
本発明では工２−表示部１５において、例えば４桁のエ
ラーコード１．２．３．４、および４桁のエラー検出ア
ドレス人、Ｂ、Ｃ，Ｄｔ−表示させる丸めには、第３図
ｆ今に示したように、数字を１個づつ順次表示するよう
にする。すなわち、例えば、まづエラーコードを表示す
る場合には最初にドツトを点灯させ次に順次エラーコー
ドの数字が１個づつ表示する。そしてエラーコードの４
桁の数字に続いてエラー検知アドレスを表示する。それ
から再びドツトを点灯し、これを順次繰返す。
ラーコード１．２．３．４、および４桁のエラー検出ア
ドレス人、Ｂ、Ｃ，Ｄｔ−表示させる丸めには、第３図
ｆ今に示したように、数字を１個づつ順次表示するよう
にする。すなわち、例えば、まづエラーコードを表示す
る場合には最初にドツトを点灯させ次に順次エラーコー
ドの数字が１個づつ表示する。そしてエラーコードの４
桁の数字に続いてエラー検知アドレスを表示する。それ
から再びドツトを点灯し、これを順次繰返す。
この場合各コードの間隔社、例えばｊｓ＝ ５００ ｍ
ｌ 。
ｌ 。
ｔ、ｍ ２５０ ｍ ａとし、かつエラーコードとエラ
ー検出アドレスを区別する間隔ｔ、はｔｓ”’ ７５０
ｍ Ｂとして、上記エラーコードとエラー検出アドレ
スに対応するパルスが到着したら順次１桁づつ表示して
ゆけばよい。このようにして、本発明においては１個の
表示体−１５−１で構成されたエラー表示部１５によっ
て、４行のエラーコードと４桁のエラー検出アドレスが
表示されうる。
ー検出アドレスを区別する間隔ｔ、はｔｓ”’ ７５０
ｍ Ｂとして、上記エラーコードとエラー検出アドレ
スに対応するパルスが到着したら順次１桁づつ表示して
ゆけばよい。このようにして、本発明においては１個の
表示体−１５−１で構成されたエラー表示部１５によっ
て、４行のエラーコードと４桁のエラー検出アドレスが
表示されうる。
なお、上記の実施例においては、ドツトが点灯され九場
合をエラーコード表示としたが、この場合逆にドツト点
灯がエラー検出アドレスを表示しているものと定めるこ
ともできる。
合をエラーコード表示としたが、この場合逆にドツト点
灯がエラー検出アドレスを表示しているものと定めるこ
ともできる。
勿論、エラーの発生し九ステップのコードを示すエラー
コードや、エラー検出プログラムのエラー発生アドレス
を示すエラー検知アドレスは、例えばメカニズム制御部
１４に設けられた１チツプＣＰＵ Ｋよシ検出され、そ
のアドレスを並直列交換部にて直列信号に変換すること
によυ、前記の如く、順次これらエラーコードや工２−
検知アドレスを表示することができる。
コードや、エラー検出プログラムのエラー発生アドレス
を示すエラー検知アドレスは、例えばメカニズム制御部
１４に設けられた１チツプＣＰＵ Ｋよシ検出され、そ
のアドレスを並直列交換部にて直列信号に変換すること
によυ、前記の如く、順次これらエラーコードや工２−
検知アドレスを表示することができる。
また、第３図に）（ロ）に示すように、７個のセグメン
トを有する表示体１５−１とドツト表示部１５−２によ
る表示部に代シ、第４図に示す如く、２０２１．２２．
２ｓのように重みづけされた１組のランプＬｏ、 ”ｉ
、Ｌ２、Ｌ５・・・Ｋよる２進表示部１６等の他の表示
部にすることもできる。そして第４ｗＪの場合には、各
ランプを同時に複数回点滅することによ〉ドツトを示す
ことができる。
トを有する表示体１５−１とドツト表示部１５−２によ
る表示部に代シ、第４図に示す如く、２０２１．２２．
２ｓのように重みづけされた１組のランプＬｏ、 ”ｉ
、Ｌ２、Ｌ５・・・Ｋよる２進表示部１６等の他の表示
部にすることもできる。そして第４ｗＪの場合には、各
ランプを同時に複数回点滅することによ〉ドツトを示す
ことができる。
いずれにしても本発明によるエラー表示方式によ）ドツ
ト表示と一個（−桁）からなる表示素子で多数の桁の数
字を順次表示できるので表示体数を少なくするとともに
表示部を小形化してＩ１０部の適宜位置に設置すること
ができる。
ト表示と一個（−桁）からなる表示素子で多数の桁の数
字を順次表示できるので表示体数を少なくするとともに
表示部を小形化してＩ１０部の適宜位置に設置すること
ができる。
第１図は従来方式によるエラー表示方式、第２図は本発
明によるエラー表示方式の一実施例、第３図（へ）はそ
のエラー表示部、同（ロ）は該エラー表示部に表示され
る文字およびドツトを示し、同ｅ→社該エラー表示部に
表示される表示体の信号列、第４図はエラー表示部の他
の例を示す。 図中、１０は制御部、１１はＩ１０回線制御部、１２は
メモリ、１３はＩ１０部、１４はメカニズム制御部、１
５は工２−表示部、を夫々示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 乗
明によるエラー表示方式の一実施例、第３図（へ）はそ
のエラー表示部、同（ロ）は該エラー表示部に表示され
る文字およびドツトを示し、同ｅ→社該エラー表示部に
表示される表示体の信号列、第４図はエラー表示部の他
の例を示す。 図中、１０は制御部、１１はＩ１０回線制御部、１２は
メモリ、１３はＩ１０部、１４はメカニズム制御部、１
５は工２−表示部、を夫々示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 乗
Claims (1)
- 複数の入出力装置と、鉄人出力装置を制御する制御部と
を備えた処理装置において、唯一桁分の表示素子からな
る表示部を設け、前記複数の入出力装置のうちのいずれ
かにエラーが生じ九際に１、、 複数桁からなるエラー
情報を各桁毎に時間をづらせて前記唯一桁分の表示素子
からなる表示部に順次表示することを特徴とするエラー
表示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099939A JPS581239A (ja) | 1981-06-27 | 1981-06-27 | エラ−表示方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099939A JPS581239A (ja) | 1981-06-27 | 1981-06-27 | エラ−表示方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581239A true JPS581239A (ja) | 1983-01-06 |
Family
ID=14260681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099939A Pending JPS581239A (ja) | 1981-06-27 | 1981-06-27 | エラ−表示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162927A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 表示方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017933A (ja) * | 1973-06-19 | 1975-02-25 |
-
1981
- 1981-06-27 JP JP56099939A patent/JPS581239A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017933A (ja) * | 1973-06-19 | 1975-02-25 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162927A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 表示方式 |
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