JPS58114299A - テストデ−タの分配方式 - Google Patents
テストデ−タの分配方式Info
- Publication number
- JPS58114299A JPS58114299A JP21115481A JP21115481A JPS58114299A JP S58114299 A JPS58114299 A JP S58114299A JP 21115481 A JP21115481 A JP 21115481A JP 21115481 A JP21115481 A JP 21115481A JP S58114299 A JPS58114299 A JP S58114299A
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- test
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- Pending
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- Arrangements For Transmission Of Measured Signals (AREA)
- Testing Or Calibration Of Command Recording Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発ｌｊｌは多数のチャネルを有する論理回路へのテス
トデータ分配方式の改良に関す。
トデータ分配方式の改良に関す。
（２） 技術の背景
情報処理システムの機能および処理能力の発展に伴い、
これに使用する論理回路の構成はＩＢＭ且増大している
。従ってこれ等の論理回路をテストするためのデータ量
も被試験体となる論理回路の増大と共に増大するので例
えば収容出来るデータ量が限られている試験装置はテス
トデータが増大するに従い実試験時間に対するテストデ
ータの前処理時間等の割合が増えるため！試験時間／稼
動時間の値が小さくなる即ち試験効率が悪化して充分上
の能力が発揮出来なくなる例に見られるように、テスト
データの多量化に伴りて、媒体による保管・運搬ある５
ｆｈＩＩ′ｉ回−による転送等関連する各部門のすべて
におけるコスト増大が問題となっている。
これに使用する論理回路の構成はＩＢＭ且増大している
。従ってこれ等の論理回路をテストするためのデータ量
も被試験体となる論理回路の増大と共に増大するので例
えば収容出来るデータ量が限られている試験装置はテス
トデータが増大するに従い実試験時間に対するテストデ
ータの前処理時間等の割合が増えるため！試験時間／稼
動時間の値が小さくなる即ち試験効率が悪化して充分上
の能力が発揮出来なくなる例に見られるように、テスト
データの多量化に伴りて、媒体による保管・運搬ある５
ｆｈＩＩ′ｉ回−による転送等関連する各部門のすべて
におけるコスト増大が問題となっている。
（３） 従来技術と問題点
従来に訃けるテストデータの、分配方式においては多数
に及び被試験体のすべてのチャネルに対応してテストデ
ータを送信し、使用しないチャネルについては無効デー
タ〔例えば零（０）〕を連続送出している。第１図に従
来のＣＰＵより被試験体に対するテストデータの分配方
式にセけるブロック図を示す０図においてＯはＣＰＵ、
１はＣＰＵのチャネ＾、２ａはラッチ、ａｉｆデコーダ
、４ａ、ｂ、ａｔ ｄｉ！ゲート、５はテストデータを
格納するパッ゛ファメモリおよび６はドライバ／レシー
バである。ＣＰＵ０は図示はしないが他の磁気テープま
たは磁気ファイル１りのテストデータを受信して被試験
体の各チャネルに対応するドライバ／レシーバ６１リテ
ストデータを送出する。
に及び被試験体のすべてのチャネルに対応してテストデ
ータを送信し、使用しないチャネルについては無効デー
タ〔例えば零（０）〕を連続送出している。第１図に従
来のＣＰＵより被試験体に対するテストデータの分配方
式にセけるブロック図を示す０図においてＯはＣＰＵ、
１はＣＰＵのチャネ＾、２ａはラッチ、ａｉｆデコーダ
、４ａ、ｂ、ａｔ ｄｉ！ゲート、５はテストデータを
格納するパッ゛ファメモリおよび６はドライバ／レシー
バである。ＣＰＵ０は図示はしないが他の磁気テープま
たは磁気ファイル１りのテストデータを受信して被試験
体の各チャネルに対応するドライバ／レシーバ６１リテ
ストデータを送出する。
チャネルｌｔｌ轟初アドレスデータを送出してラッチ２
１に一時保持ゼしめてデコーダ３をして例えばゲー）４
ｍを選択し、先のアドレスデータに続くテストデータを
ラッチ４Ｓを経由しバッファメモ１７５に送出する。と
＼で例えばチャネルｌのφ１．２．３および４ラインは
被試験体のチャネルに対応するバッフアメ−ｅｖｓのφ
１．２．８お１び４に入力される・引続きラッチ２ａへ
の次のアドレスデータ入力に従いラッチ４ａに代り、デ
コーダ３はラッチ４ｂ’）選択保持し、テストデータを
ラッチ４ｂを経由してバッファメモリ５に送出する０次
の回は例えばチャネルｌのφ１．２゜３および４ライン
はバッファメモリ５のφ５１６゜７および８に入力され
る。更にラッチ４ｃおよびラッチ４ｄを選択し、同じく
対応するバッファメモリ５にテストデータを送出してテ
ストデータ１組の送出を終る。こ＼ではチャネルｌのチ
ャネルを 数が４、被試験体のチャネル数が１．１とこのようにＣ
ＰＵ０のデータバス本数が被試験体のチャネル数の１／
４であるときはテストデータを４回に分割転送して１組
のテストパターンを終る。しかし被試験体のチャネル数
がテストデータを扱うチャネルｌのチャネル数に比較し
て著しく大きいときＦｉ１組のテストデータを転送する
のに分割の回数が多くなり例えば被試験体のチャネル数
が３８４または７６８で、チャネルｌのチャネル数が１
６のときはパターンを２４回またＦ１４８回も分割して
送信する必要があり、このようにテストデータの送信に
は多大の時間を要する欠点があった。
１に一時保持ゼしめてデコーダ３をして例えばゲー）４
ｍを選択し、先のアドレスデータに続くテストデータを
ラッチ４Ｓを経由しバッファメモ１７５に送出する。と
＼で例えばチャネルｌのφ１．２．３および４ラインは
被試験体のチャネルに対応するバッフアメ−ｅｖｓのφ
１．２．８お１び４に入力される・引続きラッチ２ａへ
の次のアドレスデータ入力に従いラッチ４ａに代り、デ
コーダ３はラッチ４ｂ’）選択保持し、テストデータを
ラッチ４ｂを経由してバッファメモリ５に送出する０次
の回は例えばチャネルｌのφ１．２゜３および４ライン
はバッファメモリ５のφ５１６゜７および８に入力され
る。更にラッチ４ｃおよびラッチ４ｄを選択し、同じく
対応するバッファメモリ５にテストデータを送出してテ
ストデータ１組の送出を終る。こ＼ではチャネルｌのチ
ャネルを 数が４、被試験体のチャネル数が１．１とこのようにＣ
ＰＵ０のデータバス本数が被試験体のチャネル数の１／
４であるときはテストデータを４回に分割転送して１組
のテストパターンを終る。しかし被試験体のチャネル数
がテストデータを扱うチャネルｌのチャネル数に比較し
て著しく大きいときＦｉ１組のテストデータを転送する
のに分割の回数が多くなり例えば被試験体のチャネル数
が３８４または７６８で、チャネルｌのチャネル数が１
６のときはパターンを２４回またＦ１４８回も分割して
送信する必要があり、このようにテストデータの送信に
は多大の時間を要する欠点があった。
（４） 発明の目的
そのため本発明は上記の欠点を削減する方法として、テ
ストデータを使用チャネルのデータにけを作成・転送す
ることによって従来に比較して歯抜はデータとし、テス
トデータを必要とする被試験体の所定の讐ヤネルヘ効率
良く分配送出する方式Ｖｔ′！！＆供しようとする鬼の
である。
ストデータを使用チャネルのデータにけを作成・転送す
ることによって従来に比較して歯抜はデータとし、テス
トデータを必要とする被試験体の所定の讐ヤネルヘ効率
良く分配送出する方式Ｖｔ′！！＆供しようとする鬼の
である。
（５）発明の構成
そしてこの目的は本発明による多数のチャネルを有すｉ
被試験体の論理回路を試験するため、中央制御装置ｆ（
Ｃ’ｐｔｉ）ｚリテストデータを繰返し転送しテストデ
ータの１組を多数チャネルに送出するテストデータの分
配方式に訃いて、被試験体の各チャネルに対応してＣＰ
Ｕのチャネルを選択する第１のマルチプレクサ（ＭＰＸ
）とその選択制御データを保持するレジスタおよびテス
トデータ１ｍ中の送出順位を選択する第２のＭＰＸとそ
の選択制御データを保持する別のレジスタを備えてなり
、ＣＰＨの送出するテストデータをＣＰＵチャネルと送
出順位の違択親合せにより被試験体の多数チャネルに分
配することを４１１１とするテストデータの分配方式を
提供することに１って達成することが出来る。同様に第
２のマルチプレクサの代りに一致回路によっても達成可
能である。
被試験体の論理回路を試験するため、中央制御装置ｆ（
Ｃ’ｐｔｉ）ｚリテストデータを繰返し転送しテストデ
ータの１組を多数チャネルに送出するテストデータの分
配方式に訃いて、被試験体の各チャネルに対応してＣＰ
Ｕのチャネルを選択する第１のマルチプレクサ（ＭＰＸ
）とその選択制御データを保持するレジスタおよびテス
トデータ１ｍ中の送出順位を選択する第２のＭＰＸとそ
の選択制御データを保持する別のレジスタを備えてなり
、ＣＰＨの送出するテストデータをＣＰＵチャネルと送
出順位の違択親合せにより被試験体の多数チャネルに分
配することを４１１１とするテストデータの分配方式を
提供することに１って達成することが出来る。同様に第
２のマルチプレクサの代りに一致回路によっても達成可
能である。
（６） 発明の実施例
以下図面を参照しつ＼本発明の一実施例にういて説明す
る。第２図は本発明の一実施例におけるテストデータの
分配方式におけるブロック図を示す、第２図において０
はＣＰＵ、ＩａＦｉチャネル、２１はラッチ、３ｍはデ
コーダ、５はバッファメモリ、６はドライバ／レシーバ
、１０ｒ＊ ｂはＭＰ Ｘｓ Ｉ Ｊ ａ ｍ ｂは
レジスタ、および１２ａ・ｍａｍ個である。ＣＰＵ０は
従来と同様磁気テープまたは磁気ファイルよりのテスト
データを受信して被試験体の各チ１ネルに対応するドラ
イバ／レシーバ６Ｌリテストデータを送出することに質
っけないが、チャネルｌａは従来と変り使用しない被試
験体のチャネルについての無効データを含オず、使用す
るチャーネルに対応して１蟲てるテストデータ１組とそ
の分割単位に対する送出履位データを含むテストデータ
を送出する。また前もってレジスタ１１ｂ６ＣＦｉ被試
験体のチャネル番号に対応して、テストデータ１組を分
割して送出単位としたデータ毎に付した送出順位を記憶
させておきレジスタｌ１ｍにはＣＰＵＩの複数チャネル
の何れを選択するかを次表の例のように記憶させておく
、但しチャネルＩ［４の場合を示す。
る。第２図は本発明の一実施例におけるテストデータの
分配方式におけるブロック図を示す、第２図において０
はＣＰＵ、ＩａＦｉチャネル、２１はラッチ、３ｍはデ
コーダ、５はバッファメモリ、６はドライバ／レシーバ
、１０ｒ＊ ｂはＭＰ Ｘｓ Ｉ Ｊ ａ ｍ ｂは
レジスタ、および１２ａ・ｍａｍ個である。ＣＰＵ０は
従来と同様磁気テープまたは磁気ファイルよりのテスト
データを受信して被試験体の各チ１ネルに対応するドラ
イバ／レシーバ６Ｌリテストデータを送出することに質
っけないが、チャネルｌａは従来と変り使用しない被試
験体のチャネルについての無効データを含オず、使用す
るチャーネルに対応して１蟲てるテストデータ１組とそ
の分割単位に対する送出履位データを含むテストデータ
を送出する。また前もってレジスタ１１ｂ６ＣＦｉ被試
験体のチャネル番号に対応して、テストデータ１組を分
割して送出単位としたデータ毎に付した送出順位を記憶
させておきレジスタｌ１ｍにはＣＰＵＩの複数チャネル
の何れを選択するかを次表の例のように記憶させておく
、但しチャネルＩ［４の場合を示す。
表 レジスタ１１ａ、ｂの記憶内容例
チャネル１ａの送出するテストデータは分割した送出順
位（転送ブーツク番号）を先行して送出しラッチ２ａを
経てデコーダ３ａにより送出順位を得る。デコーダ３ａ
からの退出順位信号とレジスタＩｌｂの記憶する宛先デ
ータがＭＰＸ １０ ｂにより照合されて、例えばゲー
ト１２ａ−ｍの中よりφ１，３．４お工び６へ送出順位
１，３．４および６へ送出順位１として選択信号が送出
される。
位（転送ブーツク番号）を先行して送出しラッチ２ａを
経てデコーダ３ａにより送出順位を得る。デコーダ３ａ
からの退出順位信号とレジスタＩｌｂの記憶する宛先デ
ータがＭＰＸ １０ ｂにより照合されて、例えばゲー
ト１２ａ−ｍの中よりφ１，３．４お工び６へ送出順位
１，３．４および６へ送出順位１として選択信号が送出
される。
一方後続するチャネル１ａからのテストデータはＭＰＸ
ｌｏｍに送出され、レジスタＩＩｍの記憶内容により照
合され、ラッチ１２ａ＝ｍのφ１にチャネル１ａのφ１
が、φ３にチャネルφ２がφ４にチャネルのφ３が、φ
６にはチャネルのφ４が夫々選択され先のＭＰＸｌｏｂ
による選択と無機がとれるのでラッチ１２ａ〜ｍのφｌ
、３゜４および６がオンとなりすべてのデータが送出さ
れる パラクチメモリ５のφ１．３．４および６へすべ
てのテストデータと同時に入力される。
ｌｏｍに送出され、レジスタＩＩｍの記憶内容により照
合され、ラッチ１２ａ＝ｍのφ１にチャネル１ａのφ１
が、φ３にチャネルφ２がφ４にチャネルのφ３が、φ
６にはチャネルのφ４が夫々選択され先のＭＰＸｌｏｂ
による選択と無機がとれるのでラッチ１２ａ〜ｍのφｌ
、３゜４および６がオンとなりすべてのデータが送出さ
れる パラクチメモリ５のφ１．３．４および６へすべ
てのテストデータと同時に入力される。
このようにテストデータの送信順位を指示するレジスタ
ｌｌｂの記憶データに°基いてＭＰＸＩＯが動作しラッ
チ１２１〜ｍ宛先の群選択とレジスタｌ１ｍの記憶デー
タに基いてＭＰＸｌｏｍが動作するＣＰＵＩ凰チャネル
選択組合せによってチャネル１ｍから被試験体の使用チ
ャネルに対応したテストデータを必要とする皺チャネル
に逐一送出するテストデータの分配方式が得られる。ま
た第３図に示すデコーダ３１とＭＰＸｌｏｂをｌＯＣの
一致回路にした回路そも達成できる。
ｌｌｂの記憶データに°基いてＭＰＸＩＯが動作しラッ
チ１２１〜ｍ宛先の群選択とレジスタｌ１ｍの記憶デー
タに基いてＭＰＸｌｏｍが動作するＣＰＵＩ凰チャネル
選択組合せによってチャネル１ｍから被試験体の使用チ
ャネルに対応したテストデータを必要とする皺チャネル
に逐一送出するテストデータの分配方式が得られる。ま
た第３図に示すデコーダ３１とＭＰＸｌｏｂをｌＯＣの
一致回路にした回路そも達成できる。
轟然のことながらチャネルｌＬリデータとアドレスが別
個に送出される場合はラッチ２ａは不要である。
個に送出される場合はラッチ２ａは不要である。
（７） 発明の詳細
な説明した工うに本発明の一実施例によれば従来使用し
ない＊に８体のチャネルに充当した無効データを含めて
全チャネルに送出していたテストデータな被試験体の使
用するチャネルに対してだけテストデータな作成・転送
することが出来るので、従来に比較して大幅にテストデ
ータ量を削減しテストデータの保管・輸送あるいは回馨
による転送ならびに試験を通じて得られるコストダクン
の効果は大きい。
ない＊に８体のチャネルに充当した無効データを含めて
全チャネルに送出していたテストデータな被試験体の使
用するチャネルに対してだけテストデータな作成・転送
することが出来るので、従来に比較して大幅にテストデ
ータ量を削減しテストデータの保管・輸送あるいは回馨
による転送ならびに試験を通じて得られるコストダクン
の効果は大きい。
第１図は従来のテストデータの分配方式におけるブロッ
ク図、第２図は本発明の一実施例におけるテストデータ
の分配方式におけるブロック図、第３図は本発明の他の
実施例におけるテストデータの分配方式におけるブロッ
ク図である。 図において、０はＣＰＵ％ １，１ｍはチャネル、２ａ
、ｂはラッチ、３，３ａはデコーダ、４ｍ。 ｂ、ｃ、ｄはラッチ、５Ｆｉバツフアメモリ、１０＼ ａ、ｂはＭＰＸ、１１ａ、ｂはレジスタおよび１２ａ−
ｍはう；チである。
ク図、第２図は本発明の一実施例におけるテストデータ
の分配方式におけるブロック図、第３図は本発明の他の
実施例におけるテストデータの分配方式におけるブロッ
ク図である。 図において、０はＣＰＵ％ １，１ｍはチャネル、２ａ
、ｂはラッチ、３，３ａはデコーダ、４ｍ。 ｂ、ｃ、ｄはラッチ、５Ｆｉバツフアメモリ、１０＼ ａ、ｂはＭＰＸ、１１ａ、ｂはレジスタおよび１２ａ−
ｍはう；チである。
Claims (1)
- 多数のチャネルを有する被試験体の論理回路を試験する
ため、中央制御装置（ＣＰＵ）よりテストデータ１組中
返し転送しテストデータの１組を多数チャネルに送出す
るテストデータの分配方式において、被試験体の各チャ
ネルに対応してＣＰＵのチャネルを選択する第１のマル
チプレクサ（ＭＰＸ）とその選択制御データを保持する
レジスタお工びテストデータ１組中の送出順位を選択す
る第２のＭＰＸとその選択制御データを保持する他のレ
ジスタを備えてなり、ＣＰＵの送出するテストデータを
ＣＰＵチャネルと送出順位の選択組合せにエリ普試験体
の多数チャネルに分配することを特徴とするテストデー
タの分配方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21115481A JPS58114299A (ja) | 1981-12-28 | 1981-12-28 | テストデ−タの分配方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21115481A JPS58114299A (ja) | 1981-12-28 | 1981-12-28 | テストデ−タの分配方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114299A true JPS58114299A (ja) | 1983-07-07 |
Family
ID=16601277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21115481A Pending JPS58114299A (ja) | 1981-12-28 | 1981-12-28 | テストデ−タの分配方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114299A (ja) |
-
1981
- 1981-12-28 JP JP21115481A patent/JPS58114299A/ja active Pending
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