JPS58109811U - テ−プレコ−ダ - Google Patents

テ−プレコ−ダ

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JPS58109811U
JPS58109811U JP676782U JP676782U JPS58109811U JP S58109811 U JPS58109811 U JP S58109811U JP 676782 U JP676782 U JP 676782U JP 676782 U JP676782 U JP 676782U JP S58109811 U JPS58109811 U JP S58109811U
Authority
JP
Japan
Prior art keywords
oscillation
power supply
voltage
transistor
circuit
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Pending
Application number
JP676782U
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English (en)
Inventor
堀内　真三夫
Original Assignee
三洋電機株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のチーでレコーダの一部の結線図、第２図
はこの考案のテープレコーダの１実施例の一部の結線図
である。 １・・・・・・定電圧回路、２・・・・・・バイアス発
振回路、３・・・・・・消去ヘッド、４・・・・・・減
電圧補償回路、Ｑ２゜Ｑ３・・・・・・発振用トランジ
スタ、Ｑ４．Ｑ５・・・・・・スイッチング用トランジ
スタ、Ｒ４・・・、・・・エミッタバイアス用第４抵抗
、Ｒ７・・・・・・補償用第７抵抗、十Ｂ・・・・・・
電源端子、Ｔ・・・・・・発振用トランス。

Claims (1)

    【実用新案登録請求の範囲】
  1. 直流電源の電源電圧が印加されツェナダイオードにより
    定電圧化されち駆動電圧を出力する定電圧回路と、前記
    駆動電圧により発振する発振用トランジスタを備え当該
    トランジスタの発振により発振用トランスから消去ヘッ
    ドに消去電流を出力するバイアス発振回路と、前記電源
    電圧の低下による前記ツェナダイオードの電流変動によ
    りスイッチングし前記発振用トランジスタのエミッタバ
    イアス用抵抗に減電圧補償用インピーダンス素子を並列
    接続する減電圧補償回路とを設け、前記電源電圧の低下
    による前記発振用トランジスタのエミッタ電流の減少を
    阻止したテープレコーダ。
JP676782U 1982-01-20 1982-01-20 テ−プレコ−ダ Pending JPS58109811U (ja)

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JP676782U JPS58109811U (ja) 1982-01-20 1982-01-20 テ−プレコ−ダ

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JPS58109811U true JPS58109811U (ja) 1983-07-26

Family

ID=30019550

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