JPS58106866A - 高速バイポ−ラトランジスタの製作プロセス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の背景 本発明はマイクロ波トランジスタの製作プロセス、具体
的にはギガヘルツ範−囲の速度で動作可能な、きわめて
薄いベースを有する型のトランジスタの製作プロセスに
係る。

バイポーラトランジスタの現在の製作技術は、イオン注
入ドーピングを含むが、１０［］ＯＸ以下の厚さを有す
るベース層を信頼性良く生成することができない。従っ
て、これらのトランジスタは１０　ＧＨｚ以下の速度で
の動作に限られている。１０００．、Ｘ以下の厚さのベ
ースを有するバイポーラトランジスタは。

１０　ＧＨ２以上のパルス速度でレーザーが駆動される
可能性のある高速光通信システムで用いる価値のあるデ
バイスである。

本発明の要約 １０００Ｘ以下の厚さのベース領域を有する高速バイポ
ーラトランジスタは２本発明に従い実現される。本発明
においては、単結晶シリコン基板上に、様々にドープさ
れた単結晶の三つの層を成長させるために１分子ビーム
エピタキシャル成長プロセスが用いられる。

これらの三層は製作すべきトランジスタのコレクタ、ベ
ース及びエミッタ領域に対応する。

ＭＢＥは低温成長プロセスであるから、ベース層は１０
０ＯＸ以下の任意の厚さに薄く作ることができる。エミ
ッタ、ベース及びコレクタ層を成長させた後、ウェハは
エミッタ及びベース層の領域を分離するため、メサエッ
チされる。次に、ウェハ全体上に、ベース層と同じ伝導
形（すなわち、ｐ又はれ）の電極層を成長させるために
、ウェハはＭＢＲ装置中に再び挿入される。しかし、薄
い電極層の導電率は、ベース領域の高い導電率より、故
意に低くする。エミツタ層を露出し、隣接するトランジ
スタのベース領域を分離するため。

第２メサエツチを行う。次に９層の最上面全体に二酸化
シリコン層が堆積され、エミッタ層、ベース領域に接触
する電極層の一部を露出するために９選択的にエッチさ
れる。最後に、それぞれエミッタ、ベース及びコレクタ
電極を製作するために、金属電極が露出されたエミッタ
層、露出した電極層及びウェハの底面に堆積される。

詳細な記述 本発明を用いて製作されるデバイスは、シリコンＮ・Ｐ
Ｎバイポーラ接合トランジスタである。相補的なドーパ
ントを用いることにより、同一の方式でＰＮＰトランジ
スタも製作できる。

一例として門ｌ：、、、、　、　Ｑ　［］　８ｎ　（Ｉ
’ｍの抵抗率にひ素又はアンチモンをドープしたシリコ
ン基板（２０）を、出発点に選ぶ。ウェハの表面は。

＜１００＞結晶面に平行である。ウェハは一面が研摩し
である。次にそれは洗浄され、以下の工程により表面を
処理される。

１、　水及び液体石けんでの洗浄 ２　脱イオン水によるすすぎ ３、三塩化エチレン９１０分間の基板煮沸４　アセトン
中１０分間の煮沸追加 ５、　メタノールを用いたすすぎ ６、　脱イオン水を用いたすすぎ ７、　　Ｈ２ＳＯ，：　Ｈ，Ｏ□　、１：１の溶液中１
０分間の基板加熱 ８、脱イオン水を用いたすすぎ ９、　　Ｈ２Ｏ：　Ｉ（Ｆ、　５０　：　１中に１分間
基板を浸す。

１０、　　脱イオン水を用いたすすぎ １１、　　ＮＨ，ＯＨ：　Ｈ，Ｏ□：）（，０，１：１
：１での１０分間の基板煮沸 最後の工程でウェハ表面上にＳｉＯ□　の薄い（５０Ｘ
−５０Ｘ）層が成長し、それは以下の工程でウェハ表面
を保護する働きをする。

ウェハは次に１０−〇ｔｏｒｒの中程度の圧力に排気さ
れたステンレススチール・ベルジャ中にマウントされる
。ジャーは文献にすでに述べられているシリコン分子線
エピタキシー（ＭＢＥ）システムの一部である。ワイ、
オータによる“イオン注入ドーピングを同時に行うシリ
コン分子線エピタキシー“ジャーナル、アプライド、フ
ィジックス、第５１巻。

第２号、１９８０年２月、　　１１０２−１１１０頁を
参照のこと。ウェハは電流を通すことにより抵抗加熱さ
れ、その光放射をパイロメータでモニタすることにより
、ウェハ温度が測定される。、最初、ウェハは室温から
１１００°Ｃまで加熱され９次に１０分間８００℃−に
冷却される。保護５ｉｎ２層がこのプロセスで蒸発し、
清浄なシリコン表面が露出される。あるいはこの層は室
温において、ＩＫｅＶのアルゴンスパッタし、その後９
００℃において１０分間アニールすることにより除去し
てもよい。

エピタキシャル成長は高純度ソースからシリコンを電子
線で蒸発させることにより開始される。このシリコンは
シリコン基板上に単結晶エピタキシーとして、堆積する
。同時に。

基板に焦点を絞ったドーパント原子の低エネルギーイオ
ン線が、エピタキシャル層の成長とともに、ドーピング
をする。ドーパント原子はひ素又はほう素でよい。ドー
ピング濃度ハ、入射シリコン原子に対する入射ドーパン
ト原子の比を調整することにより、変えられる。

このことはドーパントイオン線を静電的に走査し、ソー
スシリコンの蒸発速度を変えることにより行える。イオ
ン線のエネルギーは典型的な場合、６００ｅＶである。

上に述べたプロセスを用いて、第１図に示されたエピタ
キシーの６層構造が、Ｎ−Ｐ−Ｎにドープされ、８００
”Ｏで成長する。

第１図中の基板（２ｏ）上の第１層（２１）は、ひ素が
ドープされ、後にコレクタとなる。

はう素をドープされた第２層（２２）は、ベースを形成
する。ひ素をドープした最後の層（２５）は、エミッタ
を構成する。

以下に示されているのは、約２　ＧＨ２のｆＴを有する
デバイスを生じる。６μｍベースプロセスの場合の、厚
さ及びドーピングパラメータである。これは、この技術
を立証する最初の試みである。より高周波のデバイスが
可能であるが、そのようなデバイスに対する制約につい
ては、この節の結論で言及する。

層　　　　　　ドーピング　　ドーパント　　厚さ基　
　板　（２１８Ｘ１０”／（ｍ”　　　Ａｓ　　　〜５
００μ７Ｆ１コレクタ　Ｈ３Ｘ１０”／ｍ息　　Ａｓ　
　　　　２．０ｐｍベースＣＩ！３　６Ｘ１０”／（１
ｍ”　　　８　　　．３ｐｍエミッタ　［１１５Ｘ１０
目／ＣＩＩＬ”　　　Ａ　ｓ　　　　　、　ｉ　ｐｒｎ
（２＋２Ｘ１０目／Ｃｍ”　　　Ａｓ　　　　　、９μ
ｍ２層エミッタを用いる。低濃度ドープの第１層はエミ
ッターベース容量を減し、エミッターベース空乏層がベ
ース中へ浸透する深さを制限する。第２層はデバイスの
順方向電流利得β１を増す働きをし、後に堆積される金
属層とのオーム性接触を容易にする。

この成長プロセス工程に続き、基板はペルジャーから除
去され、第２図中に示されたような傾斜した壁を有する
メサを規定するため。

エッチされる。用いるエツチングは、（１００＞又は（
１１０）結晶面に沿ってよくシリコンをエッチし、（１
１１＞面は非常にゆっくりエッチするいくつかの化学物
質のいずれかを用いたものでよい。

エツチング液の例は、Ｈ２Ｏ中のエチレンジアミン及び
ピロカテコールの溶液である。

メサ形成プロセスは、以下のとおりである。

１４５０°Ｃにおいてシラン（８ｉＨ＋　）と酸素の反
応により、ウェハ上にマスク ＳｉＯ□　を、６μｍ堆積する。

２、　フォトレジストをスピンオンし、標準的なフォト
リングラフィ法を用いて。

パターン形成する。

３、　メサを配置すべき所を除き、シリコンを露出する
ために、緩衝ＨＦ酸溶液で、　　′酸化膜をエッチする
。

４、　Ｎ２をバブルする中で、１１０”（３に加熱シ、
メサをエッチする。エツチング 液の例は以下の成分から（その比率で）成るものである
。

エチレンジアミン　　：　１７− ビロカテロール　　　°　　５　ｇｍ Ｈ２０８１１Ｌ１ ５、エツチングに続き、脱イオン水で試料を完全にすす
ぎ、マスク用酸化物を除 去するために、ＨＦ除去する。

第２図中に示されるように、エツチングの深さはベース
層を露出するのに十分でなければならない。ここで述べ
た。６μｍベースデバイスの場合１名目上の深さは１．
５μｍである。

次に、ウェハはＭＢＢシステム中に再びセットし、先に
述べたのと同じ洗浄及び前処理プロセスを行う。より低
温が含まれるため。

この時点でアルゴン同時スパッタ浄化が行われる。

５Ｘ１０’・／ｃｒＩＬｓの密度にほう素をドープされ
たウェハ表面上に、８００°Ｃにおいて名目上の厚さ１
μｍのシリコン新電極層（４０）を成長させる。（第６
図）　この層（４０）はウェハ表面全体を被覆し、ｐ形
にドープされ。

露出されたベース領域に対する電極として働く。メサの
傾斜した壁のため、垂直に入射したシリコン原子は、メ
サの側面上にエピタキシャル成長することが可能である
。

次に、ウェハはＭＢＢシステムから除去される。先のよ
うにマスク用酸化物が堆積され。

１．２μｍの深さまで第２のエツチングを行う。

第４図に示されるように、このエツチングによりエミッ
タ表面が露出され、また隣接するデバイスのベース領域
が分離される。電極領域を露出するために、もう一度パ
ターン形成が行われる。第５図に示されるように、エミ
ッタ、ベース及びコレクタ電極を製作するために、アル
ミニウムが次に堆積され、パターン形成され、４５０℃
でシンターされる。第５図にはエミッタ電極（６１）、
ベース電極（６２）及びコレクタ電極（６３）の位置を
示す。

ＭＢＢシリコン成長速度は典型的な場合。

５−１６に／秒で、そのためデバイス全体は実際の成長
時間が２時間以下で製作される。

ベース領域への拡散を防止するため、プロセスを貫いて
、低温ＭＢＥ成長が必要である。

用いるシリコンエツチングはいずれも深さに対しては、
ベース幅にかかわら〜ず、きわどいものではない。

ニス、エム、シーにより、彼の著書“半導体の物理“ジ
ョーン・ウィリー　アンド・サンズ、ニューヨーク、１
９６９．２７９−２８９頁に報告されているように、バ
イポーラトランジスタ中の時間遅れの主な原因は。

１　エミッタ空乏層充電時間。

２、ベース層充電時間 ３、　コレクタ空乏層走行時間 ４、　コレクタ充電時間 である。

ここで述べたＭＢＥプロセスは、ベース幅を最小にする
ことにより、第（２）項に直接向けられる。第（１）及
び（４）項は寸法を小さくシ、かつ高密度ドープした基
板を用いることにより、減少させることができる。

高速バイポーラトランジスタに対する設計上の制約は１
次のとおりである。

１、　ベース領域は狭くなければならないが。

コレクターエミッタ間のパンチスルー を防止するため、十分高密度にドープ しなければならない。− ２、ベース電極層は、エミッターベース容量を最小にす
るため、ベース領域より 低密度ドープにすべきである。

３、　順方向電流利得β、を最大にするため。

エミッタの全ドーピング（エミッタ全 体に渡っての積分）は、ベースの全ド ーピングより、はるかに多くなければ ならない。

４、　コレクターベース空乏層のなだれ降伏を防止する
ため、低密度ドープコレク タ領域は、十分厚くなければならない が、厚すぎてはならず、そうでないと コレクタ充電時間は不必要に増す。

５、最終的なデバイスの寸法は小さくなければならず、
寄生容量を減すため、適 切にパッケージに入れなければならな い。

ここで示した方法を用いると、５００Ｘ以下のベース幅
が容易に得られる。

ここで述べたプロセスを変化することが可能である。た
とえば、エミッタ及びベース層の分離された領域を有す
るメサを生成するための工程は、ここで述べた化学エツ
チングの代りに２反応性イオンエツチングを用いること
ができる。

【図面の簡単な説明】

第１−５図は本発明に従うプロセスの一連の各工程を経
た後の、デバイスの断面を示す図である。 〔主要部分の符号の説明〕 半導体基板　・・・・・・・・・・・・・・・　２０コ
レクタ層　・・・・・・・・・・・・・・・・・・・・
　２１ベ一ス層　・・・・・・・・・・・・・・・・・
　２２工ミツタ層　・・・・・・・・・・・・・・・・
・　　２３ベ一ス層と同じ導電率の電極層　・・・・　
　４０エミツタ電極　・・・・・・・・・・・・・・　
６１ベース電極　・・・・・・・・・・・・・・・　６
２コレクタ電極　・・・・　　　　・・　６６出願人　
　　　ウェスターン　エレクトリックカムパニー、イン
コーポレーテツド Ｆ’ｌＧ、　１ ＦＩＧ、　２ ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、５ ＳＩ０２ＸＰ！Ａ−イ、え。 −ス電極

Claims (1)

1. 【特許請求の範囲】 高速バイポーラトランジスタの製作プロセスにおいて。 半導体基板上に１分子線エピタキシーを用いて、コレク
   タ、ベース及びエミツタ層を成長させる工程。 エミッタ及びベース層の領域を分離するため、成長層３
   をエツチングする工程。 エッチされた表面上に１分子線エピタキシーを用い、該
   ベース層と同じ導電率の電極層を成長させる工程。 エミツタ層を露出し、エミッタ・ベース領域を分離する
   ため、該電極層を選択的にエツチングする工程及び 露出されたエミッタ層、該電極層の一部及び該基板上に
   金属を堆積させ、それぞれエミッタ電極、ベース電極及
   びコレクタ電極を形成する工程 から成ることを特徴とする高速バイポーラトランジスタ
   の製作プロセス