JPS58106681A - コインロツカ−の日送り制御回路 - Google Patents
コインロツカ−の日送り制御回路Info
- Publication number
- JPS58106681A JPS58106681A JP20510981A JP20510981A JPS58106681A JP S58106681 A JPS58106681 A JP S58106681A JP 20510981 A JP20510981 A JP 20510981A JP 20510981 A JP20510981 A JP 20510981A JP S58106681 A JPS58106681 A JP S58106681A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- coin
- control circuit
- random number
- coin locker
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Coin-Freed Apparatuses For Hiring Articles (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
コイン口、カーの使用時間経過時に日送りするコイ７０
ツカ−の日送り制御回路に関するものである。
ツカ−の日送り制御回路に関するものである。
従来、この種の日送り制御回路においては、日送り時に
使用中のコインロッカーの全てが同時に日送り制御装置
を作動するので、この作動に要する電源容量も大きくし
なければならず、また、全てのコインロッカーを各群毎
に分け、これを一群毎に順次制御し一時的に負荷がかか
らないようにするコインロッカーの制御手段においては
、各群毎を接続するだめの信号ケーブルが必要となるな
どコスト高になるといった欠点があった。
使用中のコインロッカーの全てが同時に日送り制御装置
を作動するので、この作動に要する電源容量も大きくし
なければならず、また、全てのコインロッカーを各群毎
に分け、これを一群毎に順次制御し一時的に負荷がかか
らないようにするコインロッカーの制御手段においては
、各群毎を接続するだめの信号ケーブルが必要となるな
どコスト高になるといった欠点があった。
本発明は斯る欠点を除去することを課題とするものであ
る。
る。
この課題はコインロッカーの日送り制御が同時に駆動す
るのを避けるために、乱数を発生させ、それによって駆
動時のタイミングを遅らせて、全ての日送り制御の駆動
がランダムにおこなえるようにするものであって、つぎ
の手段により十分且つ満足に解決し得るものである。
るのを避けるために、乱数を発生させ、それによって駆
動時のタイミングを遅らせて、全ての日送り制御の駆動
がランダムにおこなえるようにするものであって、つぎ
の手段により十分且つ満足に解決し得るものである。
本発明は日送り制御する駆動回路と、乱数を発生する乱
数発生回路と、この乱数発生回路で発生し、た乱数デー
タ値により駆動回路の作動のタイミングを遅らせる遅延
タイミング発生回路を設け、１＠の日送り制御を駆動さ
せる電源容量のみで、全てのコインロッカーの日送り制
御をおこなうようにしたコインロッカーの日送り制御回
路であって、その要旨とするところは前記特許請求の範
囲のとおりである。
数発生回路と、この乱数発生回路で発生し、た乱数デー
タ値により駆動回路の作動のタイミングを遅らせる遅延
タイミング発生回路を設け、１＠の日送り制御を駆動さ
せる電源容量のみで、全てのコインロッカーの日送り制
御をおこなうようにしたコインロッカーの日送り制御回
路であって、その要旨とするところは前記特許請求の範
囲のとおりである。
以下、本発明の一実悔例を図１を参照して説明する。
図中、１はコインロッカー（図示せず）の日送り制御を
駆動する駆動回路であって、−は乱数を発生させる乱数
発生回路、璽は乱数発生回路で発生した乱数のデータ値
に比例した時間分だけ、日送り制御の駆動を遅らせるた
めの遅延タイミング回路である。
駆動する駆動回路であって、−は乱数を発生させる乱数
発生回路、璽は乱数発生回路で発生した乱数のデータ値
に比例した時間分だけ、日送り制御の駆動を遅らせるた
めの遅延タイミング回路である。
日送り制御駆動信号（ａ）はフリップフロップｌのＳに
接続し、このフリップフロップ１と発振回路２が共にア
ンドゲート３に接続し、このアンドゲート３はカウンタ
Ｂに接続され、またこのカウンタＢは比較器４に接続さ
れている。この比較器４は駆動回路１０に接続されてい
る。
接続し、このフリップフロップ１と発振回路２が共にア
ンドゲート３に接続し、このアンドゲート３はカウンタ
Ｂに接続され、またこのカウンタＢは比較器４に接続さ
れている。この比較器４は駆動回路１０に接続されてい
る。
また、コイン入力・施錠信号などの外部入力信号を受け
る入力バッファ５はオア回路１２を介して一方はフリッ
プフロップ６のＳに接続１２、このフリップフロップ６
はアンドゲート７に発振回路８と共に接続され、このア
ンドゲート７はカウンタＡに接続し、さらにこのカウン
タＡをラッチ回路９に接続し、このラッチ回路９を前記
比較器４に接続させである。
る入力バッファ５はオア回路１２を介して一方はフリッ
プフロップ６のＳに接続１２、このフリップフロップ６
はアンドゲート７に発振回路８と共に接続され、このア
ンドゲート７はカウンタＡに接続し、さらにこのカウン
タＡをラッチ回路９に接続し、このラッチ回路９を前記
比較器４に接続させである。
また、他方オア回路１２は遅延回路１１に接続し、この
遅延回路１１はう、子回路９に接続している。
遅延回路１１はう、子回路９に接続している。
まだ、前記フリップフロップ１，６は共に駆動回路１０
の出力線に接続されている。
の出力線に接続されている。
したがって、発振回路２からの発信パルスをカウンタＡ
で常時カウントしており、このカウントは、たとえば、
コインが入金されたときに発生するコイン入力信号、あ
るいは使用中の外部信号が発生したときオフ状態になる
。
で常時カウントしており、このカウントは、たとえば、
コインが入金されたときに発生するコイン入力信号、あ
るいは使用中の外部信号が発生したときオフ状態になる
。
このときカウンタＡでカウントされたデータ値はラッチ
回路９に保持されている。
回路９に保持されている。
このような状態において、つぎに日送り制御のための駆
動信号が発生すると、発振回路２からの発信パルスがカ
ウンタＢでカウントされる。
動信号が発生すると、発振回路２からの発信パルスがカ
ウンタＢでカウントされる。
このカウントは前記データ値と一致するまでカウントし
つづけ、このカウントしている時間がランダムな遅延時
間となり遅延回路１１からの出力信号によりラッチ回路
９が開成し、カウンタＡ、Ｂの出力が比較器４で比較さ
れ一致信号が駆動回路１０に出力するう 以上のように本発明は乱数を利用して日送り制御の駆動
のタイミングを遅らせることがで＾るので、コインロッ
カー１個分の電源容量のみで、全てのロッカーの駆動が
可能になるので、電源の容積及びコストを大巾に低減さ
せることができるという実用的効果を奏する。
つづけ、このカウントしている時間がランダムな遅延時
間となり遅延回路１１からの出力信号によりラッチ回路
９が開成し、カウンタＡ、Ｂの出力が比較器４で比較さ
れ一致信号が駆動回路１０に出力するう 以上のように本発明は乱数を利用して日送り制御の駆動
のタイミングを遅らせることがで＾るので、コインロッ
カー１個分の電源容量のみで、全てのロッカーの駆動が
可能になるので、電源の容積及びコストを大巾に低減さ
せることができるという実用的効果を奏する。
図は本発明の一実施例を表わしたコインロッカーの制御
回路図である。 １・・・駆動回路、 匠・・・乱数発生回路、 １・・・遅延タイミング回路。 Ａ、Ｂ・・・カウンタ、 １．６・・・フリップフロップ。 特許出願人 国産金属工業株式会社 ７２、−５ 代理人 弁理士入江：′晃
回路図である。 １・・・駆動回路、 匠・・・乱数発生回路、 １・・・遅延タイミング回路。 Ａ、Ｂ・・・カウンタ、 １．６・・・フリップフロップ。 特許出願人 国産金属工業株式会社 ７２、−５ 代理人 弁理士入江：′晃
Claims (1)
- 日送り制御の駆動回路と、この駆動回路の動作を乱数発
生の値に比例した時間だけタイミングを遅らせる遅延タ
イミング発生回路と、乱数を発生させる乱数発生回路に
より全てのコインロッカーの日送り制御の駆動のタイミ
ングを順次遅らせることを特徴とするコイン口、カーの
日送り制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20510981A JPS58106681A (ja) | 1981-12-21 | 1981-12-21 | コインロツカ−の日送り制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20510981A JPS58106681A (ja) | 1981-12-21 | 1981-12-21 | コインロツカ−の日送り制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106681A true JPS58106681A (ja) | 1983-06-25 |
Family
ID=16501564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20510981A Pending JPS58106681A (ja) | 1981-12-21 | 1981-12-21 | コインロツカ−の日送り制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106681A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4497816A (en) * | 1982-07-30 | 1985-02-05 | Dainippon Pharmaceutical Co., Ltd. | 7-(4-Pyridyl)-1,8-naphthyridine derivatives and their antibacterial compositions |
| JPH0253399A (ja) * | 1988-08-18 | 1990-02-22 | Nissan Motor Co Ltd | 多重送受信装置 |
| JPH02184199A (ja) * | 1989-01-10 | 1990-07-18 | Matsushita Electric Ind Co Ltd | 端末機器インターフェイス |
| JPH02184198A (ja) * | 1989-01-10 | 1990-07-18 | Matsushita Electric Ind Co Ltd | 端末機器インターフェイス |
-
1981
- 1981-12-21 JP JP20510981A patent/JPS58106681A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4497816A (en) * | 1982-07-30 | 1985-02-05 | Dainippon Pharmaceutical Co., Ltd. | 7-(4-Pyridyl)-1,8-naphthyridine derivatives and their antibacterial compositions |
| JPH0253399A (ja) * | 1988-08-18 | 1990-02-22 | Nissan Motor Co Ltd | 多重送受信装置 |
| JPH02184199A (ja) * | 1989-01-10 | 1990-07-18 | Matsushita Electric Ind Co Ltd | 端末機器インターフェイス |
| JPH02184198A (ja) * | 1989-01-10 | 1990-07-18 | Matsushita Electric Ind Co Ltd | 端末機器インターフェイス |
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