JPS58103232A - Inverter circuit - Google Patents
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- JPS58103232A JPS58103232A JP56201546A JP20154681A JPS58103232A JP S58103232 A JPS58103232 A JP S58103232A JP 56201546 A JP56201546 A JP 56201546A JP 20154681 A JP20154681 A JP 20154681A JP S58103232 A JPS58103232 A JP S58103232A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
Abstract
Description
【発明の詳細な説明】
本発明は、立上シ時間の速いＢｕｆｆｅｒｄ ＦＥＴＬ
ｏｇｉｃ （以下ＢＦＬと略す）のインバータ回路に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a Buffer FETL with fast start-up time.
The present invention relates to an inverter circuit of OGIC (hereinafter abbreviated as BFL).
最近、移動度がシリコン（以下Ｓｉと略す）に比べ５〜
６倍も大きいガリウム砒素（以下ＧａＡａ ）材料が注
目を浴び、これを使ったＧａＡｓ ＩＣの開発が急速に
行なわれている。Recently, the mobility has been shown to be 5~5 compared to silicon (hereinafter abbreviated as Si).
Gallium arsenide (hereinafter referred to as GaAa) material, which is six times larger, has attracted attention, and GaAs ICs using this material are being rapidly developed.
現在開発が進められているＧａＡｓ ＩＣの主要能動素
子は、Ｍｅｔａｌ ５ｃｈｏｔｔｋｙ ＦＥＴ （以下
ＭＥＳ ＦＥＴと略す）である。ＭＥＳ ＦＥＴの中で
も、製造が比較的容易なディゾレション型（以下り型と
略す）が多く作られている。Ｄ型ＭＥＳ ＦＥＴで構成
されたロジック回路ハ、一般にノーマリ・オン型といわ
れ、消費電力は大きいけれど、立上り時間が速い特徴を
もっている。このノーマリ・オンとは、ｒＬト・ンース
間直圧Ｖ。８が０ （ｖ）で、ドレイン電流が流れてい
及び１０２には、それぞれ（ト）、（−）の電圧が印加
される。The main active element of GaAs ICs currently under development is a Metal 5chottky FET (hereinafter abbreviated as MES FET). Among MES FETs, many are made of the desolation type (hereinafter abbreviated as the desorption type), which are relatively easy to manufacture. Logic circuits composed of D-type MES FETs are generally referred to as normally-on type, and although they consume large amounts of power, they are characterized by fast rise times. This normally on means the direct pressure V between rL and tone. 8 is 0 (V), a drain current flows, and voltages (T) and (-) are applied to 102 and 102, respectively.
その値は、およそ＋４（ｖ）〜＋５（ｖ）及び−３（ｖ
）〜−５（ｖ）である。端子１０３は、接地電位に保た
れている。Its values are approximately +4(v) to +5(v) and -3(v
) to -5(v). Terminal 103 is maintained at ground potential.
端子１０４及び１０５は、このインバータ回路の入力端
子及び出力端子を示す。１０６．１０７．１０８及びｌ
１０ＩｉＤ型ＭＥＳ ＦＥＴで構成されティる０１０
９は、ダイオードでレベルシフトを行なわせるだめのも
のである。前述のＤ型ＭＥＳ ＦＥＴ １０６及び１０
７は、インバータ回路を構成している。すなわちＦＥＴ
１０６ は、ドライバーとして動作して、ＦＥＴ１０７
は、負荷として動作する。従って、ＦＥＴ １０６及び
１０７のダート幅Ｗと、ダート長りとの比へは、少なく
とも２以上に設定されている。また、ＦＥＴ １０８は
、ソース・フォロワとして動作する。Terminals 104 and 105 represent the input and output terminals of this inverter circuit. 106.107.108 and l
010 composed of 10IiD type MES FET
Reference numeral 9 is a diode for level shifting. The aforementioned D-type MES FETs 106 and 10
7 constitutes an inverter circuit. That is, FET
106 operates as a driver and drives FET107
acts as a load. Therefore, the ratio between dart width W and dart length of FETs 106 and 107 is set to at least 2 or more. FET 108 also operates as a source follower.
ＦＥＴ １１０ は電流源として動作する。第１図の
場合、ケ゛−ト・ソース間電圧ｖＧ８がＯ（ｖ）である
から、トンイン電流は、いわゆる’Ｄ８Ｂが流れる。FET 110 operates as a current source. In the case of FIG. 1, since the gate-source voltage vG8 is O(v), a so-called 'D8B' flows as the tunnel current.
と、ソース・フォロワを主体としたレベルシフト回路に
よって構成されている。It consists of a level shift circuit mainly consisting of a source follower.
このインバータ回路は、現在もつとも速いといわれてい
るが、ＦＥＴ １０８のダート電圧がＨレベルになると
、ダート電流が流れる欠点を有している。Although this inverter circuit is currently said to be extremely fast, it has the drawback that a dart current flows when the dart voltage of the FET 108 reaches an H level.
端子１０４に印加される信号電圧振幅は、ＦＥＴのピン
チオフ電圧７１以上必要である。すなわち、Ｖ ＝
−２（ｖ）とすれば、入力電圧はθ〜−２，，５（ｖ）
＜らいである。このとき、ＦＥＴ １０６のドレイン
端子電圧は、（→側の電源電圧になる。（ト）側電源電
圧Ｖ を＋４．５ （ｖ）にすれば、該出力電圧は、入
力室Ｄ
圧に応じて＋４．５ （Ｖ）〜Ｏ（ｖ）になる。この出
力電圧を受けるレベルシフト回路の動作は、次のように
なる。The signal voltage amplitude applied to the terminal 104 needs to be equal to or higher than the pinch-off voltage 71 of the FET. That is, V =
-2(v), the input voltage is θ~-2,,5(v)
<It's leprosy. At this time, the drain terminal voltage of the FET 106 becomes the power supply voltage on the (→ side. If the (G) side power supply voltage V is set to +4.5 (v), the output voltage changes according to the input chamber D pressure. +4.5 (V) to O(v).The operation of the level shift circuit that receives this output voltage is as follows.
電流源として動作するＦＥＴ １１０は、ｖＧｓ＝＝−
０で■Ｄｉｓを吸い込んでいる。従って、ＦＥＴ １０
８のドレイン電流もＩＤ５ｓとなり、ｖＧＳもＯ（Ｖ）
になっている。ＦＥＴ １０８のダート電圧が＋４．５
（Ｖ）になると、コ（７）ＦＥＴ Ｉ Ｏ８０ソース
電圧も＋４．５ （ｖ）になる。その結果、ＦＥＴ１０
８のドレイン・ソース間電圧ｖＤｓは０（ｖ）になり、
電圧源ｖＤＤから流すドレイン電流は０になる。しかし
、ＦＥＴ １１０によって１゜８８の電流が吸い込まれ
る結果、ＦＥＴ １０８のケ゛−ト・ソース間は、ショ
ットキー接合が順方向にバイアスされて、ダート電流が
流れる。デート電流が流れたことで、ＦＥＴ １０７に
よる電圧降下が生じる。それゆえ、ＦＥＴ １０８のｆ
−）電圧は、＋４．５ （Ｖ）よシ低下し通常３．５
（ｖ）ぐらいになる。従って、レベルシフトは、ＦＥＴ
１０８のダート・ソースの順方向電圧とダイオード１０
９の順方向電圧との加算値だけシフトされる。すなわち
、ショットキー接合の順方向電圧を０．７ （Ｖ）とす
れば、２、８ （Ｖ）シフトされる。ＦＥＴ １０８の
ｆ−）電圧＋３．５ （ｖ）〜０（ｖ）は、２．８（ｖ
）シフトされ、出力端子１０５には、＋０．７ （Ｖ）
〜−２，８（ｖ）が出力され、入力信号レベルと合せて
いる。FET 110 operating as a current source has vGs==-
At 0, ■Dis is inhaled. Therefore, FET 10
The drain current of 8 is also ID5s, and vGS is also O(V)
It has become. Dart voltage of FET 108 is +4.5
(V), the source voltage of the (7) FET IO80 also becomes +4.5 (V). As a result, FET10
The drain-source voltage vDs of 8 becomes 0 (v),
The drain current flowing from the voltage source vDD becomes zero. However, as a result of the 1.88 current being sunk by FET 110, the Schottky junction is forward biased and a dart current flows between the gate and source of FET 108. The date current flows, causing a voltage drop across FET 107. Therefore, f of FET 108
-) voltage decreases by +4.5 (V) and is usually 3.5
It will be about (v). Therefore, the level shift is
Dirt source forward voltage of 108 and diode 10
It is shifted by the sum of the forward voltage of 9. That is, if the forward voltage of the Schottky junction is 0.7 (V), it is shifted by 2.8 (V). The f-) voltage of FET 108 +3.5 (v) ~ 0 (v) is 2.8 (v
), and the output terminal 105 has +0.7 (V)
~-2,8 (v) is output and matched with the input signal level.
このインバータ回路の欠点は、前述の動作説明で示した
ように、ケ９−ト電流が流れることである。The drawback of this inverter circuit is that a gate current flows, as shown in the above explanation of operation.
（５）
ｆ−）電流が流れることによって、出力端子１０５から
見た内部抵抗が増加する。すなわち、ダート電流の供給
が、ＦＥＴ １０７から行なわれるために、内部抵抗は
、ＦＥＴ １０７の出力抵抗ｒ。Ｓに対応する。したが
って、出力端子１０５に接続される次段インバータのｒ
−）容量及びその他の配線容量等の充電は、ＦＥＴ １
０７の出力抵抗ｒＤＳを介して行なわれる。このことは
、従来のＭＯＳ ＦＥＴを用いたいインバータ回路と同
じである。(5) f-) As the current flows, the internal resistance seen from the output terminal 105 increases. That is, since the dirt current is supplied from the FET 107, the internal resistance is the output resistance r of the FET 107. Corresponds to S. Therefore, r of the next stage inverter connected to the output terminal 105
-) For charging capacitance and other wiring capacitance, use FET 1
This is done through the output resistor rDS of 07. This is the same as an inverter circuit that uses conventional MOS FETs.
本発明の目的は、前記した従来のＢＦＬの欠点である？
−）電流の流れを止め、ダート容量等の充電速度を向上
させ、立上シ時間を速くする回路を提供することである
。The purpose of the present invention is to overcome the drawbacks of the conventional BFL described above.
-) To provide a circuit that stops the flow of current, improves the charging speed of dart capacitors, etc., and speeds up the start-up time.
次に、本発明に係るイン・ぐ−夕回路を実施例に基づい
て説明する。Next, an in/output circuit according to the present invention will be explained based on an embodiment.
第２図は、本発明の実施例を示す回路図である。FIG. 2 is a circuit diagram showing an embodiment of the present invention.
第２図において、第１図に示された要素と同一機能を有
する要素には同一の参照番号を付し、その詳しい説明は
省略する。図において、２１１，２１２は、Ｄ型ＭＥＳ
ＦＥＴであって、ＦＥＴ ２１１はドライ（６）
・Ｓ−１ＦＥＴ ２１２は負荷として動作し、２つのＦ
ＥＴ ハ、インバータ回路を構成している。このインバ
ータ回路の入力信号は、ソースフォロワ出力１０５から
与えられる。したがって、ＦＥＴ２１１及びＦＥＴ ２
１２から成るインバータ回路は、従来例のインバータ回
路に対して一種の帰還を施すことになる。In FIG. 2, elements having the same functions as those shown in FIG. 1 are given the same reference numerals, and detailed explanation thereof will be omitted. In the figure, 211 and 212 are D-type MES
FET, FET 211 is dry (6) ・S-1 FET 212 operates as a load, and two FETs
ET c, constitutes an inverter circuit. The input signal of this inverter circuit is given from the source follower output 105. Therefore, FET211 and FET2
The inverter circuit consisting of 12 provides a type of feedback to the conventional inverter circuit.
次に、このように構成された回路の動作について説明す
る。Next, the operation of the circuit configured as described above will be explained.
端子１０４に入力信号が印加され、その人力信号が”Ｌ
″レベルあるとき、ＦＥＴ １０６のドレイン電圧は、
”Ｈ”レベルにある。このとき、仮にＦＥＴ ２１１及
び２１２が無いとすると、該ドレイン電圧は、＋ｖＤＤ
（！；＋４５ｖ）になるが、ダート電流分によるＦＥＴ
１０７の電圧降下により４５（ｖ）よりも幾分低下す
る。他方、本発明におけるＦＥＴ２１１及び２１２が存
在すると、ＦＥＴ ｌ ０６のドレイン電圧は、電源電
圧十ｖＤＤをＦＥＴ １０７及びＦＥＴ ２１２で分圧
された値となる。An input signal is applied to the terminal 104, and the human input signal is "L".
'' level, the drain voltage of FET 106 is
It is at "H" level. At this time, if there are no FETs 211 and 212, the drain voltage will be +vDD
(!; +45v), but the FET due to the dart current
The voltage drop at 107 causes it to be somewhat lower than 45(v). On the other hand, when the FETs 211 and 212 according to the present invention are present, the drain voltage of the FET l 06 becomes a value obtained by dividing the power supply voltage 10 vDD by the FET 107 and the FET 212.
また、ＦＥＴ １０６のダート電圧が”Ｌ”であれば、
ＦＥＴ １０６のドレイン電圧は”Ｈ”であり、出力端
子１０５もＨ”になる。したがって、ＦＥＴ １０６と
２１１とは互いに逆の動作をすることになる。Also, if the dart voltage of FET 106 is "L",
The drain voltage of FET 106 is "H", and the output terminal 105 also becomes "H". Therefore, FETs 106 and 211 operate in opposite directions.
ＰＥＴ １０６がオフになっているとき、ＦＥＴ ２１
１がオンとなるから、この場合のオン電流は、端子１０
１に印加された電圧源＋ｖＤＤより ＦＥＴ １０７及
び２１２を介して流れる。その結果、ＦＥＴ１０６のド
レイン電圧は、前記の如（ＦＥＴ１０７と２１２とによ
る＋ｖＤＤの分圧値として与えられる。ＦＥＴ１０７と
２１２とが同じダート幅Ｗとダート長りを有していれば
、分圧値は、はぼ捧になる。Ｗ／Ｌを、ＦＥＴ １０７
に比べＦＥＴ ２１２の方を小さくす゛れば、分圧値が
ＦＥＴ ２１２の方に大きくかかるので、ＦＥＴ １０
６のドレイン電圧の振幅は大きくなる。いま、ＦＥＴ
１０７及び２１２のＷ／Ｌを等しくすれば、ＦＥＴ １
０６のドレイン電圧は、はぼ＋ＶＤＤ／２ ＝ ２．３
（ｖ）になる。ＦＥＴ １０８とＦＥＴ２１０（７）
Ｗ／Ｌ カ等しければ、ＦＥＴ ２１０ （７） Ｖ
Ｐ＝Ｏに対応する■ＤＳＳは、ＦＥＴ １０８でも同様
に流れる。When PET 106 is off, FET 21
1 is turned on, the on-current in this case is the terminal 10
1 flows through FETs 107 and 212 from the voltage source +vDD applied to VDD. As a result, the drain voltage of FET 106 is given as a divided voltage value of +vDD by FETs 107 and 212 as described above.If FETs 107 and 212 have the same dart width W and dart length, the divided voltage value I'm going to give it to you. W/L, FET 107
If FET 212 is made smaller than FET 10, the partial pressure value will be larger on FET 212.
The amplitude of the drain voltage of 6 becomes large. Now, FET
If the W/L of 107 and 212 are made equal, FET 1
The drain voltage of 06 is Habo+VDD/2 = 2.3
It becomes (v). FET 108 and FET 210 (7)
If W/L power is equal, FET 210 (7) V
■DSS corresponding to P=O flows in the FET 108 as well.
したがって該ＦＥＴのｆ−）・ソース電圧Ｖ。８−は、
０ （ｖ）になる。その結果、ＦＥＴ １０８のソース
電圧は、とのＦＥＴ １０８のダート電圧と等しくなる
。Therefore, f-) source voltage V of the FET. 8- is
It becomes 0 (v). As a result, the source voltage of FET 108 is equal to the dart voltage of FET 108.
このとき、ＦＥＴ １０８のドレイン・ソース電圧ｖＤ
ｓは、４．５−２．３ ＝ ２．２ （ｖ）となるので
、このＦＥＴ １０８の動作点は、十分に能動領域にあ
る。At this time, the drain-source voltage vD of FET 108
Since s is 4.5-2.3 = 2.2 (v), the operating point of this FET 108 is well within the active region.
しかも、ケ°−ト・ソース間が順方向にバイアスされる
こともなく、ダート電流は流れない。ＦＥＴ１０８のソ
ース電圧２．３ （ｖ）は、レベル・シシト・ダイオー
ド１０９によって、はぼ０．７ ｎ （ｖ） （ｎはダ
イオードの個数）だけシフトされる。いま、ｎ＝３とす
れば２．１ （ｖ）であるから出力端子１０５の電圧は
、２．３ （ｖ） −２，１（ｖ） ＝ ０．２ （ｖ
）となる。Furthermore, there is no forward bias between the gate and the source, and no dirt current flows. The source voltage of FET 108, 2.3 (v), is shifted by approximately 0.7 n (v), where n is the number of diodes, by level diode 109. Now, if n=3, it is 2.1 (v), so the voltage at the output terminal 105 is 2.3 (v) -2,1(v) = 0.2 (v
).
入力端子１０４に”Ｈ”レベルの入力信号が入りＦＥＴ
１０６がオンすれば、Ｆ’ＥＴ Ｉ Ｑ ５のドレイ
ン電圧はほぼ０（ｖ）になる。このとき、ＦＥＴ ２１
１で構成されたインバータ回路はオフしている。したが
って、ＦＥＴ １０６のドレイン電圧０ （ｖ）はＦＥ
Ｔ１０８に入力され、レベル・シフト・ダイオード２０
９を介して−２，１（ｖ）の信号として出力端子１０５
に出力されることになる。An "H" level input signal is input to the input terminal 104, and the FET
When 106 is turned on, the drain voltage of F'ET I Q 5 becomes approximately 0 (v). At this time, FET 21
The inverter circuit configured with 1 is off. Therefore, the drain voltage 0 (v) of FET 106 is FE
Input to T108, level shift diode 20
Output terminal 105 as a signal of -2,1 (v) via 9
will be output to .
（９）
以上説明したように、本発明によって従来例におけるイ
ンバータ回路に付加したＦＥＴ ２１１及び２１２は、
出力端子２０５の出力電圧が”Ｌ″レベルら”Ｈ”レベ
ルへ移るときに動作して、ＦＥＴ１０８のｆ−）・ソー
ス間が順方向に振られることを防止する。これによって
、イン・ぐ−夕回路のＦＥＴ １０８には、
（１） ）ｉ″−ト電流が流れず、また、（２）完全
なソースフォロワとして動作する、という特徴がある。(9) As explained above, the FETs 211 and 212 added to the inverter circuit in the conventional example according to the present invention are
It operates when the output voltage of the output terminal 205 moves from the "L" level to the "H" level, and prevents the voltage between the f-) and the source of the FET 108 from swinging in the forward direction. As a result, the FET 108 of the input circuit has the following characteristics: (1)) no current flows through it, and (2) it operates as a perfect source follower.
この（１）と（２）の特徴は表裏一体のことであるが、
ダート電流が流れないことは、該ｒ−）電極までの配線
抵抗がイン・ぐ−夕の動作速度に影響しにくいという作
用効果を奏する。すなわち、従来例に見るようにｒ−）
電流が流れると、接合での蓄積効果が生じ、オフする際
に過剰キャリアの放電に時間がかかシ速度の低下をまね
き、また、Ｄ型ＭＥＳ ＦＥＴでは、ショットキー接合
だからこの効果は少ないが、しかし、ｒ−）電流によっ
て結晶の深い準位にトラップされる確立が増加するので
、同様の速度低下を生じさせること（１０）
になる。本発明では、このケ゛−ト電流を流さないよう
にしたので、蓄積効果やトラップによる速度低下は、起
きない。These characteristics (1) and (2) are two sides of the same coin, but
The fact that no dart current flows has the effect that the wiring resistance up to the r-) electrode is less likely to affect the operating speed of the in/output. In other words, as seen in the conventional example, r-)
When current flows, an accumulation effect occurs in the junction, and when the transistor is turned off, it takes time to discharge excess carriers, resulting in a reduction in speed.Also, in D-type MES FETs, this effect is small because of the Schottky junction. , but the probability of being trapped in deep levels of the crystal by the r-) current increases, resulting in a similar slowdown (10). In the present invention, this gate current is not allowed to flow, so that no speed reduction occurs due to accumulation effects or traps.
さらに、このダート電流が流れないということによって
、入出力間が分離されるため、完全なソースフォロワと
して動作し、これによって、出力端子２０５よシ見た内
部抵抗は、ＦＥＴ ２０８のｇｍ（相互コンダクタンス
）の逆数に等しくなる。従来例では、内部抵抗がほぼ’
ＤＳであったのに対し、本発明では、１７２ｍになる。Furthermore, since this dart current does not flow, the input and output are isolated, so it operates as a perfect source follower. As a result, the internal resistance seen from the output terminal 205 is equal to the gm (transconductance) of the FET 208. ) is equal to the reciprocal of In the conventional example, the internal resistance is approximately
In contrast to the DS, the distance in the present invention is 172 m.
出力端子２０５に等制約に接続される容量の充電は、本
発明による低内部抵抗による方が速くなる。しかも、立
上り及び立下りの時間が、はぼ等しくなる。立上りの時
定数は、ＦＥＴ １０８のｇｍと容量Ｃとの積Ｃ／ｇｍ
になる。立下りは、ＦＥＴ１０６のオン抵抗１／ｇｍｏ
と容量Ｃとの積Ｃ／ｙ になる。ＦＥＴ １０６及び
ＦＥＴ６
１０８のＷ／Ｌを等しく設計していれば、立上り、立下
りの時間は、はぼ等しくなる。Charging of the capacitor equiconstrainedly connected to the output terminal 205 is faster due to the low internal resistance according to the present invention. Moreover, the rising and falling times are approximately equal. The rising time constant is the product C/gm of gm of FET 108 and capacitance C.
become. The falling edge is the on-resistance of FET106 1/gmo
The product of C and capacitance C is C/y. If the W/L of FET 106 and FET6 108 are designed to be equal, the rise and fall times will be approximately equal.
さらに、出力振幅をＦＥＴ １０７及び２１２の■化の
比を変えることによって選べる特徴をもっている。これ
は、該インバータ回路に接続される回路への自由度が増
えたことで、それだけ設計しやすいものである。Furthermore, it has the feature that the output amplitude can be selected by changing the ratio of the FETs 107 and 212. This is because the degree of freedom for the circuits connected to the inverter circuit has increased, making it easier to design.
なお、本発明の実施例においては、 ＧａＡｓを用いた
Ｄ型ＭＥＳ ＦＥＴを能動素子として使用したが、通常
の接合型ＦＥＴにも適用でき、同様の効果を得られるも
のである。In the embodiments of the present invention, a D-type MES FET using GaAs is used as an active element, but a normal junction FET can also be applied and similar effects can be obtained.
第１図は、従来のＢｕｆｆｅｒｅｄ ＦＥＴ Ｌｏｇｉ
ｃのインバータ回路を示す回路図、
第２図は、本発明によるＢｕｆｆｅｒｅｄ ＦＥＴ Ｌ
ｏｇｉｃのインバータ回路の一実施例を示す回路図であ
る。
１０４．１０５・・・インバータ入力端子、１０６〜１
０８．１１０・・・Ｄ型ＭＥＳ ＦＥＴ、 １０９・・
・ダイオード、２１１．２１２・・・Ｄ型ＭＥＳ ＦＥ
Ｔ。Figure 1 shows the conventional Buffered FET Logi
FIG. 2 is a circuit diagram showing the inverter circuit of c.
FIG. 2 is a circuit diagram showing an example of an ogic inverter circuit. 104.105...Inverter input terminal, 106-1
08.110...D type MES FET, 109...
・Diode, 211.212...D type MES FE
T.
Claims (1)
ジスタと、ダイオードとヲ備え、第１及び第２のトラン
ジスタは、第１のトランジスタかドライバー、第２のト
ランジスタが負荷になるように、接地電位と第１の電圧
源との間に接続され、第３及び第４のトランジスタ及び
ダイオードは第３のトランジスタがソースフォロヮ、第
４のトランジスタが電流源、ダイオードがレベルシフト
になるように、第２の電圧源と第１の電圧源との間に接
続され、第５及び第６のトランジスタは、第５のトラン
ジスタがドライバー、第６のトランジスタが負荷になる
ように、接地電位と前記第１トランジスタの出力端子と
の間に接続され、前記第１のトランジスタの入力端子に
信号が印加され、該第１のトランジスタの出力は、前記
第３のトラン・クスタの入力端子に印加され、該第３の
トランジスタの出力は、前記ダイオードを介して出力さ
れると共に、前記第５のトランジスタの入力端子に印加
されるように構成したインバータ回路。It is equipped with first, l, and second voltage sources, first to sixth transistors, and diodes, and the first and second transistors are the first transistor or driver, and the second transistor is the load. The third and fourth transistors and diodes are connected between the ground potential and the first voltage source such that the third transistor is a source follower, the fourth transistor is a current source, and the diode is a level shifter. is connected between the second voltage source and the first voltage source, and the fifth and sixth transistors are connected to ground potential such that the fifth transistor is a driver and the sixth transistor is a load. and a signal is applied to the input terminal of the first transistor, and the output of the first transistor is applied to the input terminal of the third transistor. , an inverter circuit configured such that the output of the third transistor is output through the diode and is applied to the input terminal of the fifth transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201546A JPS58103232A (en) | 1981-12-16 | 1981-12-16 | Inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201546A JPS58103232A (en) | 1981-12-16 | 1981-12-16 | Inverter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103232A true JPS58103232A (en) | 1983-06-20 |
Family
ID=16442837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56201546A Pending JPS58103232A (en) | 1981-12-16 | 1981-12-16 | Inverter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103232A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198911A (en) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | Field effect transistor amplifier |
| US4931669A (en) * | 1987-03-11 | 1990-06-05 | Mitsubishi Denki Kabushiki Kaisha | High speed logic circuit having output feedback |
| US5705940A (en) * | 1990-07-16 | 1998-01-06 | Raytheon Company | Logic family for digitally controlled analog monolithic microwave integrated circuits |
-
1981
- 1981-12-16 JP JP56201546A patent/JPS58103232A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198911A (en) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | Field effect transistor amplifier |
| JPH0461524B2 (en) * | 1982-05-17 | 1992-10-01 | Hitachi Ltd | |
| US4931669A (en) * | 1987-03-11 | 1990-06-05 | Mitsubishi Denki Kabushiki Kaisha | High speed logic circuit having output feedback |
| US5705940A (en) * | 1990-07-16 | 1998-01-06 | Raytheon Company | Logic family for digitally controlled analog monolithic microwave integrated circuits |
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