JPH05315941A - Logic circuit - Google Patents

Logic circuit

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JPH05315941A
JPH05315941A JP4121587A JP12158792A JPH05315941A JP H05315941 A JPH05315941 A JP H05315941A JP 4121587 A JP4121587 A JP 4121587A JP 12158792 A JP12158792 A JP 12158792A JP H05315941 A JPH05315941 A JP H05315941A
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JP
Japan
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mesfet
type depletion
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drain
type
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JP4121587A
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Shinichi Oe
信一 小江
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NEC Corp
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Abstract

PURPOSE:To reduce current consumption without reducing an operation speed in a SCFL logic circuit based on an n-type depression MESFET. CONSTITUTION:This logic circuit consists of a differential pair using n-type MESFETs and a level shifting circuit. To control a level shifting current by a signal having a phase reversed from that of a level shift signal, resistors 14, 15 or 16, 17 are serially connected and voltage Vgs impressed between the gate and source of an n-type depression MESFET 6 or 7 for determining the current is changed. Consequently the driving capacity of the n-type depression MESFET necessary for the charging/discharging of load capacity can be improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、論理回路に関し、特
に、n型ディプリーションMESFET集積回路におけ
る論理回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit, and more particularly to a logic circuit in an n-type depletion MESFET integrated circuit.

【0002】[0002]

【従来の技術】従来のn型ディプリーションMESFE
Tで形成されたSCFL(Source Couple
d FET Logic)の論理回路を図5に示す。
2. Description of the Related Art Conventional n-type depletion MESFE
SCFL (Source Couple) formed by T
FIG. 5 shows a logic circuit of d FET Logic).

【0003】従来のn型ディプリーションMESFET
により形成されたSCFLの論理回路は、n型ディプリ
ーションMESFET21〜27と、ダイオード28、
29と、抵抗32、33から成っている。n型ディプリ
ーションMESFET21〜23と、抵抗32、33か
ら成る差動対にて基準電圧に対する入力電圧の正相、逆
相の信号を形成し、他の論理回路の入力レベルとインタ
フェースを得るために、n型ディプリーションMESF
ET24〜27とダイオード28、29とから成るレベ
ルシフト回路によりレベルシフトを行って出力する。
Conventional n-type depletion MESFET
The logic circuit of the SCFL formed by the n-type depletion MESFETs 21 to 27, the diode 28,
29, and resistors 32 and 33. In order to obtain an interface with the input level of another logic circuit by forming signals of positive phase and negative phase of the input voltage with respect to the reference voltage by the differential pair composed of the n-type depletion MESFETs 21 to 23 and the resistors 32 and 33. To n-type depletion MESF
Level shift is performed by a level shift circuit including ETs 24 to 27 and diodes 28 and 29, and the result is output.

【0004】負荷容量がある場合には、出力“Hig
h”レベルの時に上側のn型ディプリーションMESF
ET24、25により充電し、出力“Low”レベルの
時に下側のn型ディプリーションMESFET26、2
7により放電する。
When there is a load capacity, the output "High"
Upper n-type depletion MESF at h "level
The n-type depletion MESFET 26, 2 on the lower side is charged by the ET 24, 25 when the output is at "Low" level.
It discharges by 7.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上述し
た従来のn型ディプリーションMESFETで形成され
たSCFLの論理回路は、出力のレベルシフト回路の電
流をn型ディプリーションMESFET及びそのバイア
ス電圧(Vcs)で決定し、出力の“High”、“L
ow”のレベルによらず一定の電流で行っているため
に、出力の負荷容量により定電流を大きくしなければな
らなくなり、電流が増加する課題があった。
However, in the SCFL logic circuit formed of the above-mentioned conventional n-type depletion MESFET, the current of the output level shift circuit is changed to the n-type depletion MESFET and its bias voltage ( Vcs) and output "High", "L"
Since a constant current is used irrespective of the "ow" level, the constant current must be increased due to the output load capacitance, and there is a problem that the current increases.

【0006】また、定電流を大きくしないと、速度が遅
くなるという課題があつた。
Further, there is a problem that the speed becomes slow unless the constant current is increased.

【0007】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸課題を解決することを可能とした新規な論理
回路を提供することにある。
The present invention has been made in view of the above-mentioned conventional circumstances, and therefore, an object of the present invention is to provide a novel logic circuit capable of solving the above-mentioned problems inherent in the prior art. Especially.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る論理回路は、差動対と、レベルシフト
回路とから成り、各レベルシフトへの信号の逆相信号に
て各レベルシフトの電流を制御する為の抵抗及びダイオ
ードを備えて構成される。
In order to achieve the above object, a logic circuit according to the present invention comprises a differential pair and a level shift circuit, each of which is a reverse phase signal of a signal for each level shift. It is configured to include a resistor and a diode for controlling the level shift current.

【0009】即ち、本発明に係る論理回路は、更に詳し
くは、入力端子にゲートが接続された第1のn型ディプ
リーションMESFETと、ゲートが基準電圧に接続さ
れソースが前記第1のn型ディプリーションMESFE
Tのソースに接続された第2のn型ディプリーションM
ESFETと、ドレインが前記第1、第2のn型ディプ
リーションMESFETのソースに接続されゲートがバ
イアス電圧に接続されソースが接地された第3のn型デ
ィプリーションMESFETと、一端が前記第1のn型
ディプリーションMESFETのドレインに接続され他
端が電源に接続された第1の抵抗と、一端が前記第2の
n型ディプリーションMESFETのドレインに接続さ
れ他端が電源に接続された第2の抵抗と、ゲートが前記
第1のn型ディプリーションMESFETのドレイン接
続されドレインが電源に接続された第4のn型ディプリ
ーションMESFETと、ゲートが前記第2のn型ディ
プリーションMESFETのドレインに接続されドレイ
ンが電源に接続された第5のn型ディプリーションME
SFETと、アノードが前記第4のn型ディプリーショ
ンMESFETのソースに接続されカソードが逆相出力
端子に接続された第1のダイオードと、アノードが前記
第5のn型ディプリーションMESFETのソースに接
続されカソードが正相出力端子に接続された第2のダイ
オードと、逆相出力端子と接地の間に直列に接続された
第3、第4の抵抗と、正相出力端子と接地の間に直列に
接続された第5、第6の抵抗と、ドレインが逆相出力端
子に接続されゲートが前記第5、第6の抵抗の接続点に
接続された第6のn型ディプリーションMESFET
と、ドレインが正相出力端子に接続されゲートが前記第
3、第4の抵抗の接続点に接続された第7のn型ディプ
リーションMESFETと、アノードが前記第6のn型
ディプリーションMESFETのソースに接続されカソ
ードが接地された第3のダイオードと、アノードが前記
第7のn型ディプリーションMESFETのソースに接
続されカソードが接地された第4のダイオードとを具備
している。
More specifically, the logic circuit according to the present invention, more specifically, includes a first n-type depletion MESFET having a gate connected to an input terminal, and a gate connected to a reference voltage and a source connected to the first n-type. Type depletion MESFE
A second n-type depletion M connected to the source of T
An ESFET, a third n-type depletion MESFET having a drain connected to the sources of the first and second n-type depletion MESFETs, a gate connected to a bias voltage and a source grounded, and one end of the third n-type depletion MESFET. No. 1 first resistor connected to the drain of the n-type depletion MESFET and the other end thereof connected to the power supply, and one end connected to the drain of the second n-type depletion MESFET and the other end connected to the power supply A second resistance, a fourth n-type depletion MESFET having a gate connected to the drain of the first n-type depletion MESFET and a drain connected to a power source, and a gate having the second n-type. Fifth n-type depletion ME connected to drain of depletion MESFET and drain connected to power supply
SFET, a first diode whose anode is connected to the source of the fourth n-type depletion MESFET and whose cathode is connected to the negative phase output terminal, and whose anode is the source of the fifth n-type depletion MESFET. Between the positive-phase output terminal and ground, the second diode connected to the positive-phase output terminal and the cathode, and the third and fourth resistors connected in series between the negative-phase output terminal and ground. And a fifth resistor connected in series to the sixth resistor, and a sixth n-type depletion MESFET having a drain connected to the anti-phase output terminal and a gate connected to the connection point of the fifth resistor and the sixth resistor.
And a seventh n-type depletion MESFET having a drain connected to the positive phase output terminal and a gate connected to the connection point of the third and fourth resistors, and an anode having the sixth n-type depletion. It comprises a third diode connected to the source of the MESFET and having its cathode grounded, and a fourth diode whose anode is connected to the source of the seventh n-type depletion MESFET and whose cathode is grounded.

【0010】[0010]

【実施例】次に本発明をその好ましい各実施例について
図面を参照しながら具体的に説明する。
BEST MODE FOR CARRYING OUT THE INVENTION The present invention will now be specifically described with reference to the drawings for each of its preferred embodiments.

【0011】図1は本発明による第1の実施例を示す回
路構成図である。
FIG. 1 is a circuit configuration diagram showing a first embodiment according to the present invention.

【0012】図1を参照するに、本発明によるn型ディ
プリーションMESFETの論理回路の第1の実施例
は、n型ディプリーションMESFET1〜7と、ダイ
オード8〜11と、抵抗12〜17とから成る。入力部
の差動対は従来例と同じなので、動作が異なるレベルシ
フト回路(n型ディプリーションMESFET4〜7、
ダイオード8〜11、抵抗14〜17)について説明す
る。
Referring to FIG. 1, a first embodiment of a logic circuit of an n-type depletion MESFET according to the present invention is an n-type depletion MESFET 1-7, diodes 8-11, and resistors 12-17. It consists of and. Since the differential pair of the input section is the same as the conventional example, the level shift circuits (n-type depletion MESFETs 4 to 7,
The diodes 8 to 11 and the resistors 14 to 17) will be described.

【0013】図1及び第1の実施例の動作説明図である
図2において、入力信号即ち正相出力Qが“High”
になる時に逆相出力QBの電圧により形成されるn型デ
ィプリーションMESFET7のゲートソース電圧Vg
sは小さくなり、MESFET7のドレインソース電流
が減少する。そのためにn型ディプリーションMESF
ETによる負荷容量への充電が容易になる。
In FIG. 1 and FIG. 2 which is an explanatory view of the operation of the first embodiment, the input signal, that is, the positive phase output Q is "High".
, The gate-source voltage Vg of the n-type depletion MESFET 7 formed by the voltage of the reverse phase output QB
s becomes small, and the drain source current of the MESFET 7 decreases. Therefore, n-type depletion MESF
It becomes easy to charge the load capacity by ET.

【0014】逆に正相出力が“Low”になる時にはn
型ディプリーションMESFET7のゲートソース電圧
Vgsは大きくなってMESFET7のgmが高くな
る。そのために、n型ディプリーションMESFET7
による負荷容量からの放電が容易になる。
On the contrary, when the positive phase output becomes "Low", n
The gate-source voltage Vgs of the type depletion MESFET 7 increases and the gm of the MESFET 7 increases. Therefore, n-type depletion MESFET7
Makes it easier to discharge from the load capacity.

【0015】逆相出力動作は、正相出力動作の逆の動作
となる。
The reverse phase output operation is the reverse operation of the normal phase output operation.

【0016】図3は本発明による第2の実施例を示す回
路構成図である。
FIG. 3 is a circuit configuration diagram showing a second embodiment according to the present invention.

【0017】図3を参照するに、本発明による第2の実
施例は、n型ディプリーションMESFET1〜7と、
ダイオード8、9と、抵抗12〜19とから成ってい
る。
Referring to FIG. 3, a second embodiment according to the present invention comprises n-type depletion MESFETs 1-7,
It is composed of diodes 8 and 9 and resistors 12 to 19.

【0018】この第2の実施例では、前記した第1の実
施例のダイオード10、11の代わりに抵抗18、19
を使用している。第2の実施例は抵抗のためVgsの変
化幅を第1の実施例よりは小さくするが、素子ばらつき
を抑える効果がある。
In the second embodiment, resistors 18 and 19 are used instead of the diodes 10 and 11 of the first embodiment.
Are using. In the second embodiment, the change width of Vgs is smaller than that in the first embodiment due to the resistance, but it has an effect of suppressing the element variation.

【0019】図4は、本発明による第3の実施例を示す
回路構成図である。
FIG. 4 is a circuit configuration diagram showing a third embodiment according to the present invention.

【0020】図4を参照するに、本発明による第3の実
施例は、n型ディプリーションMESFET1〜7、2
0と、ダイオード8〜11と、抵抗12〜17から成る
2入力のOR(NOR)ゲートとなり、前記第1の実施
例とほぼ同様の効果がある。
Referring to FIG. 4, a third embodiment according to the present invention is an n-type depletion MESFET 1-7, 2.
0, the diodes 8 to 11, and the resistors 12 to 17 serve as a 2-input OR (NOR) gate, which has substantially the same effect as that of the first embodiment.

【0021】[0021]

【発明の効果】以上説明したように、本発明によれば、
“レベルシフト回路にて各レベルシフトに入る信号の逆
相の信号により各レベルシフトの電流を制御することに
より、従来の定電流のレベルシフトよりも動作周波数を
低くすることなく消費電流を小さくすることができる効
果が得られる。
As described above, according to the present invention,
"By controlling the current of each level shift by the signal of the opposite phase of the signal entering each level shift in the level shift circuit, the current consumption can be reduced without lowering the operating frequency compared with the conventional constant current level shift. The effect that can be obtained is obtained.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係る論理回路の第1の実施例を示す回
路構成図である。
FIG. 1 is a circuit configuration diagram showing a first embodiment of a logic circuit according to the present invention.

【図2】本発明による第1の実施例の動作説明図であ
る。
FIG. 2 is an operation explanatory diagram of the first embodiment according to the present invention.

【図3】本発明による第2の実施例を示す回路構成図で
ある。
FIG. 3 is a circuit configuration diagram showing a second embodiment according to the present invention.

【図4】本発明による第3の実施例を示す回路構成図で
ある。
FIG. 4 is a circuit configuration diagram showing a third embodiment according to the present invention.

【図5】従来例の回路図である。FIG. 5 is a circuit diagram of a conventional example.

【符号の説明】[Explanation of symbols]

1〜7、20…n型ディプリーションMESFET 8〜11…ダイオード 12〜19…抵抗 1-7, 20 ... n-type depletion MESFET 8-11 ... diode 12-19 ... resistance

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 入力端子にゲートが接続された第1のn
型ディプリーションMESFETと、ゲートが基準電圧
に接続されソースが前記第1のn型ディプリーションM
ESFETのソースに接続された第2のn型ディプリー
ションMESFETと、ドレインが前記第1、第2のn
型ディプリーションMESFETのソースに接続されゲ
ートがバイアス電圧に接続されソースが接地された第3
のn型ディプリーションMESFETと、一端が前記第
1のn型ディプリーションMESFETのドレインに接
続され他端が電源に接続された第1の抵抗と、一端が前
記第2のn型ディプリーションMESFETのドレイン
に接続され他端が電源に接続された第2の抵抗と、ゲー
トが前記第1のn型ディプリーションMESFETのド
レイン接続されドレインが電源に接続された第4のn型
ディプリーションMESFETと、ゲートが前記第2の
n型ディプリーションMESFETのドレインに接続さ
れドレインが電源に接続された第5のn型ディプリーシ
ョンMESFETと、アノードが前記第4のn型ディプ
リーションMESFETのソースに接続されカソードが
逆相出力端子に接続された第1のダイオードと、アノー
ドが前記第5のn型ディプリーションMESFETのソ
ースに接続されカソードが正相出力端子に接続された第
2のダイオードと、逆相出力端子と接地の間に直列に接
続された第3、第4の抵抗と、正相出力端子と接地の間
に直列に接続された第5、第6の抵抗と、ドレインが逆
相出力端子に接続されゲートが前記第5、第6の抵抗の
接続点に接続された第6のn型ディプリーションMES
FETと、ドレインが正相出力端子に接続されゲートが
前記第3、第4の抵抗の接続点に接続された第7のn型
ディプリーションMESFETと、アノードが前記第6
のn型ディプリーションMESFETのソースに接続さ
れカソードが接地された第3のダイオードと、アノード
が前記第7のn型ディプリーションMESFETのソー
スに接続されカソードが接地された第4のダイオードと
を有することを特徴とした論理回路。
1. A first n having a gate connected to an input terminal
Type depletion MESFET, the gate of which is connected to a reference voltage and the source of which is the first n-type depletion M
A second n-type depletion MESFET connected to the source of the ESFET and the drain of the first and second n-type depletion MESFETs.
Type depletion MESFET connected to the source, the gate connected to the bias voltage, and the source grounded
N-type depletion MESFET, a first resistor having one end connected to the drain of the first n-type depletion MESFET and the other end connected to a power supply, and one end of the second n-type depletion MESFET. A second resistor connected to the drain of the first MESFET and the other end thereof connected to the power source, and a fourth n-type transistor having the gate connected to the drain of the first n-type depletion MESFET and the drain connected to the power source. A precession MESFET, a fifth n-type depletion MESFET having a gate connected to the drain of the second n-type depletion MESFET and a drain connected to a power source, and an anode of the fourth n-type depletion MESFET. A first diode connected to the source of the second MESFET and connected to the negative phase output terminal of the cathode, and the fifth n of the anode. A second diode connected to the source of the depletion MESFET and having a cathode connected to the positive phase output terminal, third and fourth resistors connected in series between the negative phase output terminal and ground, and a positive phase Fifth and sixth resistors connected in series between the output terminal and the ground, and a sixth drain connected to the antiphase output terminal and a gate connected to the connection point of the fifth and sixth resistors. n-type depletion MES
An FET, a seventh n-type depletion MESFET having a drain connected to the positive phase output terminal and a gate connected to the connection point of the third and fourth resistors, and an anode of the sixth
A third diode connected to the source of the n-type depletion MESFET and having a cathode grounded; and a fourth diode connected to the source of the seventh n-type depletion MESFET and having a cathode grounded. A logic circuit characterized by having.
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* Cited by examiner, † Cited by third party
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