JPH1187498A - Semiconductor device and its manufacture - Google Patents
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- JPH1187498A JPH1187498A JP23923097A JP23923097A JPH1187498A JP H1187498 A JPH1187498 A JP H1187498A JP 23923097 A JP23923097 A JP 23923097A JP 23923097 A JP23923097 A JP 23923097A JP H1187498 A JPH1187498 A JP H1187498A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に比誘電率が３．５以下の低誘
電率膜を層間絶縁膜材料として用いた多層配線を有する
半導体装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a multilayer wiring using a low dielectric constant film having a relative dielectric constant of 3.5 or less as an interlayer insulating film material and a method of manufacturing the same. About the method.
【０００２】[0002]
【従来の技術】近年の半導体集積回路装置の高密度化に
伴って配線ピッチも狭小化されてきているが、配線層の
膜厚を薄くすると配線抵抗が増大するため配線層膜厚を
配線ピッチに伴って薄くできず、その結果、配線のアス
ペクト比が増大しつつある。そして、アスペクト比を低
下させることなく配線ピッチを狭小化したことによって
配線容量が増加しつつあり、デバイスの高速動作が阻害
されるようになってきている。そこで、配線容量を低減
することのできる手段として層間絶縁膜の材料に低誘電
率材料を使用する技術が注目を集めている。図７（ａ）
〜（ｄ）は、特開平８−１０７１４９号公報にて提案さ
れた、この種従来技術を説明するための工程順断面図で
ある。以下、この公報に開示された従来例について説明
する。図７（ａ）に示すように、基板１０１上にＴｉＮ
／ＡｌＣｕ／ＴｉＮなどからなる金属層を形成し、これ
をパターニングして金属導体１０２を形成する。次に、
図７（ｂ）に示すように、ＴＥＯＳ（テトラエトキシシ
ラン）を用いたプラズマＣＶＤ法により、ＳｉＯ2 から
なる酸化物ライナ１０３を形成する。このとき、酸化物
ライナ１０３は金属導体１０２の上表面で厚くその側面
で薄く形成される。次に、図７（ｃ）に示すように、ポ
リシルセキオキサン（ｐｏｌｙｓｉｌｓｅｑｕｉｏｘａ
ｎ）を塗布し、４００℃、１時間の熱処理を行って硬化
させ、低誘電率部材１２０を形成する。続いて、図７
（ｄ）に示すように、湿式エッチング法を用いたエッチ
・バックを行って、低誘電率部材１０４を金属導体１０
２の高さまたはそれより幾分高い高さに残す。その上に
ＴＥＯＳを用いたＳｉＯ2 の堆積によって、酸化物上部
層１０５を形成する。2. Description of the Related Art The wiring pitch has been narrowed with the recent increase in the density of semiconductor integrated circuit devices. However, when the film thickness of the wiring layer is reduced, the wiring resistance increases. Accordingly, the wiring cannot be thinned, and as a result, the aspect ratio of the wiring is increasing. Then, by reducing the wiring pitch without lowering the aspect ratio, the wiring capacitance is increasing, and the high-speed operation of the device is being hindered. Therefore, as a means for reducing the wiring capacitance, a technique of using a low dielectric constant material for the material of the interlayer insulating film has been receiving attention. FIG. 7 (a)
1 to (d) are sectional views in the order of steps for explaining this kind of conventional technique proposed in Japanese Patent Application Laid-Open No. 8-107149. Hereinafter, a conventional example disclosed in this publication will be described. As shown in FIG. 7A, a TiN
A metal layer made of / AlCu / TiN or the like is formed, and is patterned to form a metal conductor 102. next,
As shown in FIG. 7B, an oxide liner 103 made of SiO 2 is formed by a plasma CVD method using TEOS (tetraethoxysilane). At this time, the oxide liner 103 is formed thick on the upper surface of the metal conductor 102 and thin on the side surface. Next, as shown in FIG. 7C, polysilsequioxane (polysilsequioxane) is used.
n) is applied, and heat treatment is performed at 400 ° C. for one hour to be cured, thereby forming the low dielectric constant member 120. Subsequently, FIG.
As shown in (d), the low dielectric member 104 is etched back by wet etching to remove the metal conductor 10.
Leave at a height of 2 or slightly higher. An oxide upper layer 105 is formed thereon by depositing SiO 2 using TEOS.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来例では、
低誘電率膜を用いることによる容量低減の効果を得るた
めに、配線層の側面での酸化膜厚が上面の酸化膜厚より
も薄くなるようにしている。ところが、低誘電率膜は吸
湿性が高く絶縁抵抗が低いため酸化膜の膜厚が薄いと隣
接する配線間でのリーク電流が増大することになる。ま
た、低誘電率膜の水分が薄い酸化膜を介して配線層にま
で拡散し易く、配線のエレクトロ・マイグレーション耐
性が劣化する。この傾向は、半導体装置の微細化が進ん
で、より配線ピッチが小さくなった場合により顕著とな
る。従って、本発明の解決すべき課題は、低誘電率膜を
層間絶縁膜として用いた半導体装置において、配線間容
量を増大させることなく、リーク電流を低減し、エレク
トロ・マイグレーションを抑制して信頼性を向上させる
ことである。In the above-mentioned conventional example,
In order to obtain the effect of reducing the capacitance by using the low dielectric constant film, the oxide film thickness on the side surface of the wiring layer is made smaller than the oxide film thickness on the upper surface. However, since the low dielectric constant film has a high hygroscopicity and a low insulation resistance, a thin oxide film increases a leakage current between adjacent wirings. Further, the moisture of the low dielectric constant film easily diffuses into the wiring layer via the thin oxide film, and the electro-migration resistance of the wiring deteriorates. This tendency becomes more remarkable when the miniaturization of the semiconductor device advances and the wiring pitch becomes smaller. Therefore, the problem to be solved by the present invention is that a semiconductor device using a low-dielectric-constant film as an interlayer insulating film can reduce leakage current, suppress electromigration without increasing capacitance between wirings, and improve reliability. It is to improve.
【０００４】[0004]
【課題を解決するための手段】上述した本発明の課題
は、配線層の側面のシリコン酸化膜の膜厚をリーク電流
を抑制し、かつ、水分の配線への浸透を防止することの
できる膜厚とすると共に配線層上のシリコン酸化膜の膜
厚を十分薄くすることによって、解決することができ
る。SUMMARY OF THE INVENTION The object of the present invention is to reduce the thickness of the silicon oxide film on the side surface of the wiring layer by suppressing leakage current and preventing moisture from penetrating into the wiring. The problem can be solved by increasing the thickness and making the thickness of the silicon oxide film on the wiring layer sufficiently thin.
【０００５】[0005]
【発明の実施の形態】本発明による半導体装置は、半導
体基板（１）上に絶縁膜（４）を介して配線層（１０）
が形成され、該配線層を覆ってシリコン酸化膜（１１）
が形成され、その上全体が低誘電率膜（１２）によって
覆われているものであって、前記シリコン酸化膜は、前
記配線層上の前記シリコン酸化膜は完全に除去されるか
またはエッチングにより配線層側面のシリコン酸化膜よ
り薄くなされていることを特徴としている。そして、好
ましくは、低誘電率膜は、有機系若しくは無機系材料を
用いて形成されたＳＯＧ（spin on glass ）膜である
か、または有機樹脂材料を用いて形成された絶縁膜であ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a semiconductor device according to the present invention, a wiring layer (10) is formed on a semiconductor substrate (1) via an insulating film (4).
Is formed, and a silicon oxide film (11) covering the wiring layer is formed.
Is formed, and the entire surface thereof is covered with a low dielectric constant film (12). The silicon oxide film is formed by completely removing the silicon oxide film on the wiring layer or by etching. It is characterized in that it is thinner than the silicon oxide film on the side of the wiring layer. Preferably, the low dielectric constant film is an SOG (spin on glass) film formed using an organic or inorganic material, or an insulating film formed using an organic resin material.
【０００６】また、本発明による半導体装置の製造方法
は、（１）半導体基板上に絶縁膜を介して最上層がＴｉ
Ｎ膜である配線層を形成する工程と、（２）少なくとも
前記配線層の上面および側面を覆うシリコン酸化膜を形
成する工程と、（３）前記シリコン酸化膜を異方性エッ
チングして、前記配線層上の前記シリコン酸化膜をエッ
チング除去するかそこでの膜厚が前記配線層の側面での
膜厚よりも薄くする工程と、（４）全面を覆う低誘電率
膜を形成する工程と、を有することを特徴としている。
そして、好ましくは、前記第（３）の工程における異方
性エッチングは、ＣＯを含むエッチングガスを用いたＲ
ＩＥ法により行われる。Further, according to the method of manufacturing a semiconductor device according to the present invention, (1) the uppermost layer is formed of Ti on a semiconductor substrate via an insulating film.
Forming a wiring layer which is an N film; (2) forming a silicon oxide film covering at least an upper surface and side surfaces of the wiring layer; and (3) anisotropically etching the silicon oxide film, A step of etching away the silicon oxide film on the wiring layer or making the thickness therebelow than a thickness on the side surface of the wiring layer; and (4) forming a low dielectric constant film covering the entire surface; It is characterized by having.
Preferably, in the anisotropic etching in the step (3), the anisotropic etching is performed using an etching gas containing CO.
This is performed by the IE method.
【０００７】［作用］本発明による半導体装置において
は、配線層の上面および側面がシリコン酸化膜に覆わ
れ、さらにその全体が低誘電率膜によって覆われるもの
であり、そしてシリコン酸化膜の配線層側面における膜
厚は配線層上面における膜厚よりも厚くなされる。この
ため、配線間距離が短くなったときでも厚く形成された
シリコン酸化膜によって同一層の配線間のリーク電流を
抑えることができるとともに低誘電率絶縁膜から水分等
が配線層に拡散することを抑制することができる。した
がって、エレクトロ・マイグレーション耐性を高めるこ
とができ、配線の信頼性を向上させることができる。[Operation] In the semiconductor device according to the present invention, the upper surface and side surfaces of the wiring layer are covered with a silicon oxide film, and the whole is covered with a low dielectric constant film. The film thickness on the side surface is made larger than the film thickness on the upper surface of the wiring layer. For this reason, even when the distance between the wirings becomes short, the thick silicon oxide film can suppress the leak current between the wirings of the same layer and also prevent moisture and the like from diffusing from the low dielectric constant insulating film into the wiring layer. Can be suppressed. Therefore, the electromigration resistance can be improved, and the reliability of the wiring can be improved.
【０００８】[0008]
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
断面図である。半導体基板１上に素子分離領域２が形成
されており、半導体基板１内の素子分離領域２に囲まれ
た領域にウェル領域３が形成されている。ウェル領域３
上には、ゲート酸化膜２２を介してゲート電極２３が形
成され、その側面には側壁酸化膜２４が形成されてい
る。そしてゲート電極２３の両サイドの半導体基板の表
面領域内にはソース・ドレイン領域２１が形成され、こ
こにＭＯＳトランジスタが形成されている。なお、ＭＯ
Ｓトランジスタは単なる例示に過ぎずＭＯＳトランジス
タを他の任意の素子に置き換えることができる。素子分
離領域２およびウェル領域３上には、膜厚約８００ｎｍ
の全体を覆う第１の層間絶縁膜４が形成されており、こ
の層間絶縁膜４にはソース・ドレイン領域２１の表面を
露出させるコンタクトホール５が開設されている。この
コンタクトホール５の内部には、第１の層間絶縁膜４上
まで延在するバリアメタル層６およびコンタクトホール
５内の残りの空間を埋めるタングステンプラグ７が形成
されている。バリアメタル層６は、例えば、下から膜厚
約３０ｎｍのチタン膜と膜厚約１００ｎｍの窒化チタン
膜とから構成される。第１の層間絶縁膜４上の少なくと
もコンタクトホール５を含む領域上にはアルミニウム合
金膜８ａとその上の窒化チタン膜９ａとからなる２層膜
が形成され、この２層膜とその下のバリアメタル層６と
によって第１層配線１０が形成されている。第１層配線
１０の上面および側面を含む全面は第１のシリコン酸化
膜１１により被覆されている。この第１のシリコン酸化
膜１１は、平坦部（第１層配線１０の上面および配線の
ない部分）で約１０ｎｍの膜厚をもち、第１層配線１０
の側面では約３０ｎｍの膜厚をもっている。Next, embodiments of the present invention will be described in detail with reference to the drawings. [First Embodiment] FIG. 1 is a sectional view showing a first embodiment of the present invention. An element isolation region 2 is formed on a semiconductor substrate 1, and a well region 3 is formed in a region of the semiconductor substrate 1 surrounded by the element isolation region 2. Well area 3
A gate electrode 23 is formed thereon with a gate oxide film 22 interposed therebetween, and a side wall oxide film 24 is formed on a side surface thereof. Source / drain regions 21 are formed in the surface region of the semiconductor substrate on both sides of the gate electrode 23, and a MOS transistor is formed here. Note that MO
The S transistor is merely an example, and the MOS transistor can be replaced with any other element. A film thickness of about 800 nm is formed on the element isolation region 2 and the well region 3.
Is formed, and a contact hole 5 for exposing the surface of the source / drain region 21 is formed in the first interlayer insulating film 4. Inside the contact hole 5, a barrier metal layer 6 extending up to the first interlayer insulating film 4 and a tungsten plug 7 filling the remaining space in the contact hole 5 are formed. The barrier metal layer 6 is composed of, for example, a titanium film having a thickness of about 30 nm and a titanium nitride film having a thickness of about 100 nm from below. A two-layer film including an aluminum alloy film 8a and a titanium nitride film 9a thereon is formed on at least a region including the contact hole 5 on the first interlayer insulating film 4, and the two-layer film and a barrier layer thereunder are formed. The first layer wiring 10 is formed by the metal layer 6. The entire surface including the upper surface and the side surfaces of the first layer wiring 10 is covered with the first silicon oxide film 11. The first silicon oxide film 11 has a thickness of about 10 nm in a flat portion (the upper surface of the first layer wiring 10 and a portion where no wiring is provided), and the first silicon oxide film 11 has a thickness of about 10 nm.
Has a film thickness of about 30 nm.
【０００９】この第１のシリコン酸化膜１１上全体は、
ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａ
ｎｅ）を塗布・焼成することによって形成された低誘電
率膜１２により被覆されている。低誘電率膜１２の上に
は、上面がグローバルに平坦化された、膜厚約５００ｎ
ｍの第２のシリコン酸化膜１３が形成されている。第１
のシリコン酸化膜１１、低誘電率膜１２および第２のシ
リコン酸化膜１３には、第１層配線１０の表面を露出さ
せるヴァイア・ホール１４が開設されており、ヴァイア
・ホール１４の内部には、第２のシリコン酸化膜１３上
まで延在するバリアメタル層１５とヴァイア・ホール１
４内の残りの空間を埋めるタングステンプラグ１６が形
成されている。このバリアメタル層１５は、例えば、膜
厚約１００ｎｍの窒化チタン膜により形成される。第２
のシリコン酸化膜１３上の少なくともヴァイア・ホール
１４を含む領域上にはアルミニウム合金膜８ｂとその上
の窒化チタン膜９ｂとからなる２層膜が形成されてい
る。そして、バリアメタル層１５、アルミニウム合金膜
８ｂおよび窒化チタン膜９ｂにより第２層配線１７が構
成されている。この実施例は２層配線の場合であるが、
より層数の多い配線構造の場合もあり得る。最上層の配
線層の上には、膜厚１μｍのプラズマＣＶＤにより堆積
されたＳｉＯＮよりなるカバー膜１８が形成されてい
る。The entire surface of the first silicon oxide film 11 is
HSQ (Hydrogen Silsesquioxa)
Ne) is covered with a low dielectric constant film 12 formed by applying and baking. On the low dielectric constant film 12, the upper surface is globally flattened, and the film thickness is about 500 n.
m second silicon oxide film 13 is formed. First
In the silicon oxide film 11, the low dielectric constant film 12, and the second silicon oxide film 13, a via hole 14 for exposing the surface of the first layer wiring 10 is opened, and the inside of the via hole 14 is formed. , Barrier metal layer 15 extending over second silicon oxide film 13 and via hole 1
A tungsten plug 16 is formed to fill the remaining space in 4. The barrier metal layer 15 is formed of, for example, a titanium nitride film having a thickness of about 100 nm. Second
A two-layer film including an aluminum alloy film 8b and a titanium nitride film 9b thereon is formed on at least a region including the via hole 14 on the silicon oxide film 13 of FIG. The second-layer wiring 17 is constituted by the barrier metal layer 15, the aluminum alloy film 8b, and the titanium nitride film 9b. This embodiment is a case of a two-layer wiring,
There may be a case where the wiring structure has a larger number of layers. On the uppermost wiring layer, a cover film 18 of SiON deposited by plasma CVD with a thickness of 1 μm is formed.
【００１０】［第１の実施例の製造方法］次に、この第
１の実施例の半導体装置の製造方法を、その工程順の断
面図である図２（ａ）〜（ｃ）、図３（ｄ）、（ｅ）を
参照して説明する。まず、図２（ａ）に示すように、半
導体基板１上に素子分離領域２を形成し、素子分離領域
２に囲まれた半導体基板の表面領域内にイオン注入によ
りウェル領域３を形成し、周知の方法を用いてＭＯＳト
ランジスタを形成した後、ＣＶＤ法により半導体基板上
全面を覆う第１の層間絶縁膜４を形成する。第１の層間
絶縁膜４は、下から膜厚１００ｎｍ程度のシリコン酸化
膜と、膜厚７００ｎｍ程度のＢＰＳＧ（Ｂｏｒｏｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜より形成さ
れている。この第１の層間絶縁膜４をＲＩＥ法により選
択的にエッチングして径０．３５μｍのコンタクトホー
ル５を開口した後、スパッタ法により全面にチタンを３
０ｎｍ、窒化チタンを１００ｎｍの膜厚にそれぞれ堆積
して、バリアメタル層６を形成する。その後、ＣＶＤ法
によりタングステンを堆積しエッチバックしてコンタク
トホール５内をタングステンプラグ７で埋め込み、続い
てスパッタ法により４００ｎｍ厚のアルミニウム合金膜
８ａと８０ｎｍ厚の窒化チタン膜９ａを堆積し、パター
ニングして第１層配線１０を形成する。[Manufacturing Method of First Embodiment] Next, a method of manufacturing the semiconductor device of the first embodiment will be described with reference to FIGS. This will be described with reference to (d) and (e). First, as shown in FIG. 2A, an element isolation region 2 is formed on a semiconductor substrate 1, and a well region 3 is formed by ion implantation in a surface region of the semiconductor substrate surrounded by the element isolation region 2. After a MOS transistor is formed using a known method, a first interlayer insulating film 4 covering the entire surface of the semiconductor substrate is formed by a CVD method. The first interlayer insulating film 4 includes a silicon oxide film having a thickness of about 100 nm from below and a BPSG (Boropho) having a thickness of about 700 nm.
(Sphoslicate Glass) film. The first interlayer insulating film 4 is selectively etched by RIE to open a contact hole 5 having a diameter of 0.35 μm.
A barrier metal layer 6 is formed by depositing 0 nm and titanium nitride to a thickness of 100 nm, respectively. Thereafter, tungsten is deposited by a CVD method, etched back, and the inside of the contact hole 5 is filled with a tungsten plug 7. Subsequently, an aluminum alloy film 8a having a thickness of 400 nm and a titanium nitride film 9a having a thickness of 80 nm are deposited and patterned by sputtering. Thus, a first layer wiring 10 is formed.
【００１１】次に、図２（ｂ）に示すように、プラズマ
ＣＶＤ法により第１のシリコン酸化膜１１を平坦部での
膜厚が約１００ｎｍになるように堆積し、異方性ＲＩＥ
法によりエツチバックして、第１層配線１０の上面にお
ける第１のシリコン酸化膜１１の膜厚を約１０ｎｍに、
その側面における膜厚を約３０ｎｍにする。このときの
エッチング・ガスとしては、一酸化炭素（ＣＯ）を含む
ガスを用いる。例えば、ガス流量比が、ＣＯ：ＣＦ4 ＝
１：５となる混合ガスを用いる。このように設定するこ
とにより、万一第１のシリコン酸化膜１１が完全になく
なったとしても、第１層配線１０の最上部にある窒化チ
タン膜９でエッチングが止まり、主配線材料であるアル
ミニウム合金膜が露出されることがない。その後、図２
（ｃ）に示すように、ＨＳＱを平坦部での膜厚が約４０
０ｎｍとなるように回転塗布し、続いて３５０℃程度の
温度でベークを行いさらに４００℃程度の温度で熱処理
を行って、低誘電率膜１２を形成する。Next, as shown in FIG. 2B, a first silicon oxide film 11 is deposited by plasma CVD so as to have a thickness of about 100 nm in a flat portion, and anisotropic RIE is performed.
The thickness of the first silicon oxide film 11 on the upper surface of the first layer wiring 10 is reduced to about 10 nm
The thickness on the side surface is set to about 30 nm. At this time, a gas containing carbon monoxide (CO) is used as an etching gas. For example, if the gas flow ratio is CO: CF 4 =
A mixed gas of 1: 5 is used. With this setting, even if the first silicon oxide film 11 is completely removed, the etching is stopped at the titanium nitride film 9 on the top of the first layer wiring 10, and aluminum as the main wiring material is used. The alloy film is not exposed. Then, FIG.
As shown in (c), the HSQ has a thickness of about 40 at the flat portion.
Spin coating is performed to a thickness of 0 nm, followed by baking at a temperature of about 350 ° C. and heat treatment at a temperature of about 400 ° C. to form a low dielectric constant film 12.
【００１２】次に、図３（ｄ）に示すように、低誘電率
膜１２上に全面にＣＶＤ法により第２のシリコン酸化膜
１３を約２０００ｎｍの膜厚に堆積し、ＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）により平坦化させた後、第２のシリコン酸化膜１
３、低誘電率膜１２および第１のシリコン酸化膜１１を
ＲＩＥ法により選択的にエッチングして第１層配線１０
の表面を露出させるヴァイア・ホール１４を開孔する。
次に、図３（ｅ）に示すように、スパッタ法により窒化
チタン膜からなるバリアメタル層１５を全面に形成し、
ＣＶＤ法によるブランケットタングステン膜の堆積とそ
のエッチバックによって、ヴァイア・ホール１４内を埋
め込むタングステンプラグ１６を形成する。続いて、ス
パッタ法により、膜厚約４００ｎｍのアルミニウム合金
膜８ｂと膜厚約８０ｎｍの窒化チタン膜９ｂを形成し、
パターニングして第２層配線１７を形成する。最後に、
プラズマＣＶＤ法により膜厚約１０００ｎｍのＳｉＯＮ
からなるカバー膜１８を形成することにより、この実施
例の製造工程が完了する。ここで、配線層数を２層以上
とすることができ、その場合には、カバー膜１８は、最
上層の配線層の上に形成される。尚、この実施例では、
低誘電率膜はＨＳＱを用いて形成されていたが、他の無
機系塗布材料や有機系の塗布材料を用いて形成してもよ
い。さらに、ＳＯＧ膜に代え、ポリイミド、炭化水素ポ
リマ（ＢＣＢ、ｐａｒｙｌｅｎｅ−Ｎなど）、フッ素ポ
リマ（ｐａｒｙｌｅｎｅ−Ｎなど）の有機樹脂材料を用
いて形成することができる。また、実施例では、最下層
の配線層のみをシリコン酸化膜と低誘電率膜によって被
覆していたが、上層の配線層をもシリコン酸化膜と低誘
電率膜によって被覆するようにしてもよい。Next, as shown in FIG. 3D, a second silicon oxide film 13 is deposited to a thickness of about 2000 nm on the entire surface of the low dielectric constant film 12 by the CVD method, and the CMP (Che) is performed.
mechanical Mechanical Polish
g), the second silicon oxide film 1
3. the first dielectric layer 12 and the first silicon oxide film 11 are selectively etched by RIE to form a first layer wiring 10;
The via hole 14 exposing the surface of the substrate is opened.
Next, as shown in FIG. 3E, a barrier metal layer 15 made of a titanium nitride film is formed on the entire surface by a sputtering method.
A tungsten plug 16 filling the via hole 14 is formed by depositing a blanket tungsten film by the CVD method and etching back the blanket tungsten film. Subsequently, an aluminum alloy film 8b having a thickness of about 400 nm and a titanium nitride film 9b having a thickness of about 80 nm are formed by sputtering.
The second layer wiring 17 is formed by patterning. Finally,
SiON with a thickness of about 1000 nm by plasma CVD
By forming the cover film 18 made of, the manufacturing process of this embodiment is completed. Here, the number of wiring layers can be two or more. In that case, the cover film 18 is formed on the uppermost wiring layer. In this embodiment,
Although the low dielectric constant film is formed using HSQ, it may be formed using another inorganic coating material or an organic coating material. Further, instead of the SOG film, an organic resin material such as polyimide, a hydrocarbon polymer (BCB, parylene-N, or the like), or a fluorine polymer (parylene-N, or the like) can be used. In the embodiment, only the lowermost wiring layer is covered with the silicon oxide film and the low dielectric constant film. However, the upper wiring layer may be covered with the silicon oxide film and the low dielectric constant film. .
【００１３】［第１の実施例の効果］次に、本発明の実
施例の効果について説明する。本発明の半導体装置で
は、第１層配線１０と低誘電率膜１２の間に存在する第
１のシリコン酸化膜１１は、第１層配線１０の側面での
方が上面よりも厚く形成されている。そのため、低誘電
率膜１２が吸湿したとしても、その水分がアルミニウム
合金膜８ａまで拡散することを防止することができ、ま
た配線の上部より浸透する水分は窒化チタン膜９ａによ
ってアルミニウム合金膜への到達が阻止されるため、エ
レクトロ・マイグレーション耐性を高めて、配線の信頼
性を向上させることができる。また、配線と絶縁抵抗の
低い低誘電率膜１２との間に絶縁性に優れたシリコン酸
化膜が比較的厚く形成されているため配線間リーク電流
を低減することができる。この実施例の効果について、
図４、図５を参照してより詳しく説明する。図４は、従
来例と比較した本実施例の半導体装置の配線のエレクト
ロ・マイグレーション寿命ｔ50、隣接配線間リーク電
流、および隣接配線間容量の、配線間距離による変化を
示している。ここでは、配線側壁におけるシリコン酸化
膜厚を一定にし、配線上面における酸化膜厚の方が厚い
場合（従来例）と、薄い場合（本発明の第１の実施例の
場合）の比較を行っている。エレクトロ・マイグレーシ
ョン寿命、隣接配線間リーク電流の変化は従来例と本発
明の場合で変化がないが、隣接配線間容量に関しては、
従来例では、配線上面にシリコン酸化膜（比誘電率が約
４と、比較的大きい）が厚く存在するため、隣接する配
線の上面同志の容量、すなわちフリンジ容量が大きくな
り、配線間距離が短くなると隣接配線間容量が急激に増
加し、これにより配線遅延が増加する。一方、本発明の
ものにおいては、配線上面のシリコン酸化膜厚が薄いた
め、フリンジ容量が小さく隣接配線間容量の増加は比較
的小さい。[Effects of the First Embodiment] Next, effects of the first embodiment of the present invention will be described. In the semiconductor device of the present invention, the first silicon oxide film 11 existing between the first layer wiring 10 and the low dielectric constant film 12 is formed thicker on the side surface of the first layer wiring 10 than on the upper surface. I have. Therefore, even if the low dielectric constant film 12 absorbs moisture, it is possible to prevent the moisture from diffusing to the aluminum alloy film 8a, and the moisture permeating from the upper part of the wiring is transferred to the aluminum alloy film by the titanium nitride film 9a. Since the arrival is prevented, the electromigration resistance can be increased, and the reliability of the wiring can be improved. In addition, since a relatively thick silicon oxide film having excellent insulation properties is formed between the wiring and the low dielectric constant film 12 having a low insulation resistance, a leak current between wirings can be reduced. Regarding the effect of this embodiment,
This will be described in more detail with reference to FIGS. FIG. 4 shows changes in the electromigration lifetime t 50 , leakage current between adjacent wirings, and capacitance between adjacent wirings of the semiconductor device according to the present embodiment, as compared with the conventional example, depending on the distance between the wirings. Here, the silicon oxide film thickness on the wiring side wall is made constant, and the case where the oxide film thickness on the wiring upper surface is thicker (conventional example) and the case where it is thin (in the case of the first embodiment of the present invention) are compared. I have. The electromigration life and the change in leakage current between adjacent wirings do not change between the conventional example and the case of the present invention.
In the conventional example, since the silicon oxide film (relative permittivity is relatively large, about 4) is thick on the upper surface of the wiring, the capacitance between the upper surfaces of adjacent wirings, that is, the fringe capacitance is large, and the distance between the wirings is short. As a result, the capacitance between adjacent wirings rapidly increases, thereby increasing wiring delay. On the other hand, in the case of the present invention, since the silicon oxide film on the upper surface of the wiring is thin, the fringe capacitance is small and the increase in the capacitance between adjacent wirings is relatively small.
【００１４】図５に、配線上面におけるシリコン酸化膜
厚を一定にし、配線側壁におけるシリコン酸化膜厚の方
が薄い場合（従来例）と、厚い場合（本発明の第１の実
施例の場合）の比較を行った結果を示す。隣接配線間容
量は、本発明の方が増加が激しいが、エレクトロ・マイ
グレーション寿命は従来例の場合よりも長くなり、隣接
配線間リーク電流も大幅に低減できている。FIG. 5 shows a case where the thickness of the silicon oxide film on the upper surface of the wiring is fixed and the thickness of the silicon oxide film on the side wall of the wiring is thinner (conventional example) and thicker (the case of the first embodiment of the present invention). 3 shows the results of comparison. The capacitance between adjacent wirings increases more sharply in the present invention, but the electromigration life is longer than in the conventional example, and the leakage current between adjacent wirings can be greatly reduced.
【００１５】［第２の実施例］図６は、本発明の第２の
実施例を示す断面図である。この実施例では、第１の実
施例と、第１のシリコン酸化膜１１が第１層配線１０の
側壁のみに形成されている点が異なっている。この実施
例の半導体装置の製造方法は、第１のシリコン酸化膜１
１を全面に形成した後、異方性ＲＩＥによりエツチバッ
クを行い、第１層配線１０の上面のシリコン酸化膜を完
全に除去している。この実施例では、アルミニウム合金
膜８ａの側面と低誘電率膜１２とが第１層配線１０の側
壁に残った第１のシリコン酸化膜１１で隔てられてお
り、また、アルミニウム合金膜８ａの上部と低誘電率膜
１２とは窒化チタン膜９ａで隔てられているため、低誘
電率膜１２から水分等がアルミニウム配線に拡散するこ
とがなく、エレクトロ・マイグレーションが抑制され、
また、隣接配線間のリーク電流を低減でき、第１の実施
例の場合と同様に、配線の信頼性を向上させることがで
きる。さらに、この第１の実施例と同様の効果に加え、
本実施例は、シリコン酸化膜のエツチバックでのエッチ
ング量の制御が容易であるという長所を有している。FIG. 6 is a sectional view showing a second embodiment of the present invention. This embodiment is different from the first embodiment in that the first silicon oxide film 11 is formed only on the side wall of the first layer wiring 10. The method of manufacturing the semiconductor device according to the present embodiment includes the first silicon oxide film 1
1 is formed on the entire surface, etch back is performed by anisotropic RIE, and the silicon oxide film on the upper surface of the first layer wiring 10 is completely removed. In this embodiment, the side surface of the aluminum alloy film 8a and the low dielectric constant film 12 are separated by the first silicon oxide film 11 remaining on the side wall of the first layer wiring 10, and the upper part of the aluminum alloy film 8a And the low dielectric constant film 12 are separated by the titanium nitride film 9a, so that moisture and the like do not diffuse from the low dielectric constant film 12 to the aluminum wiring, thereby suppressing electromigration,
Further, the leak current between the adjacent wirings can be reduced, and the reliability of the wiring can be improved as in the case of the first embodiment. Further, in addition to the same effects as in the first embodiment,
This embodiment has an advantage that the etching amount of the silicon oxide film in the etch back can be easily controlled.
【００１６】[0016]
【発明の効果】以上説明したように、本発明による半導
体装置は、低誘電率膜により被覆されたアルミニウム合
金膜とバリアメタル層とを含む配線層上のシリコン酸化
膜の膜厚を配線層側面の膜厚より薄くしたものであるの
で、配線間のフリンジ容量の増加を抑えることができる
とともに、低誘電率膜が吸湿したとしても、その水分が
配線層のアルミニウム合金膜にまで拡散することを防止
できるため、エレクトロ・マイグレーション耐性を高め
ることができ、配線の信頼性を向上させることができ
る。また、絶縁抵抗の低い低誘電率膜と配線層との間に
比較的厚い絶縁性に優れたシリコン酸化膜が挿入される
ので、低誘電率膜でのリークの増大をシリコン酸化膜で
阻止することが可能になり、配線間リーク電流を抑制す
ることができる。As described above, in the semiconductor device according to the present invention, the thickness of the silicon oxide film on the wiring layer including the aluminum alloy film covered with the low dielectric constant film and the barrier metal layer is changed to the side of the wiring layer. Since the thickness is smaller than the film thickness, it is possible to suppress an increase in fringe capacitance between wirings, and to prevent the moisture from diffusing into the aluminum alloy film of the wiring layer even if the low dielectric constant film absorbs moisture. Therefore, the resistance to electromigration can be increased, and the reliability of wiring can be improved. Further, since a relatively thick silicon oxide film having excellent insulation properties is inserted between the low dielectric constant film having a low insulation resistance and the wiring layer, an increase in leakage in the low dielectric constant film is prevented by the silicon oxide film. It is possible to suppress the leakage current between wirings.
【図１】 本発明の半導体装置の第１の実施例を示す断
面図。FIG. 1 is a sectional view showing a first embodiment of a semiconductor device of the present invention.
【図２】 本発明の半導体装置の第１の実施例の製造方
法を説明するための工程順断面図の一部。FIG. 2 is a part of a process order sectional view for explaining the manufacturing method of the first embodiment of the semiconductor device of the present invention.
【図３】 本発明の半導体装置の第１の実施例の製造方
法を説明するための、図２の工程に続く工程での工程順
断面図。FIG. 3 is a step-by-step cross-sectional view in a step that follows the step of FIG. 2 for explaining the manufacturing method of the first embodiment of the semiconductor device of the present invention;
【図４】 本発明の効果を説明するための、配線間隔と
エレクトロ・マイグレーション寿命、隣接配線間リーク
電流および隣接配線間容量の関係を示すグラフ。FIG. 4 is a graph showing the relationship between wiring spacing, electromigration life, leakage current between adjacent wirings, and capacitance between adjacent wirings for explaining the effect of the present invention.
【図５】 本発明の効果を説明するための、配線間隔と
エレクトロ・マイグレーション寿命、隣接配線間リーク
電流および隣接配線間容量の関係を示すグラフ。FIG. 5 is a graph showing the relationship between wiring intervals, electromigration life, leakage current between adjacent wirings, and capacitance between adjacent wirings for explaining the effect of the present invention.
【図６】 本発明の半導体装置の第２の実施例を示す断
面図。FIG. 6 is a sectional view showing a second embodiment of the semiconductor device of the present invention.
【図７】 従来例の製造方法を示す工程順断面図。FIG. 7 is a process order sectional view showing a manufacturing method of a conventional example.
１ 半導体基板 ２ 素子分離領域 ３ ウェル領域 ４ 第１の層間絶縁膜 ５ コンタクトホール ６ バリアメタル層 ７ タングステンプラグ ８ａ、８ｂ アルミニウム合金膜 ９ａ、９ｂ 窒化チタン膜 １０ 第１層配線 １１ 第１のシリコン酸化膜 １２ 低誘電率膜 １３ 第２のシリコン酸化膜 １４ ヴァイア・ホール １５ バリアメタル層 １６ タングステンプラグ １７ 第２層配線 １８ カバー膜 ２１ ソース・ドレイン領域 ２２ ゲート酸化膜 ２３ ゲート電極 ２４ 側壁酸化膜 １０１ 基板 １０２ 金属導体 １０３ 酸化物ライナ １０４ 低誘電率部材 １０５ 酸化物上部層 Reference Signs List 1 semiconductor substrate 2 element isolation region 3 well region 4 first interlayer insulating film 5 contact hole 6 barrier metal layer 7 tungsten plug 8a, 8b aluminum alloy film 9a, 9b titanium nitride film 10 first layer wiring 11 first silicon oxide Film 12 Low dielectric constant film 13 Second silicon oxide film 14 Via hole 15 Barrier metal layer 16 Tungsten plug 17 Second layer wiring 18 Cover film 21 Source / drain region 22 Gate oxide film 23 Gate electrode 24 Side wall oxide film 101 Substrate Reference Signs List 102 metal conductor 103 oxide liner 104 low dielectric constant member 105 oxide upper layer
Claims (6)
形成され、該配線層の上面および側面を覆ってシリコン
酸化膜が形成され、その上面全体が低誘電率膜によって
覆われている半導体装置において、前記シリコン酸化膜
の前記配線層側面における膜厚が配線層上面における膜
厚よりも厚く形成されていることを特徴とする半導体装
置。1. A wiring layer is formed on a semiconductor substrate via an insulating film, a silicon oxide film is formed to cover an upper surface and side surfaces of the wiring layer, and the entire upper surface is covered by a low dielectric constant film. In the semiconductor device, a thickness of the silicon oxide film on a side surface of the wiring layer is formed to be thicker than a thickness on an upper surface of the wiring layer.
形成され、該配線層の側面を覆ってシリコン酸化膜が形
成され、その上面全体が低誘電率膜によって覆われてい
ることを特徴とする半導体装置。2. A wiring layer is formed on a semiconductor substrate via an insulating film, a silicon oxide film is formed to cover a side surface of the wiring layer, and the entire upper surface is covered by a low dielectric constant film. Characteristic semiconductor device.
合金膜とその上面に形成されたＴｉＮまたはＴｉ／Ｔｉ
Ｎからなるバリア層とを有していることを特徴とする請
求項１または２記載の半導体装置。3. The wiring layer includes an aluminum alloy film serving as a main component and TiN or Ti / Ti formed on an upper surface thereof.
3. The semiconductor device according to claim 1, further comprising a barrier layer made of N.
系材料を用いて形成されたＳＯＧ（ｓｐｉｎ ｏｎ ｇ
ｌａｓｓ）膜または有機樹脂膜であることを特徴とする
請求項１または２記載の半導体装置。4. The low dielectric constant film is formed by using an SOG (spin on g) formed using an inorganic or organic material.
3. The semiconductor device according to claim 1, wherein the semiconductor device is a thin film or an organic resin film.
上層がＴｉＮ膜である配線層を形成する工程と、 （２）少なくとも前記配線層の上面および側面を覆うシ
リコン酸化膜を形成する工程と、 （３）前記シリコン酸化膜を異方性エッチングによりエ
ッチバックして、前記配線層上の前記シリコン酸化膜を
エッチング除去するかそこでのシリコン酸化膜の膜厚が
前記配線層の側面での膜厚よりも薄くなるように加工す
る工程と、 （４）全面を覆う低誘電率膜を形成する工程と、を有す
ることを特徴とする半導体装置の製造方法。5. A step of: (1) forming a wiring layer whose uppermost layer is a TiN film on a semiconductor substrate via an insulating film; and (2) forming a silicon oxide film covering at least an upper surface and side surfaces of the wiring layer. (3) etching back the silicon oxide film by anisotropic etching to remove the silicon oxide film on the wiring layer by etching, or the thickness of the silicon oxide film there is changed to a side surface of the wiring layer. And (4) forming a low-dielectric-constant film covering the entire surface of the semiconductor device.
チングを、ＣＯを含むエッチングガスを用いたＲＩＥ
（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法によ
り行うことを特徴とする請求項５記載の半導体装置の製
造方法。6. The anisotropic etching in the step (3) is performed by RIE using an etching gas containing CO.
6. The method for manufacturing a semiconductor device according to claim 5, wherein the method is performed by a (reactive ion etching) method.
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|---|---|---|---|
| JP09239230A JP3097839B2 (en) | 1997-09-04 | 1997-09-04 | Semiconductor device and manufacturing method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128500A (en) * | 2004-10-29 | 2006-05-18 | Fujitsu Ltd | Semiconductor apparatus |
| US7067920B2 (en) | 2002-01-22 | 2006-06-27 | Elpida Memory, Inc. | Semiconductor device and method of fabricating the same |
| US7317497B2 (en) | 2002-10-31 | 2008-01-08 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| JP2008294123A (en) * | 2007-05-23 | 2008-12-04 | Nec Electronics Corp | Semiconductor device, and method of manufacturing semiconductor device |
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1997
- 1997-09-04 JP JP09239230A patent/JP3097839B2/en not_active Expired - Fee Related
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