JPH118347A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH118347A JPH118347A JP9158249A JP15824997A JPH118347A JP H118347 A JPH118347 A JP H118347A JP 9158249 A JP9158249 A JP 9158249A JP 15824997 A JP15824997 A JP 15824997A JP H118347 A JPH118347 A JP H118347A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor chip
- pads
- external terminal
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
Abstract
半導体チップを基板の表面及び裏面に実装することによ
り、コストを削減し基板の反りを抑えて高い信頼性を有
する半導体装置を提供する。 【解決手段】本発明の半導体装置Aは、電極パッドがセ
ンタ部分に設けられた半導体チップ1と、その半導体チ
ップ1が実装される表面と裏面とを備え、実装される半
導体チップ1の電極パッドに対応した各面の位置に接続
パッド4が設けられ、かつ、その接続パッド4と電気的
に接続される外部端子パッド6が設けられた基板3と、
を有する。
Description
特に、電極パッドがセンタ部分に配置して設けられた半
導体チップを用いたメモリモジュール構造を有する半導
体装置に関する。
オフィスコンピュータ、パーソナルコンピュータ、ゲー
ム機、自動化設備等の電子機器に対し、小型軽量化及び
メモリ容量の大容量化への要求が非常に強くなってきて
いる。これら要求に対応するためスタックメモリモジュ
ールが開発されている。
クスソサイエティ大会講演論文集2(1995年8月1
5日発行、17ページ、著者:仙波直治、嶋田勇三、得
能健市、森崎郁志)には、3次元メモリモジュールの構
造、製造工程、実験結果等が開示されている。図12
は、3次元メモリモジュールの構造を示す断面図であ
る。図12に示すように、3次元メモリモジュール20
は、回路パターンが形成されている基板21に、半導体
チップ22をバンプ23によって接続し、基板21と半
導体チップ22との間にエポキシ系の樹脂24を注入し
て設けられた単品のメモリであるCSP(Chip Scale P
ackaging)を複数有し、CSPに設けられたパッドに多
段接続用のバンプ25を取り付け、そのバンプ25を介
して所望の多段構造にしている。
的にパラ接続の必要がある端子は、パラ接続でマザーボ
ードまで、その他の端子は同電位のものはまとめられて
マザーボードまで接続できる構造になっている。また、
各基板21は、多段接続のために上下の同位置に同電位
のパッドが形成される。
ように、電極パッド26がセンタ部分に並んで設けられ
るものと、図10に示すように、電極パッド27が2辺
(又は4辺)に沿って端部に設けられるものとがある。
分に並んで設けられる半導体チップの場合、半導体チッ
プの端部に半導体チップと基板を繋ぐ構造物が存在しな
いため、基板のたわみが大きくなる。そのため、基板の
センタ部分に設けられた接続パッドに半導体チップを実
装したCSPを3次元的にスタックすると、基板が一層
たわむため、基板間のギャップがばらつき、外部端子に
かかる応力に偏りがでる。その結果、外部端子の接続信
頼性が低下するという不都合が生じる。
2辺(又は4辺)に沿って端部に設けられる半導体チッ
プ22を基板21の両面に実装する場合、基板21の表
面側の半導体チップ22の電極パッド27a、27bと
裏面側の半導体チップ22の電極パッド27a、27b
の配置が反転する。そのため、例えば、アドレス用パッ
ドやデータ用パッド等の共通化や外部端子の共通化を行
うと、基板21上での配線パターンの引き回りが複雑に
なる。その結果、性能の低下やコストアップ、場合によ
っては基板が形成できない等の不都合が生じる。
SPを重ねるものであり、使用するメモリの数だけ基板
を必要とする。そのため、基板の原価を下げるには、基
板自身の原価を下げなくてはならないが、実際には大幅
な原価低減を基板に望むことができない。
れたものであり、電極パッドがセンタ部分に配置して設
けられた半導体チップを基板の表面及び裏面に実装する
ことにより、コストを削減し基板の反りを抑えて高い信
頼性を有する半導体装置を提供することを目的とする。
電極パッドがセンタ部分に設けられた半導体チップと、
その半導体チップが実装される表面と裏面とを備え、実
装される半導体チップの電極パッドに対応した各面の位
置に接続パッドが設けられ、かつ、その接続パッドと電
気的に接続される外部端子パッドが設けられた基板と、
を有することを特徴とするものである。
孔が形成され、表面に設けられた接続パッドと裏面に設
けられた接続パッドとが貫通孔を介して電気的に接続さ
れるのが好ましい。
とに設けられてもよい。この場合、基板の表面に設けら
れる外部端子パッドと基板の裏面に設けられる外部端子
パッドとは、平面からみて重なる位置に配置されてもよ
い。
元的に重ねた構造を有し、重ねられた一方側の基板の外
部端子パッドと他方側の基板の外部端子パッドとを導体
を介して電気的に接続することを特徴とするものであ
る。
された半導体チップと他方側の基板の表面に実装された
半導体チップとは所定間隔を隔てているのが好ましい。
を参照しながら説明する。図1及び図2は、センタ部分
に電極パッドが設けられた半導体チップの例を示す斜視
図である。
は、そのセンタ部分(端部を除いた内側の部分)だけに
電極パッド2が配置されており、各々の電極パッド2の
上下左右どの方向にも配線を引き回すことができる。例
えば、図1に示すように、電極パッド2がセンタ部分に
1直線又はジグザグ状に1列に並んでいる場合はもちろ
ん、図2に示すように、隣接して電極パッド2が並んで
いる場合も含む。
板の表面と裏面を示す斜視図、図4は、図2の半導体チ
ップを実装する基板の表面と裏面を示す斜視図である。
3aと裏面3bとに半導体チップ1を実装するものであ
り、図3及び図4に示すように、半導体チップ1の電極
パッド2に対応した位置に配置され、表面3aと裏面3
bにそれぞれ設けられた接続パッド4と、表面3aと裏
面3bとを貫通する貫通孔5と、外部端子パッド6と、
を備えている。
3bに設けられた接続パッド4との共通端子は、貫通孔
5を介して配線によって電気的に接続される。貫通孔5
は、例えば、スルーホール又はビアホールである。
られ、配線によって接続パッド4と電気的に接続され
る。外部端子パッド6は、半導体チップ1を実装した基
板3を多段に重ねる場合には、基板3の表面3aと裏面
3bとにそれぞれ設けられる。
てのピンを共通にできる場合には、図3及び図4に示す
ように、基板3の表面3aに設けられる外部端子パッド
6と基板3の裏面3bに設けられる外部端子パッド6と
が平面からみて重なる位置に配置されるのが、スタック
の面から好ましい。しかし、片面にRISKチップ、も
う片面にメモリチップ等を実装するように接続すべきピ
ン数が異なる場合には、必ずしも外部端子パッド6が重
なるように配置する必要はない。
した半導体装置自体を、重ねることなくそのままモジュ
ールとして使用する場合は、外部端子パッド6は必ずし
も基板3の両面に設ける必要はない。
し、外部端子パッドに導電性バンプを設けたメモリモジ
ュールの半導体装置を示す斜視図、図6は、図5のVI−
VI線断面図である。
導体装置Aは、半導体チップ1と基板3とをフェースダ
ウンで実装するために、半導体チップ1上の電極パッド
2に導電性バンプ7が設けられ、導電性バンプ7と基板
3上の接続パッド4とが異方導電性シート8を介して電
気的に接続される。これを基板3の表面3aと裏面3b
の両面に対して行う。実装方法は基板3の表面3aと裏
面3bで必ずしも同一の方法を採用する必要はないが、
反りをより押えるには、同一の方法を採用して、構造が
対称になるようにするのが好ましい。
1側に金バンプを形成し、基板3側に半田供給したもの
を接続し、封止樹脂(例えば、シリカを含有するエポキ
シ系、アミン系、酸無水系、フェノール系、フェキシ系
の樹脂)で封止する工法(一般に半田工法と呼ばれ
る)、半導体チップ1に半田バンプを形成し、基板3の
接続パッド4にフラックスを塗布して半導体チップ1を
搭載し、搭載後リフローにより接続して封止する工法、
半導体チップ1ー基板3間に異方導電性シートを挟み、
熱圧着することにより実装する工法、或いは導電性樹脂
のバンプを半導体チップ1または基板3の電極パッド2
上に形成し、基板3に半導体チップ1搭載後に導電性樹
脂を硬化させ樹脂封止する工法などが挙げられる。
体チップ1ー基板3間は封止樹脂、異方導電性シート8
等で満たされており、空隙になっていない。外部端子パ
ッド6上には導電性バンプ9が設けられる。この導電性
バンプ9は、モジュール同士、或いはモジュールーマザ
ーボードを電気的に接続するために設けられたものであ
る。
段に重ねたスタックメモリモジュールの半導体装置を示
す斜視図、図8は、図7のVIII−VIII線断面図である。
及び図6に示すメモリモジュール同士を外部端子パッド
6上に設けられた導電性バンプ9によって電気的に接続
し、2段に重ねたスタックメモリモジュールである。外
部端子パッド6同士を電気的に接続する導電性バンプ9
としては、例えば、半田バンプ、銀エポキシ樹脂バン
プ、半田付き銅ボールなどが挙げられる。
モジュールを2段だけ重ねてあるが、3段以上重ねても
よい。また、モジュール同士を重ねる際、半導体チップ
1に応力をかけないように、あるいは放熱しやすいよう
に、重ねられた上側の基板3の裏面3bに実装された半
導体チップ1と下側の基板3の表面3aに実装された半
導体チップ1とが所定間隔を隔てているのが好ましい。
この場合、上側及び下側の半導体チップ1同士が接触し
ないように、外部端子パッド6上の導電性バンプ9の径
が選択して決定される。なお、スタックするモジュール
は、同一種類のモジュールでなくてもよい。
部分に電極パッド2が設けられ、基板3の表面と裏面に
半導体チップ1の電極パッド2に対応した位置に接続パ
ッド4が設けられるので、基板3の表面と裏面とに半導
体チップ1を実装しても、外部端子等を共通化するため
の配線の引き回しを容易に行うことができる。
と裏面3bの両面に実装するので、従来よりも基板3の
数が半分でよく、製造コストを大幅に削減できる。
プ1が実装されるので、基板3にかかる応力が表面3a
と裏面3bとで相殺され、基板3の反り量が低減する。
また、個々の基板3の反り量が低減することにより、ス
タックする際の基板3間の距離のばらつきも低減される
ため、外部端子の導電性物質にかかる応力も均一化され
る。その結果、外部端子の接続信頼性が向上する。
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。
造した。この場合、半導体チップ1として16Mbのメ
モリチップを使用した。このメモリチップのチップ厚は
0.3mmである。半導体チップ1上の電極パッド2は
アルミニウムで作られ、一辺が110μmの大きさの正
方形の形状に形成される。また、基板3には厚さ0.4
mmのガラエポ板を用い、基板3の裏表で共通の端子は
径0.3mmのスルーホール5で接続した。配線層は銅
である。モジュールの構造は、図6に示すように、半導
体チップ1の電極パッド2上の導電性バンプ7に径10
0μm程度の金バンプを形成し、厚さ30μm程度の異
方導電性シート8を介してバンプ7と基板3の接続パッ
ド4を電気的に接続した。
部端子パッド6上に形成した導電性バンプ9には径0.
7mmの銅ボールの周りに半田をメッキで付けた半田付
き銅ボールを用いた。
を、導電性バンプ9に半田付き銅ボールを使用してスタ
ックした。半田付き銅ボールの銅ポール径は0.7mm
である。
に規定し、メモリモジュールをスタックした際に、半導
体チップ1間を0.04μm(銅ボール径0.7μmー
チップ厚0.3μm×2ー異方導電性シート厚0.03
μm×2)間隔をあけた。
を奏する。 (1)半導体チップのセンタ部分に電極パッドが設けら
れ、基板の表面と裏面に半導体チップの電極パッドに対
応した位置に接続パッドが設けられるので、基板の表面
と裏面とに半導体チップを実装しても、外部端子等を共
通化するための配線の引き回しを容易に行うことができ
る。 (2)半導体チップを基板の表面と裏面の両面に実装す
るので、従来よりも基板の数が半分ですみ、製造コスト
を大幅に削減できる。 (3)基板に対して対称に半導体チップが実装されるの
で、基板にかかる応力が表面と裏面とで相殺され、基板
の反り量が低減する。また、個々の基板の反り量が低減
することにより、スタックする際の基板間の距離のばら
つきも低減されるため、外部端子の導電性物質にかかる
応力も均一化される。その結果、外部端子の接続信頼性
が向上する。
ップの一例を示す斜視図である。
ップの他の例を示す斜視図である。
面を示す斜視図である。
面を示す斜視図である。
パッドに導電性バンプを設けたメモリモジュールの半導
体装置を示す斜視図である。
メモリモジュールの半導体装置を示す斜視図である。
導体チップを示す斜視図である。
半導体チップを示す斜視図である。
半導体チップを基板の両面に実装する場合を説明する説
明図である。
である。
Claims (6)
- 【請求項1】電極パッドがセンタ部分に設けられた半導
体チップと、 その半導体チップが実装される表面と裏面とを備え、実
装される半導体チップの電極パッドに対応した各面の位
置に接続パッドが設けられ、かつ、その接続パッドと電
気的に接続される外部端子パッドが設けられた基板と、 を有することを特徴とする半導体装置。 - 【請求項2】前記基板には表面と裏面とを貫通する貫通
孔が形成され、表面に設けられた接続パッドと裏面に設
けられた接続パッドとが前記貫通孔を介して電気的に接
続されることを特徴とする請求項1に記載の半導体装
置。 - 【請求項3】前記外部端子パッドは、基板の表面と裏面
とに設けられることを特徴とする請求項1又は2に記載
の半導体装置。 - 【請求項4】前記基板の表面に設けられる外部端子パッ
ドと基板の裏面に設けられる外部端子パッドとは、平面
からみて重なる位置に配置されることを特徴とする請求
項3に記載の半導体装置。 - 【請求項5】前記基板を3次元的に重ねた構造を有し、
重ねられた一方側の基板の外部端子パッドと他方側の基
板の外部端子パッドとを導体を介して電気的に接続する
ことを特徴とする請求項1乃至4のいずれか1つの項に
記載の半導体装置。 - 【請求項6】前記重ねられた一方側の基板の裏面に実装
された半導体チップと他方側の基板の表面に実装された
半導体チップとは所定間隔を隔てていることを特徴とす
る請求項1乃至5のいずれか1つの項に記載の半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9158249A JP2910731B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9158249A JP2910731B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH118347A true JPH118347A (ja) | 1999-01-12 |
JP2910731B2 JP2910731B2 (ja) | 1999-06-23 |
Family
ID=15667515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9158249A Expired - Fee Related JP2910731B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2910731B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4811585A (en) * | 1986-04-02 | 1989-03-14 | Nissan Motor Co., Ltd. | Device for forming asymmetrical articles by rolling |
US6521984B2 (en) | 2000-11-07 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor module with semiconductor devices attached to upper and lower surface of a semiconductor substrate |
JP2006140351A (ja) * | 2004-11-12 | 2006-06-01 | Sony Corp | 回路基板、回路基板製造方法、及び半導体装置 |
JP2009099782A (ja) * | 2007-10-17 | 2009-05-07 | Shinko Electric Ind Co Ltd | 半導体チップ積層構造体及び半導体装置 |
JP2017122625A (ja) * | 2016-01-06 | 2017-07-13 | 株式会社豊田中央研究所 | データ収録装置 |
-
1997
- 1997-06-16 JP JP9158249A patent/JP2910731B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4811585A (en) * | 1986-04-02 | 1989-03-14 | Nissan Motor Co., Ltd. | Device for forming asymmetrical articles by rolling |
US6521984B2 (en) | 2000-11-07 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor module with semiconductor devices attached to upper and lower surface of a semiconductor substrate |
JP2006140351A (ja) * | 2004-11-12 | 2006-06-01 | Sony Corp | 回路基板、回路基板製造方法、及び半導体装置 |
JP4622469B2 (ja) * | 2004-11-12 | 2011-02-02 | ソニー株式会社 | 回路基板、回路基板製造方法、及び半導体装置 |
JP2009099782A (ja) * | 2007-10-17 | 2009-05-07 | Shinko Electric Ind Co Ltd | 半導体チップ積層構造体及び半導体装置 |
JP2017122625A (ja) * | 2016-01-06 | 2017-07-13 | 株式会社豊田中央研究所 | データ収録装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2910731B2 (ja) | 1999-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8338963B2 (en) | Multiple die face-down stacking for two or more die | |
US6982869B2 (en) | Folded interposer | |
US6713854B1 (en) | Electronic circuit module with a carrier having a mounting pad array | |
KR100335717B1 (ko) | 고용량 메모리 카드 | |
US10229900B2 (en) | Semiconductor memory device including stacked chips and memory module having the same | |
KR100206893B1 (ko) | 반도체 패키지 및 그 제조방법 | |
US7592689B2 (en) | Semiconductor module comprising semiconductor chips and method for producing the same | |
EP1327265B1 (en) | Electronic module having canopy-type carriers | |
CN103620772A (zh) | 具有堆叠的面朝下连接的裸片的多芯片模块 | |
US10083934B2 (en) | Multi-chip package with interconnects extending through logic chip | |
US6215184B1 (en) | Optimized circuit design layout for high performance ball grid array packages | |
JP2002151648A (ja) | 半導体モジュール | |
US8174103B2 (en) | Enhanced architectural interconnect options enabled with flipped die on a multi-chip package | |
KR100510316B1 (ko) | 반도체 장치 및 그 제조방법, 회로기판 및 전자기기 | |
US20030075811A1 (en) | Spacer-connector stud for stacked surface laminated multi-chip modules and methods of manufacture | |
JP2910731B2 (ja) | 半導体装置 | |
KR102578797B1 (ko) | 반도체 패키지 | |
JPH04290258A (ja) | マルチチップモジュール | |
KR100513422B1 (ko) | 집적회로 모듈의 구조 | |
JP2001177049A (ja) | 半導体装置及びicカード | |
US10658350B2 (en) | Semiconductor package | |
JP2001085600A (ja) | 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器 | |
JP4699089B2 (ja) | チップオンフィルム半導体装置 | |
JP2000294725A (ja) | 半導体装置 | |
JP2002110901A (ja) | 積層型半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080409 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120409 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120409 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 15 |
|
LAPS | Cancellation because of no payment of annual fees |