JPH1174343A - Semiconductor device and manufacture thereof - Google Patents
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- JPH1174343A JPH1174343A JP16726498A JP16726498A JPH1174343A JP H1174343 A JPH1174343 A JP H1174343A JP 16726498 A JP16726498 A JP 16726498A JP 16726498 A JP16726498 A JP 16726498A JP H1174343 A JPH1174343 A JP H1174343A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置におい
て半導体基板上の素子形成領域を固定する技術に関し、
特に、トレンチ型素子分離法による素子分離構造、例え
ばSTI(Shallow Trench Isola
tion)素子分離構造を備えた半導体装置及びその製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for fixing an element formation region on a semiconductor substrate in a semiconductor device.
In particular, an element isolation structure by a trench element isolation method, for example, STI (Shallow Trench Isola)
The present invention relates to a semiconductor device having an element isolation structure and a method for manufacturing the same.
【0002】[0002]
【従来の技術】半導体基板上に形成される素子を電気的
に分離して素子形成領域を固定する技術として、いわゆ
るLOCOS法が一般的に広く知られている。しかしな
がらLOCOS法においては、フィールド酸化膜の下層
に発生する反転層により寄生デバイスが形成される問題
がある。これを防止するためには、フィールド酸化膜を
厚くする必要があるが、同時に素子分離端に形成される
「バーズビーク(bird′s beak)部」によっ
て素子形成領域の微細化が妨げられ、結果としてLSI
の高集積化にとって大きな障害となっている。2. Description of the Related Art The so-called LOCOS method is generally widely known as a technique for electrically isolating elements formed on a semiconductor substrate to fix an element formation region. However, the LOCOS method has a problem in that a parasitic device is formed by an inversion layer generated below the field oxide film. To prevent this, the field oxide film needs to be thickened, but at the same time, the "bird's beak" formed at the element isolation end hinders miniaturization of the element formation region, and as a result, LSI
Has become a major obstacle to the high integration of semiconductor devices.
【0003】このようなLOCOS法における欠点を改
善する素子分離技術がいくつか提案されている。その1
つとして、トレンチ型素子分離法によるSTI素子分離
構造が知られている。この素子分離構造は、例えばシリ
コンからなる半導体基板に形成されたトレンチの内部に
酸化膜等の絶縁膜を埋め込んで素子形成領域を固定する
ものである。このようなSTI素子分離構造では、素子
を固定する素子分離領域の幅を非常に小さくすることが
でき、しかも深さ方向も十分に確保できることから、素
子分離面積を大幅に縮小することができる。現在では幅
1μm程度、深さ数μm程度のトレンチからなる素子分
離領域の形成が可能となっている。Several element isolation techniques have been proposed to improve the disadvantages of the LOCOS method. Part 1
One known example is an STI element isolation structure using a trench element isolation method. This element isolation structure fixes an element formation region by embedding an insulating film such as an oxide film in a trench formed in a semiconductor substrate made of silicon, for example. In such an STI element isolation structure, the width of the element isolation region for fixing the element can be made extremely small, and the depth direction can be sufficiently secured, so that the element isolation area can be significantly reduced. At present, it is possible to form an element isolation region composed of a trench having a width of about 1 μm and a depth of about several μm.
【0004】このようなトレンチ型素子分離法による素
子分離領域の形成は、一般的に以下のようにして行われ
る。The formation of an element isolation region by such a trench type element isolation method is generally performed as follows.
【0005】先ず、p型の半導体基板(例えばシリコン
基板)上に熱酸化膜を形成し、この熱酸化膜上に低圧C
VD法によりシリコン窒化膜を形成する。次に、フォト
リソグラフィ及びこれに続くドライエッチングにより、
素子分離領域に相当するシリコン窒化膜及び熱酸化膜を
選択的に除去する。次に、残されたシリコン窒化膜をマ
スクとしてドライエッチングを行い、半導体基板上で素
子分離領域に対応する領域を所定の深さまで除去し、ト
レンチを形成する。次に、熱酸化処理により、トレンチ
の底面及び側壁に熱酸化膜を形成した後、CVD法によ
ってトレンチ内を含む全面にシリコン酸化膜を厚く堆積
させる。その後、化学機械研磨法(以下、「CMP法」
と略する。)によりシリコン窒化膜が露出するまでシリ
コン酸化膜を研磨して除去し、熱リン酸によるウエット
エッチングによりシリコン窒化膜を除去し、フッ素溶液
によるウエットエッチング或いはドライエッチングによ
り熱酸化膜を除去する。このようにして、トレンチ内に
シリコン酸化膜を残して、半導体基板の表面から僅かに
突出した素子分離領域が形成される。First, a thermal oxide film is formed on a p-type semiconductor substrate (for example, a silicon substrate), and a low-pressure C
A silicon nitride film is formed by a VD method. Next, by photolithography and subsequent dry etching,
The silicon nitride film and the thermal oxide film corresponding to the element isolation region are selectively removed. Next, dry etching is performed using the remaining silicon nitride film as a mask, a region corresponding to the element isolation region is removed to a predetermined depth on the semiconductor substrate, and a trench is formed. Next, after a thermal oxide film is formed on the bottom and side walls of the trench by thermal oxidation, a thick silicon oxide film is deposited on the entire surface including the inside of the trench by the CVD method. After that, the chemical mechanical polishing method (hereinafter referred to as “CMP method”)
Abbreviated. ), The silicon oxide film is polished and removed until the silicon nitride film is exposed, the silicon nitride film is removed by wet etching with hot phosphoric acid, and the thermal oxide film is removed by wet etching with a fluorine solution or dry etching. In this manner, an element isolation region slightly protruding from the surface of the semiconductor substrate is formed while leaving the silicon oxide film in the trench.
【0006】上述した従来例のプロセスでは、トレンチ
に埋め込んだシリコン酸化膜はトレンチの側壁に沿って
形成されるため、トレンチの中央部においてはシリコン
酸化膜の「合わせ目部分(凹部)」が形成されてしま
う。すなわち、この部分においては、トレンチの両側の
側壁に積層されたシリコン酸化膜の表面同士が密着する
ため、僅かな隙間が形成されてしまう。これによって、
合わせ目部分の近傍のシリコン酸化膜は不完全な積層状
態となり、この部分での密度は他の通常に積層されたシ
リコン酸化膜の密度より小さくなる。従って、シリコン
酸化膜のエッチング除去を行う場合には、この合わせ目
部分の近傍だけエッチング速度が速くなってしまう。さ
らに、シリコン窒化膜を除去する際のウエットカッチン
グ或いは後工程でのエッチング、洗浄等の際に、このエ
ッチング速度の違いに起因して、合わせ目部分に対応す
る部分ではエッチングが速く進行し、凹部が形成されて
しまう。これによって、フィールド反転電圧が低下する
といった問題が生じる。In the above-described conventional process, since the silicon oxide film buried in the trench is formed along the side wall of the trench, a "joint portion (recess)" of the silicon oxide film is formed at the center of the trench. Will be done. That is, in this portion, a slight gap is formed because the surfaces of the silicon oxide films stacked on the sidewalls on both sides of the trench are in close contact with each other. by this,
The silicon oxide film in the vicinity of the joint is in an incompletely stacked state, and the density at this portion is lower than the density of other normally stacked silicon oxide films. Therefore, when the silicon oxide film is removed by etching, the etching rate is increased only in the vicinity of the joint. Furthermore, during wet etching when removing the silicon nitride film or etching or cleaning in a later step, etching proceeds rapidly in a portion corresponding to the joint portion due to the difference in the etching rate, A recess is formed. This causes a problem that the field inversion voltage decreases.
【0007】このように、トレンチの幅方向(半導体基
板と平行な方向)の中央位置において充填した絶縁膜に
合わせ目部分(凹部)が形成されるという問題は、半導
体基板上にトレンチを形成してその内部に絶縁膜を積層
して埋め込むプロセスを用いた半導体装置においては、
必ず発生する。このようなプロセスを用いた従来技術
は、これまでに幾つか提案されており、例えば、特開平
3−203349号公報、特開平3−153031号公
報、特開平6−68332号公報、特開昭80−161
632号公報、特開平1−134947号公報などに開
示されている。As described above, the problem that the joint (recess) is formed in the filled insulating film at the center position in the width direction of the trench (the direction parallel to the semiconductor substrate) is that the trench is formed on the semiconductor substrate. In a semiconductor device using a process of stacking and embedding an insulating film therein,
Always happens. Several prior arts using such a process have been proposed so far. For example, Japanese Patent Application Laid-Open Nos. Hei 3-203349, Hei 3-153030, Hei 6-68332, and Heisei 80-161
632, JP-A-1-134947 and the like.
【0008】例えば、特開平3−203349号公報で
は、半導体基板上に形成されたトレンチ内をシリコン酸
化膜で埋め込んだ後、シリコン酸化膜の表面に形成され
た凹部を含む全面にBPCG膜等のガラス層を積層し、
リフロー処理を行うことでガラス層の表面を平坦化する
方法が開示されている。For example, in Japanese Unexamined Patent Publication No. Hei 3-203349, after a trench formed on a semiconductor substrate is filled with a silicon oxide film, a BPCG film or the like is formed on the entire surface including a concave portion formed on the surface of the silicon oxide film. Laminate the glass layer,
A method of flattening the surface of a glass layer by performing a reflow process is disclosed.
【0009】しかしながら、この方法でガラス層の表面
を平坦化しても、シリコン酸化膜の表面に形成された凹
部の近傍の領域は、今までに知られている従来技術と同
様、不完全な積層状態であることに変わりはない。従っ
て、その後の工程でガラス層やシリコン窒化膜等をエッ
チング除去する際には、このシリコン酸化膜の表面に形
成された凹部の近傍の領域におけるエッチングの進行速
度がその周辺領域よりも速くなるため、前述したように
凹部が形成されてしまい、それによってフィールド反転
電圧が低下するといった問題が生じる。However, even when the surface of the glass layer is flattened by this method, the region near the concave portion formed on the surface of the silicon oxide film is incompletely laminated, as in the prior art known hitherto. It is still a state. Therefore, when a glass layer, a silicon nitride film, or the like is removed by etching in a subsequent step, the etching proceeds in a region near the concave portion formed on the surface of the silicon oxide film at a higher speed than the peripheral region. As described above, a concave portion is formed, which causes a problem that the field inversion voltage is reduced.
【0010】また、前述した従来技術のようにシリコン
窒化膜を熱リン酸等によるウエットエッチングによって
除去した場合には、このウエットエッチングは等方性エ
ッチングであるが故に、半導体基板の表面と平行な方向
にもエッチングが進行する。このため、半導体基板上か
ら僅かに突出した素子形成領域を固定しているシリコン
酸化膜の表面と素子分離端の側面とが同時に除去され、
素子分離端においてトレンチの幅方向にえぐられた部分
(欠損部)が形成されてしまう。その結果、この欠損部
の存在に起因して、寄生デバイスのリーク電流が増加す
るという問題も発生する。Further, when the silicon nitride film is removed by wet etching using hot phosphoric acid or the like as in the above-described prior art, since this wet etching is isotropic etching, it is parallel to the surface of the semiconductor substrate. Etching also proceeds in the direction. For this reason, the surface of the silicon oxide film fixing the element formation region slightly projecting from the semiconductor substrate and the side surface of the element isolation end are simultaneously removed,
At the element isolation end, a portion (deleted portion) cut out in the width direction of the trench is formed. As a result, there is a problem that the leakage current of the parasitic device increases due to the presence of the defective portion.
【0011】また、特開平6−69332号公報に開示
された技術では、このようなSTI素子分離構造を埋め
込んだ絶縁膜を所定量までエッチングする際に、半導体
基板上に形成した酸化膜を、反応性イオンエッチング
(RIE)法によるエッチングの際のストッパとして機
能させている。そして、エッチング後に全面を犠牲的に
酸化し、トレンチ内の酸化膜を含めた全ての酸化膜を所
定量まで除去することで、STI素子分離構造を形成し
ている。According to the technique disclosed in Japanese Patent Application Laid-Open No. 6-69332, when an insulating film in which such an STI element isolation structure is embedded is etched to a predetermined amount, an oxide film formed on a semiconductor substrate is etched. It functions as a stopper at the time of etching by the reactive ion etching (RIE) method. Then, the entire surface is sacrificed after the etching, and all oxide films including the oxide film in the trench are removed to a predetermined amount, thereby forming the STI element isolation structure.
【0012】[0012]
【発明が解決しようとする課題】しかしながら、このよ
うなSTI素子分離構造を形成するに際し、トレンチ内
を充填したシリコン酸化膜をCMP法によって除去した
場合、以下のような問題が発生していた。However, in forming such an STI element isolation structure, if the silicon oxide film filling the trench is removed by the CMP method, the following problems have occurred.
【0013】CMP法によって、シリコン酸化膜はシリ
コン窒化膜が露出するまで研磨されるが、パターン依存
性による研磨速度のばらつきが大きく、ストッパである
シリコン窒化膜に対するシリコン酸化膜の研磨速度選択
比を大きくできないため、ストッパとしての機能を十分
に果たすことができなかった。従って、シリコン窒化膜
が露出した時点で化学機械研磨を停止することは非常に
難しく、特定パターン領域でシリコン酸化膜が部分的に
残存したり、他のパターン領域でシリコン窒化膜を必要
以上に研磨してしまう場合があり、トレンチ内に狙いど
おりのシリコン酸化膜を残して、素子分離領域の表面を
平坦化することは容易ではなかった。このように素子分
離領域の表面の位置が一定しないことに起因して、該工
程で上層にパターン形成した際に形成不良が生じ、素子
の電気的特性が劣化するという問題があった。The silicon oxide film is polished by the CMP method until the silicon nitride film is exposed. However, there is a large variation in the polishing rate due to the pattern dependency, and the polishing rate selection ratio of the silicon oxide film to the silicon nitride film as a stopper is reduced. Since it could not be made larger, the function as a stopper could not be sufficiently achieved. Therefore, it is very difficult to stop the chemical mechanical polishing when the silicon nitride film is exposed, and the silicon oxide film partially remains in a specific pattern region, or the silicon nitride film is polished more than necessary in another pattern region. Therefore, it is not easy to flatten the surface of the element isolation region while leaving the intended silicon oxide film in the trench. As described above, due to the fact that the position of the surface of the element isolation region is not constant, there is a problem that formation failure occurs when a pattern is formed on an upper layer in this step, and the electrical characteristics of the element deteriorate.
【0014】また、特開平6−69332号公報に開示
された方法でSTI素子分離構造を形成した場合、エッ
チング除去される積層膜が最初に平坦化されておらず、
また表面位置も確定していないため、易酸化膜のエッチ
ング後に絶縁膜表面が半導体基板上から突出した場合に
は、その突出量を制御することができず、犠牲酸化後の
エッチングで表面の位置を制御するにも限界があった。When the STI element isolation structure is formed by the method disclosed in Japanese Patent Application Laid-Open No. 6-69332, the laminated film to be removed by etching is not flattened first,
Also, since the surface position is not determined, if the surface of the insulating film protrudes from the semiconductor substrate after the etching of the easily oxidized film, the amount of protrusion cannot be controlled, and the position of the surface cannot be controlled by etching after sacrificial oxidation. There were limits to controlling
【0015】さらに、犠牲酸化後のエッチングで素子分
離領域の表面と半導体基板の表面が同一面にされた場合
には、素子分離領域の端部に窪みが形成され易く、それ
によって寄生トランジスタのリーク電流が増加するとい
う問題もあった。Further, when the surface of the element isolation region and the surface of the semiconductor substrate are made flush with each other by the etching after the sacrificial oxidation, a depression is easily formed at the end of the element isolation region, thereby causing the leakage of the parasitic transistor. There was also a problem that the current increased.
【0016】本発明は、このような問題を解決するため
に成されたものであり、本発明の主な目的は、トレンチ
型素子分離領域の表面に凹凸を生ずることなく平坦に形
成可能とし、ひいては電気的特性の向上に寄与すること
ができる半導体装置及びその製造方法を提供することに
ある。The present invention has been made in order to solve such a problem, and a main object of the present invention is to make it possible to form a trench type element isolation region flat without causing irregularities on its surface. It is another object of the present invention to provide a semiconductor device capable of contributing to improvement in electrical characteristics and a method for manufacturing the same.
【0017】また、本発明の他の目的は、トレンチ型素
子分離構造の形成において、トレンチ内を充填した積層
膜を除去する際に研磨による除去を確実に停止させるこ
とで研磨の過不足を解消し、ひいては、積層膜表面を所
望の量だけ除去することで素子分離領域の表面の位置を
正確に決定することができる半導体素子及びその製造方
法を提供することにある。Another object of the present invention is to eliminate excessive or insufficient polishing by reliably stopping removal by polishing when removing a stacked film filling the trench in the formation of a trench type element isolation structure. In addition, it is an object of the present invention to provide a semiconductor device capable of accurately determining the position of the surface of an element isolation region by removing a desired amount of the surface of the stacked film, and a method of manufacturing the same.
【0018】[0018]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に耐熱性絶縁膜を形成する第1
の工程と、前記耐熱性絶縁膜をパターニングする第2の
工程と、前記耐熱性絶縁膜の形状に倣って前記半導体基
板の表面を選択的に除去し、該半導体基板にトレンチを
形成する第3の工程と、前記トレンチを含む前記半導体
基板の全面に第1の絶縁膜を形成する第4の工程と、前
記半導体基板に熱処理を行って前記第1の絶縁膜を高密
度化させる第5の工程と、前記第1の絶縁膜上で前記ト
レンチに対応する領域に形成された凹部を埋め込むよう
に該第1の絶縁膜上に第2の絶縁膜を形成する第6の工
程と、前記半導体基板に熱処理を行って前記第2の絶縁
膜を高密度化させる第7の工程と、前記耐熱性絶縁膜が
露出するまで前記第1の絶縁膜及び前記第2の絶縁膜を
除去する第8の工程と、表面に露出している前記耐熱性
絶縁膜を除去する第9の工程とを有する。According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a heat-resistant insulating film on a semiconductor substrate;
A second step of patterning the heat-resistant insulating film; and a third step of selectively removing a surface of the semiconductor substrate according to the shape of the heat-resistant insulating film to form a trench in the semiconductor substrate. A fourth step of forming a first insulating film on the entire surface of the semiconductor substrate including the trench, and a fifth step of performing heat treatment on the semiconductor substrate to increase the density of the first insulating film. A step of forming a second insulating film on the first insulating film so as to fill a recess formed in a region corresponding to the trench on the first insulating film; and A seventh step of performing heat treatment on the substrate to increase the density of the second insulating film, and an eighth step of removing the first insulating film and the second insulating film until the heat-resistant insulating film is exposed. Removing the heat-resistant insulating film exposed on the surface And a ninth step.
【0019】本発明の半導体装置の製造方法の一態様例
においては、前記第1の絶縁膜及び前記第2の絶縁膜が
それぞれシリコン酸化膜である。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, each of the first insulating film and the second insulating film is a silicon oxide film.
【0020】本発明の半導体装置の製造方法の一態様例
においては、前記第8の工程において前記第1の絶縁膜
及び前記第2の絶縁膜を化学機械研磨法により除去す
る。In one embodiment of the method for manufacturing a semiconductor device according to the present invention, the first insulating film and the second insulating film are removed by a chemical mechanical polishing method in the eighth step.
【0021】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜を化学機械研磨法のスト
ッパとして用いる。In one embodiment of the method for manufacturing a semiconductor device according to the present invention, the heat-resistant insulating film is used as a stopper in a chemical mechanical polishing method.
【0022】本発明の半導体装置の製造方法の一態様例
においては、前記第1の工程の前に、前記半導体基板上
にパッド絶縁膜を形成する第10の工程を更に含み、前
記第1の工程では前記半導体基板との間に前記パッド絶
縁膜を介して前記耐熱性絶縁膜を形成し、前記第3の工
程では前記耐熱性絶縁膜の形状に倣って前記半導体基板
と共に前記パッド絶縁膜を選択的に除去する。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, before the first step, the method further includes a tenth step of forming a pad insulating film on the semiconductor substrate, In the step, the heat-resistant insulating film is formed between the semiconductor substrate and the semiconductor substrate via the pad insulating film. In the third step, the pad insulating film is formed together with the semiconductor substrate according to the shape of the heat-resistant insulating film. Selectively remove.
【0023】本発明の半導体装置の製造方法の一態様例
においては、前記第9の工程において前記耐熱性絶縁膜
を異方性エッチングにより除去する。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, the heat-resistant insulating film is removed by anisotropic etching in the ninth step.
【0024】本発明の半導体装置の製造方法の一態様例
においては、前記第3の工程と前記第4の工程の間に、
前記トレンチの底面から側壁にかけての表面領域に第3
の絶縁膜を形成する第11の工程を更に有する。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, between the third step and the fourth step,
A third surface area extends from the bottom to the side wall of the trench.
And an eleventh step of forming the insulating film.
【0025】本発明の半導体装置の製造方法は、半導体
基板上に耐熱性絶縁膜を形成する第1の工程と、前記耐
熱性絶縁膜をパターニングする第2の工程と、前記耐熱
性絶縁膜の形状に倣って前記半導体基板の表面を選択的
に除去し、該半導体基板にトレンチを形成する第3の工
程と、前記トレンチを含む前記半導体基板の全面に第1
の絶縁膜を形成する第4の工程と、前記耐熱性絶縁膜が
露出するまで前記第1の絶縁膜を除去する第5の工程
と、前記耐熱性絶縁膜を除去する第6の工程と、前記第
1の絶縁膜上で前記トレンチに対応する領域に形成され
た凹凸部を埋め込むように前記半導体基板上の全面に第
2の絶縁膜を形成する第7の工程と、前記第1の絶縁膜
の表面を平坦にするように前記第2の絶縁膜を前記第1
の絶縁膜上のみに残して除去する第8の工程とを有す
る。According to the method of manufacturing a semiconductor device of the present invention, a first step of forming a heat-resistant insulating film on a semiconductor substrate, a second step of patterning the heat-resistant insulating film, A third step of selectively removing a surface of the semiconductor substrate according to a shape to form a trench in the semiconductor substrate, and forming a first step on the entire surface of the semiconductor substrate including the trench.
A fourth step of forming the insulating film, a fifth step of removing the first insulating film until the heat-resistant insulating film is exposed, and a sixth step of removing the heat-resistant insulating film. A seventh step of forming a second insulating film on the entire surface of the semiconductor substrate so as to fill the uneven portion formed in the region corresponding to the trench on the first insulating film; The second insulating film is formed on the first insulating film so as to make the surface of the film flat.
An eighth step of removing and leaving only on the insulating film.
【0026】本発明の半導体装置の製造方法の一態様例
においては、前記第1の絶縁膜及び前記第2の絶縁膜が
それぞれシリコン酸化膜である。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, each of the first insulating film and the second insulating film is a silicon oxide film.
【0027】本発明の半導体装置の製造方法の一態様例
においては、前記第5の工程において前記第1の絶縁膜
を化学機械研磨法により除去する。In one embodiment of the method for manufacturing a semiconductor device according to the present invention, the first insulating film is removed by a chemical mechanical polishing method in the fifth step.
【0028】本発明の半導体装置の製造方法の一態様例
においては、前記耐熱性絶縁膜を化学機械研磨法のスト
ッパとして用いる。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, the heat-resistant insulating film is used as a stopper in a chemical mechanical polishing method.
【0029】本発明の半導体装置の製造方法の一態様例
においては、前記第1の工程の前に、前記半導体基板上
にパッド絶縁膜を形成する第9の工程を更に含み、前記
第1の工程では前記半導体基板との間に前記パッド絶縁
膜を介して前記耐熱性絶縁膜を形成し、前記第3の工程
では前記耐熱性絶縁膜の形状に倣って前記半導体基板と
共に前記パッド絶縁膜を選択的に除去する。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, the method further comprises, before the first step, a ninth step of forming a pad insulating film on the semiconductor substrate, In the step, the heat-resistant insulating film is formed between the semiconductor substrate and the semiconductor substrate via the pad insulating film. In the third step, the pad insulating film is formed together with the semiconductor substrate according to the shape of the heat-resistant insulating film. Selectively remove.
【0030】本発明の半導体装置の製造方法の一態様例
においては、前記第6の工程において前記耐熱性絶縁膜
を異方性エッチングにより除去する。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, the heat-resistant insulating film is removed by anisotropic etching in the sixth step.
【0031】本発明の半導体装置の製造方法の一態様例
においては、前記第3の工程と前記第4の工程の間に、
前記トレンチの底面から側壁にかけての表面領域に第3
の絶縁膜を形成する第10の工程を更に有する。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, between the third step and the fourth step,
A third surface area extends from the bottom to the side wall of the trench.
And a tenth step of forming the insulating film.
【0032】本発明の半導体装置の製造方法は、半導体
基板上に耐熱性絶縁膜を形成する第1の工程と、前記耐
熱性絶縁膜をパターニングする第2の工程と、前記耐熱
性絶縁膜の形状に倣って前記半導体基板の表面を選択的
に除去し、該半導体基板に第1のトレンチを形成する第
3の工程と、前記第1のトレンチの内壁面を覆うように
前記耐熱性絶縁膜上に第1の絶縁膜を形成し、前記第1
のトレンチより幅の狭い第2のトレンチを形成する第4
の工程と、前記第2のトレンチを充填するように前記第
1の絶縁膜上に該第1の絶縁膜より研磨速度選択比の大
きい易酸化性膜を形成する第5の工程と、前記易酸化性
膜を前記第1の絶縁膜が露出するまで除去し、前記第2
のトレンチ内のみに前記易酸化性膜を残す第6の工程
と、前記第2のトレンチ内に残された前記易酸化性膜を
熱酸化し、該易酸化性膜の上面領域に第1の熱酸化膜を
形成する第7の工程と、表面に露出している第1の絶縁
膜及び前記第1の熱酸化膜の一部を除去する第8の工程
と、前記第2のトレンチ内に残された前記易酸化性膜を
再び熱酸化し、該易酸化性膜の上面領域に第2の熱酸化
膜を形成する第9の工程と、表面に露出している前記耐
熱性絶縁膜を除去する第10の工程とを有する。According to the method of manufacturing a semiconductor device of the present invention, a first step of forming a heat-resistant insulating film on a semiconductor substrate, a second step of patterning the heat-resistant insulating film, A third step of selectively removing a surface of the semiconductor substrate according to a shape to form a first trench in the semiconductor substrate; and forming the heat-resistant insulating film so as to cover an inner wall surface of the first trench. Forming a first insulating film thereon;
Forming a second trench narrower than the first trench
Forming a oxidizable film having a higher polishing rate selectivity than the first insulating film on the first insulating film so as to fill the second trench; Removing the oxidizing film until the first insulating film is exposed;
A sixth step of leaving the easily oxidizable film only in the trench, and thermally oxidizing the easily oxidizable film left in the second trench, and forming a first film on an upper surface region of the easily oxidizable film. A seventh step of forming a thermal oxide film, an eighth step of removing the first insulating film and a part of the first thermal oxide film exposed on the surface, A ninth step of thermally oxidizing the remaining oxidizable film again to form a second thermal oxide film on an upper surface region of the oxidizable film, and forming the heat-resistant insulating film exposed on the surface. And a tenth step of removing.
【0033】本発明の半導体装置の製造方法の一態様例
においては、前記易酸化性膜がポリシリコン膜である。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, the oxidizable film is a polysilicon film.
【0034】本発明の半導体装置の製造方法の一態様例
においては、前記第1の絶縁膜がシリコン酸化膜であ
る。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, the first insulating film is a silicon oxide film.
【0035】本発明の半導体装置の製造方法の一態様例
においては、前記第1の工程の前に、前記半導体基板上
にパッド絶縁膜を形成する第11の工程を更に含むと共
に、前記第10の工程の後に、前記パッド絶縁膜を除去
する第12の工程を更に含み、前記第1の工程では前記
半導体基板との間に前記パッド絶縁膜を介して前記耐熱
性絶縁膜を形成し、前記第2の工程では前記耐熱性絶縁
膜と共に前記パッド絶縁膜をパターニングする。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, the method further includes, before the first step, an eleventh step of forming a pad insulating film on the semiconductor substrate. After the step of, further comprising a twelfth step of removing the pad insulating film, the first step of forming the heat-resistant insulating film between the semiconductor substrate via the pad insulating film, In the second step, the pad insulating film is patterned together with the heat-resistant insulating film.
【0036】本発明の半導体装置の製造方法の一態様例
においては、前記第6の工程において前記易酸化性膜を
化学機械研磨法により除去する。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, the oxidizable film is removed by a chemical mechanical polishing method in the sixth step.
【0037】本発明の半導体装置の製造方法の一態様例
においては、前記第1の絶縁膜を化学機械研磨法のスト
ッパとして用いる。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, the first insulating film is used as a stopper in a chemical mechanical polishing method.
【0038】本発明の半導体装置の製造方法の一態様例
においては、前記第1の絶縁膜に対する前記易酸化性膜
の研磨速度選択比は20倍以上に設定されている。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, a polishing rate selection ratio of the oxidizable film to the first insulating film is set to 20 times or more.
【0039】本発明の半導体装置の製造方法の一態様例
においては、前記第1の熱酸化膜の膜厚は前記第1の絶
縁膜の膜厚より大きく設定されている。In one embodiment of the method for manufacturing a semiconductor device according to the present invention, the thickness of the first thermal oxide film is set to be larger than the thickness of the first insulating film.
【0040】本発明の半導体装置の製造方法の一態様例
においては、前記第3の工程と前記第4の工程の間に、
前記第1のトレンチの底面から側壁にかけての表面領域
に第2の絶縁膜を形成する第13の工程を更に有する。In one embodiment of the method of manufacturing a semiconductor device according to the present invention, between the third step and the fourth step,
The method further includes a thirteenth step of forming a second insulating film in a surface region from a bottom surface to a side wall of the first trench.
【0041】本発明の半導体装置は、トレンチが形成さ
れた半導体基板を備え、前記トレンチは、熱処理によっ
て高密度化された第1の絶縁膜と、同じく熱処理によっ
て高密度化された第2の絶縁膜とによって充填され、全
体として一体構造の素子分離絶縁膜を構成している。A semiconductor device according to the present invention includes a semiconductor substrate having a trench formed therein, wherein the trench has a first insulating film densified by heat treatment and a second insulating film also densified by heat treatment. The element isolation insulating film is filled with the film and has an integral structure as a whole.
【0042】本発明の半導体装置の一態様例において
は、前記第1の絶縁膜及び前記第2の絶縁膜がそれぞれ
シリコン酸化膜である。In one embodiment of the semiconductor device of the present invention, each of the first insulating film and the second insulating film is a silicon oxide film.
【0043】本発明の半導体装置の一態様例において
は、前記トレンチによって形成される素子分離領域によ
って画定される素子形成領域上に形成され且つ前記半導
体基板と反対の導電型を有する1対のソース/ドレイン
領域と、該1対のソース/ドレイン領域の間の領域上に
絶縁膜を介して形成されたゲート電極とを更に具備す
る。In one embodiment of the semiconductor device of the present invention, a pair of sources formed on an element formation region defined by an element isolation region formed by the trench and having a conductivity type opposite to that of the semiconductor substrate are provided. And a gate electrode formed on a region between the pair of source / drain regions via an insulating film.
【0044】本発明の半導体装置は、トレンチが形成さ
れた半導体基板を備え、前記トレンチは、該トレンチに
よって前記半導体基板上に形成される素子分離構造の主
要部を構成する第1の絶縁膜と、プロセスの過程で該第
1の絶縁膜上に形成された凹凸部を埋め込むと共に該第
1の絶縁膜の上面を平坦にするように形成された第2の
絶縁膜とによって充填されている。A semiconductor device according to the present invention includes a semiconductor substrate having a trench formed therein, the trench including a first insulating film constituting a main part of an element isolation structure formed on the semiconductor substrate by the trench. The first insulating film is filled with a second insulating film formed so as to bury the uneven portion formed on the first insulating film during the process and to flatten the upper surface of the first insulating film.
【0045】本発明の半導体装置の一態様例において
は、前記第1の絶縁膜及び前記第2の絶縁膜がそれぞれ
シリコン酸化膜である。In one embodiment of the semiconductor device of the present invention, each of the first insulating film and the second insulating film is a silicon oxide film.
【0046】本発明の半導体装置の一態様例において
は、前記トレンチによって形成される素子分離領域によ
って画定される素子形成領域上に形成され且つ前記半導
体基板と反対の導電型を有する1対のソース/ドレイン
領域と、該1対のソース/ドレイン領域の間の領域上に
絶縁膜を介して形成されたゲート電極とを更に具備す
る。In one embodiment of the semiconductor device of the present invention, a pair of sources formed on an element formation region defined by an element isolation region formed by the trench and having a conductivity type opposite to that of the semiconductor substrate are provided. And a gate electrode formed on a region between the pair of source / drain regions via an insulating film.
【0047】本発明の半導体装置は、トレンチが形成さ
れた半導体基板と、前記トレンチの底面及び側壁を覆う
ように形成され、該トレンチの側壁上に形成された部分
の端部の上面が前記半導体基板の表面から突出している
第1の絶縁膜と、前記トレンチ内で前記第1の絶縁膜に
囲まれるように充填され、前記第1の絶縁膜に比べて研
磨速度選択比が大きい易酸化性膜と、前記易酸化性膜の
上面領域に形成された熱酸化膜とを具備する。A semiconductor device according to the present invention is formed so as to cover a semiconductor substrate having a trench formed therein and a bottom surface and a side wall of the trench, and an upper surface of an end portion of a portion formed on a side wall of the trench is formed of the semiconductor substrate. A first insulating film protruding from the surface of the substrate; and an oxidizable material filled in the trench so as to be surrounded by the first insulating film and having a higher polishing rate selectivity than the first insulating film. A film and a thermal oxide film formed on an upper surface region of the easily oxidizable film.
【0048】本発明の半導体装置の一態様例において
は、前記易酸化性膜がポリシリコン膜である。In one embodiment of the semiconductor device of the present invention, the oxidizable film is a polysilicon film.
【0049】本発明の半導体装置の一態様例において
は、前記第1の絶縁膜がシリコン酸化膜である。In one embodiment of the semiconductor device according to the present invention, the first insulating film is a silicon oxide film.
【0050】本発明の半導体装置の一態様例において
は、前記第1の絶縁膜に対する前記易酸化性膜の研磨速
度選択比は20倍以上に設定されている。In one embodiment of the semiconductor device of the present invention, a polishing rate selection ratio of the oxidizable film to the first insulating film is set to be 20 times or more.
【0051】本発明の半導体装置の一態様例において
は、前記トレンチによって形成される素子分離領域によ
って画定される素子形成領域上に形成され且つ前記半導
体基板と反対の導電型を有する1対のソース/ドレイン
領域と、該1対のソース/ドレイン領域の間の領域上に
絶縁膜を介して形成されたゲート電極とを更に具備す
る。In one embodiment of the semiconductor device of the present invention, a pair of sources formed on an element formation region defined by an element isolation region formed by the trench and having a conductivity type opposite to that of the semiconductor substrate are provided. And a gate electrode formed on a region between the pair of source / drain regions via an insulating film.
【0052】[0052]
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を参照しながら説明する。図1は本発明に係
る半導体装置の第1の実施形態としてのnMOSトラン
ジスタの構成を模式的な断面図の形で示したものであ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a configuration of an nMOS transistor as a first embodiment of a semiconductor device according to the present invention in a schematic sectional view.
【0053】図1において、1はp型半導体基板(本実
施形態ではp型シリコン基板)、9は素子分離酸化膜、
13はゲート酸化膜、14はゲート電極、16は低濃度
n型不純物の拡散領域、18は側壁絶縁膜(本実施形態
ではシリコン酸化膜)、19はソース/ドレイン領域と
して機能する高濃度n型不純物の拡散領域、20は層間
絶縁膜(本実施形態ではBPSG膜)、23は金属配線
(本実施形態ではアルミニウム配線)を示す。In FIG. 1, 1 is a p-type semiconductor substrate (a p-type silicon substrate in this embodiment), 9 is an element isolation oxide film,
13 is a gate oxide film, 14 is a gate electrode, 16 is a diffusion region of a low concentration n-type impurity, 18 is a sidewall insulating film (a silicon oxide film in the present embodiment), and 19 is a high concentration n-type functioning as a source / drain region. An impurity diffusion region, 20 indicates an interlayer insulating film (BPSG film in this embodiment), and 23 indicates a metal wiring (aluminum wiring in this embodiment).
【0054】以下、第1の実施形態の半導体装置(nM
OSトランジスタ)の製造方法について図4(a)〜図
7(b)を参照しながら説明する。Hereinafter, the semiconductor device of the first embodiment (nM
A method for manufacturing the OS transistor will be described with reference to FIGS.
【0055】先ず、図4(a)に示すように、p型半導
体基板(p型シリコン基板)1の表面を熱酸化して厚さ
30nm程度の熱酸化膜2(バット絶縁膜)を形成し、
更にこの熱酸化膜2上に、低圧CVD法により厚さ20
0nm程度のシリコン窒化膜3(耐熱性絶縁膜)を形成
する。First, as shown in FIG. 4A, the surface of a p-type semiconductor substrate (p-type silicon substrate) 1 is thermally oxidized to form a thermal oxide film 2 (bat insulating film) having a thickness of about 30 nm. ,
Further, on this thermal oxide film 2, a thickness of 20 mm is formed by a low pressure CVD method.
A silicon nitride film 3 (heat-resistant insulating film) of about 0 nm is formed.
【0056】次に、図4(b)に示すように、フォトリ
ソグラフィ及びこれに続くドライエッチングにより、p
型シリコン基板1上の素子分離領域に対応する領域を露
出させるようにシリコン窒化膜3及び熱酸化膜2を除去
する。Next, as shown in FIG. 4B, by photolithography and subsequent dry etching, p
The silicon nitride film 3 and the thermal oxide film 2 are removed so as to expose a region corresponding to the element isolation region on the silicon substrate 1.
【0057】次に、図4(c)に示すように、シリコン
窒化膜3をマスクとして異方性エッチングによりp型シ
リコン基板1を除去し、トレンチ4(溝)を形成する。
トレンチ4は、深さが400nm程度で、側壁のテーパ
角度が80゜程度となるように形成される。次いで、熱
酸化処理により、トレンチ4の底面から側壁にかけて厚
さ20nm程度の熱酸化膜5を形成する。この熱酸化膜
5は、異方性エッチングによりトレンチ4の内壁表面に
形成されたダメージ層を除去するために形成される。Next, as shown in FIG. 4C, the p-type silicon substrate 1 is removed by anisotropic etching using the silicon nitride film 3 as a mask to form a trench 4 (groove).
The trench 4 is formed so as to have a depth of about 400 nm and a taper angle of the side wall of about 80 °. Next, a thermal oxide film 5 having a thickness of about 20 nm is formed from the bottom surface to the side wall of the trench 4 by thermal oxidation. This thermal oxide film 5 is formed to remove a damaged layer formed on the inner wall surface of the trench 4 by anisotropic etching.
【0058】次に、図4(d)に示すように、トレンチ
4を含むp型シリコン基板1上の全面に、CVD法によ
り厚さ400nm程度のシリコン酸化膜6を形成する。
このシリコン酸化膜6はトレンチ4内において底面と側
壁に沿って形成されるので、シリコン酸化膜6上でトレ
ンチ4の幅方向の中央位置に対応する領域には、V字形
の合わせ目部分7が形成される。この後、窒素雰囲気中
で温度900℃、80分間の熱処理を行ってシリコン酸
化膜6を高密度化させる。Next, as shown in FIG. 4D, a silicon oxide film 6 having a thickness of about 400 nm is formed on the entire surface of the p-type silicon substrate 1 including the trench 4 by the CVD method.
Since this silicon oxide film 6 is formed along the bottom and side walls in trench 4, a V-shaped joint portion 7 is formed on silicon oxide film 6 in a region corresponding to the central position in the width direction of trench 4. It is formed. Thereafter, heat treatment is performed in a nitrogen atmosphere at a temperature of 900 ° C. for 80 minutes to increase the density of the silicon oxide film 6.
【0059】次に、図5(a)に示すように、合わせ目
部分7を埋め込むように、CVD法により厚さ400n
m程度のシリコン酸化膜8を形成する。この後、同様に
して、窒素雰囲気中で温度900℃、90分間の熱処理
を行ってシリコン酸化膜8を高密度化させる。Next, as shown in FIG. 5A, a 400 nm-thickness is formed by the CVD method so as to bury the joint 7.
An about m silicon oxide film 8 is formed. Thereafter, similarly, heat treatment is performed at 900 ° C. for 90 minutes in a nitrogen atmosphere to increase the density of the silicon oxide film 8.
【0060】このように、先ずシリコン酸化膜6を形成
して熱処理を行い、当該シリコン酸化膜6を高密度状態
にして安定化させた後、合わせ目部分7を埋め込むよう
にして更なるシリコン酸化膜8を形成して熱処理を行う
ことで、2層のシリコン酸化膜6及び8の、合わせ目部
分7の近傍領域での充填状態を均一化することができ
る。その結果、熱酸化膜5、シリコン酸化膜6及びシリ
コン酸化膜8は、実質的に一体構造の酸化膜を構成す
る。As described above, first, a silicon oxide film 6 is formed and heat treatment is performed to stabilize the silicon oxide film 6 in a high-density state. By forming the film 8 and performing a heat treatment, the filling state of the two silicon oxide films 6 and 8 in the region near the joint portion 7 can be made uniform. As a result, the thermal oxide film 5, the silicon oxide film 6, and the silicon oxide film 8 substantially form an oxide film having an integral structure.
【0061】次に、図5(b)に示すように、この一体
構造の酸化膜をCMP法によりシリコン窒化膜3が露出
するまで研磨して除去し、素子分離酸化膜9を形成す
る。この際、シリコン窒化膜3は、CMP法のストッパ
として機能する。また、残されたシリコン窒化膜3と熱
酸化膜2の厚みの分だけ素子分離酸化膜9の表面をp型
シリコン基板1の表面から突出させることができる。Next, as shown in FIG. 5B, the oxide film having the integrated structure is polished and removed by a CMP method until the silicon nitride film 3 is exposed, and an element isolation oxide film 9 is formed. At this time, the silicon nitride film 3 functions as a stopper for the CMP method. Further, the surface of the element isolation oxide film 9 can be projected from the surface of the p-type silicon substrate 1 by the thickness of the remaining silicon nitride film 3 and thermal oxide film 2.
【0062】次に図5(c)に示すように、シリコン窒
化膜3を異方性ドライエッチングにより除去し、更に熱
酸化膜2をドライエッチング又はフッ化水素によるウエ
ットエッチングにより除去する。これによって、トレン
チ4内のみに素子分離酸化膜9を残して、素子分離領域
10が形成される。そして、この素子分離領域10によ
って素子形成領域が固定される。Next, as shown in FIG. 5C, the silicon nitride film 3 is removed by anisotropic dry etching, and the thermal oxide film 2 is further removed by dry etching or wet etching with hydrogen fluoride. As a result, an element isolation region 10 is formed while leaving the element isolation oxide film 9 only in the trench 4. The element formation region is fixed by the element isolation region 10.
【0063】次に図5(d)に示すように、熱酸化処理
により素子形成領域(素子分離領域10以外の領域)上
に熱酸化膜11を形成し、更に熱酸化膜11及び素子分
離酸化膜9を覆って、低圧CVD法によりリン(P)等
の不純物を添加させながら多結晶シリコン膜(ポリシリ
コン膜)12を形成する。Next, as shown in FIG. 5D, a thermal oxide film 11 is formed on the element formation region (the region other than the element isolation region 10) by a thermal oxidation treatment. A polycrystalline silicon film (polysilicon film) 12 is formed covering the film 9 while adding impurities such as phosphorus (P) by a low-pressure CVD method.
【0064】次に、図6(a)に示すように、フォトリ
ソグラフィ及びこれに続くドライエッチングにより、ポ
リシリコン膜12及び熱酸化膜11をパターニングし
て、ゲート酸化膜13及びゲート電極14からなるゲー
ト部15を形成する。Next, as shown in FIG. 6A, the polysilicon film 12 and the thermal oxide film 11 are patterned by photolithography and subsequent dry etching to form a gate oxide film 13 and a gate electrode 14. The gate part 15 is formed.
【0065】次に、図6(b)に示すように、素子分離
領域10及びゲート部15をマスクとして、n型の不純
物である砒素(As)を低濃度でイオン注入し、低濃度
の不純物拡散領域16を形成する。Next, as shown in FIG. 6B, arsenic (As), which is an n-type impurity, is ion-implanted at a low concentration using the element isolation region 10 and the gate portion 15 as a mask. A diffusion region 16 is formed.
【0066】次に、図6(c)に示すように、低圧CV
D法により全面にシリコン酸化膜を形成した後、フォト
リソグラフィ及びこれに続く異方性ドライエッチングに
より、ゲート部15の側面に側壁絶縁膜(シリコン酸化
膜)18を形成する。Next, as shown in FIG.
After a silicon oxide film is formed on the entire surface by the method D, a sidewall insulating film (silicon oxide film) 18 is formed on the side surface of the gate unit 15 by photolithography and subsequent anisotropic dry etching.
【0067】次に、図6(d)に示すように、素子分離
領域10、ゲート部15及び側壁絶縁膜18をマスクと
して、n型の不純物である砒素(As)又はリン(P)
を高濃度でイオン注入し、高濃度の不純物拡散領域19
を形成する。この後、熱処理を行って低濃度の不純物拡
散領域16及び高濃度の不純物拡散領域19の不純物を
活性化させる。Next, as shown in FIG. 6D, arsenic (As) or phosphorus (P) which is an n-type impurity is used by using the element isolation region 10, the gate portion 15, and the side wall insulating film 18 as a mask.
Is ion-implanted at a high concentration to form a high-concentration impurity diffusion region 19.
To form Thereafter, heat treatment is performed to activate the impurities in the low concentration impurity diffusion region 16 and the high concentration impurity diffusion region 19.
【0068】次に、図7(a)に示すように、全面に亘
って層間絶縁膜であるBPSG膜20をCVD方により
厚く堆積させた後、リフロー処理を行う。そして、高濃
度の不純物拡散領域19(ソース/ドレイン領域)及び
ゲート電極14に到達するようにそれぞれコンタクトホ
ール21及び22を形成する。Next, as shown in FIG. 7A, a BPSG film 20, which is an interlayer insulating film, is deposited thick by CVD over the entire surface, and then a reflow process is performed. Then, contact holes 21 and 22 are formed so as to reach the high-concentration impurity diffusion region 19 (source / drain region) and the gate electrode 14, respectively.
【0069】最後に、図7(b)に示すように、スパッ
タ法によりアルミニウム配線23を蒸着してコンタクト
ホール21及び22内を充填し、BPSG膜20上でパ
ターニングを行って、図示のようなnMOSトランジス
タを完成させる。Finally, as shown in FIG. 7B, an aluminum wiring 23 is deposited by a sputtering method to fill the contact holes 21 and 22, and is patterned on the BPSG film 20 as shown in FIG. The nMOS transistor is completed.
【0070】このように構成された第1の実施形態の半
導体装置(nMOSトランジスタ)によれば、素子分離
領域10を形成する際に、トレンチ4をシリコン酸化膜
6で埋め込んだ後、熱処理を行うことで当該シリコン酸
化膜6を高密度化し、トレンチ4内への充填が不十分な
合わせ目部分7近傍の積層状態を高密度にすることがで
きる。さらに、このシリコン酸化膜6上に更なるシリコ
ン酸化膜8を形成して合わせ目部分7を完全に埋め込ん
だ後、当該シリコン酸化膜8に対しても熱処理を行い高
密度化することで、合わせ目部分7の近傍における2層
のシリコン酸化膜6及び8の充填をより強固なものとす
ることができる。According to the semiconductor device (nMOS transistor) of the first embodiment configured as described above, when forming the element isolation region 10, the trench 4 is filled with the silicon oxide film 6 and then heat treatment is performed. Thereby, the density of the silicon oxide film 6 can be increased, and the stacked state near the joint portion 7 where the filling in the trench 4 is insufficient can be increased. Further, after a further silicon oxide film 8 is formed on the silicon oxide film 6 to completely embed the joint portion 7, the silicon oxide film 8 is also subjected to a heat treatment to increase the density. The filling of the two silicon oxide films 6 and 8 in the vicinity of the eye portion 7 can be made stronger.
【0071】これによって、従来技術のように熱処理を
行わないで1層のシリコン酸化膜のみでトレンチ4内を
充填した場合と比較して、その後のエッチング工程によ
る侵食作用に対して強化された一体構造の素子分離酸化
膜9を形成することができる。As a result, as compared with the case where the inside of the trench 4 is filled with only one silicon oxide film without performing the heat treatment as in the prior art, the integrated erosion by the subsequent etching process is strengthened. An element isolation oxide film 9 having a structure can be formed.
【0072】また、素子分離酸化膜9は全域でほぼ同一
のエッチングレートとすることができるので、シリコン
窒化膜3を除去するエッチング工程或いはその後のゲー
ト部15を形成する際のパターニングのエッチング工程
等においても、素子分離領域10の中央部又は端部にお
けるエッチングがその周辺領域におけるエッチングより
も速く進行するといった不都合は生じない。従って、従
来技術で見られたようなかかる不都合に起因する凹部の
形成を防止することができる。Since the element isolation oxide film 9 can have substantially the same etching rate in the entire region, an etching step for removing the silicon nitride film 3 or a subsequent etching step for patterning when forming the gate portion 15 are performed. In this case, there is no inconvenience that the etching at the center or the end of the element isolation region 10 proceeds faster than the etching at the peripheral region. Therefore, it is possible to prevent the formation of a concave portion due to such inconvenience as seen in the related art.
【0073】さらに、素子分離領域の端部においては、
シリコン窒化膜3の除去を異方性エッチングにより行う
ことで、側壁25がエッチング除去されることに起因す
る欠損部の形成を防止することができる。これによっ
て、素子分離領域10の表面の凹凸に起因するフィール
ド反転電圧の低下或いは寄生デバイスのリーク電流の増
加を抑止することができる。Further, at the end of the element isolation region,
By performing the removal of the silicon nitride film 3 by anisotropic etching, it is possible to prevent the formation of a defective portion due to the removal of the side wall 25 by etching. As a result, it is possible to suppress a decrease in the field inversion voltage or an increase in the leak current of the parasitic device due to the unevenness of the surface of the element isolation region 10.
【0074】図2は本発明に係る半導体装置の第2の実
施形態としてのnMOSトランジスタの構成を模式的な
断面図の形で示したものである。FIG. 2 is a schematic sectional view showing the structure of an nMOS transistor as a second embodiment of the semiconductor device according to the present invention.
【0075】図2において、図1に用いられた参照番号
と同じ参照番号(13,14,16,18,19,20
及び23)は同じ構成要素を表している。さらに図2に
おいて、31はp型半導体基板(本実施形態ではp型シ
リコン基板)、36及び38はそれぞれシリコン酸化膜
を示す。ここに、第1のシリコン酸化膜36は素子分離
酸化膜の主要部を構成し、第2のシリコン酸化膜38
は、第1のシリコン酸化膜36上に形成された欠損部等
を補充するために形成されたものである。In FIG. 2, the same reference numerals (13, 14, 16, 18, 19, 20) as those used in FIG.
And 23) represent the same components. Further, in FIG. 2, 31 is a p-type semiconductor substrate (p-type silicon substrate in the present embodiment), and 36 and 38 are silicon oxide films, respectively. Here, the first silicon oxide film 36 forms a main part of the element isolation oxide film, and the second silicon oxide film 38
Are formed to replenish the defective portions and the like formed on the first silicon oxide film 36.
【0076】以下、第2の実施形態の半導体装置(nM
OSトランジスタ)の製造方法について図8(a)〜図
9(d)を参照しながら説明する。Hereinafter, the semiconductor device of the second embodiment (nM
A method for manufacturing the OS transistor will be described with reference to FIGS.
【0077】先ず、図8(a)に示すように、p型半導
体基板(p型シリコン基板)31の表面を熱酸化して厚
さ30nm程度の熱酸化膜32(バット絶縁膜)を形成
し、更にこの熱酸化膜32上に、低圧CVD法により厚
さ200nm程度のシリコン窒化膜33(耐熱性絶縁
膜)を形成する。First, as shown in FIG. 8A, the surface of a p-type semiconductor substrate (p-type silicon substrate) 31 is thermally oxidized to form a thermal oxide film 32 (bat insulating film) having a thickness of about 30 nm. Further, a silicon nitride film 33 (heat resistant insulating film) having a thickness of about 200 nm is formed on the thermal oxide film 32 by a low pressure CVD method.
【0078】次に、図8(b)に示すように、フォトリ
ソグラフィ及びこれに続くドライエッチングにより、p
型シリコン基板31上の素子分離領域に対応する領域を
露出させるようにシリコン窒化膜33及び熱酸化膜32
を除去する。Next, as shown in FIG. 8B, by photolithography and subsequent dry etching, p
Silicon nitride film 33 and thermal oxide film 32 so as to expose a region corresponding to the element isolation region on type silicon substrate 31.
Is removed.
【0079】次に、図8(c)に示すように、シリコン
窒化膜33をマスクとして異方性エッチングによりp型
シリコン基板31を除去し、トレンチ34を形成する。
トレンチ34は、深さが400nm程度で、側壁のテー
パ角度が80゜程度となるように形成される。更に、熱
酸化処理により、トレンチ34の底面から側壁にかけて
厚さ20nm程度の熱酸化膜35を形成する。この熱酸
化膜35は、第1の実施形態における熱酸化膜5(図4
(c)参照)と同様に、異方性エッチングによってトレ
ンチの内壁表面に形成されたダメージ層を除去するため
のものである。Next, as shown in FIG. 8C, the p-type silicon substrate 31 is removed by anisotropic etching using the silicon nitride film 33 as a mask, and a trench 34 is formed.
The trench 34 is formed to have a depth of about 400 nm and a side wall taper angle of about 80 °. Further, a thermal oxide film 35 having a thickness of about 20 nm is formed from the bottom surface to the side wall of the trench 34 by thermal oxidation. This thermal oxide film 35 corresponds to the thermal oxide film 5 (FIG. 4) in the first embodiment.
(See (c))) to remove the damaged layer formed on the inner wall surface of the trench by anisotropic etching.
【0080】次に、図8(d)に示すように、トレンチ
34を含むp型シリコン基板31上の全面に、CVD法
により厚さ800nm程度のシリコン酸化膜36を形成
する。このシリコン酸化膜36はトレンチ34内におい
て底面と側壁に沿って形成されるので、シリコン酸化膜
36上でトレンチ34の幅方向の中央位置に対応する領
域には、V字形の合わせ目部分37が形成される。この
シリコン酸化膜36の合わせ目部分37の近傍において
は、トレンチ34の両側壁上に形成されたシリコン酸化
膜36の表面同士が完全には一体となって密着しないた
め、不完全な積層状態となってしまう。Next, as shown in FIG. 8D, a silicon oxide film 36 having a thickness of about 800 nm is formed on the entire surface of the p-type silicon substrate 31 including the trench 34 by the CVD method. Since the silicon oxide film 36 is formed along the bottom surface and the side wall in the trench 34, a V-shaped joint portion 37 is formed on the silicon oxide film 36 in a region corresponding to the center of the trench 34 in the width direction. It is formed. In the vicinity of the joint portion 37 of the silicon oxide film 36, the surfaces of the silicon oxide films 36 formed on both side walls of the trench 34 do not completely and integrally adhere to each other. turn into.
【0081】次に、図9(a)に示すように、CMP法
によりシリコン酸化膜36をシリコン窒化膜33が露出
するまで研磨して除去する。この際、シリコン窒化膜3
3は、CMP法のストッパとして機能する。Next, as shown in FIG. 9A, the silicon oxide film 36 is polished and removed by CMP until the silicon nitride film 33 is exposed. At this time, the silicon nitride film 3
Reference numeral 3 functions as a stopper for the CMP method.
【0082】次に、図9(b)に示すように、熱リン酸
によるウエットエッチングを行い、シリコン窒化膜33
を除去する。この際、シリコン酸化膜36の合わせ目部
分37が形成されていた領域は、上述したようにいわば
不完全に充填された状態であるため、エッチングの際の
進行が周辺部より速くなってしまう。従って、このウエ
ットエッチングの際に、シリコン窒化膜33と同時に合
わせ目部分37近傍のシリコン酸化膜36が除去されて
凹部41が形成される。また、このウエットエッチング
は等方向のエッチングであるため、p型シリコン基板3
1の表面と平行方向にもエッチングが進行し、素子分離
領域40の端部において欠損部39も同時に形成され
る。Next, as shown in FIG. 9B, wet etching with hot phosphoric acid is performed to
Is removed. At this time, since the region where the joint portion 37 of the silicon oxide film 36 is formed is incompletely filled as described above, the etching progresses faster than the peripheral portion. Therefore, at the time of this wet etching, the silicon oxide film 36 near the joint portion 37 is removed at the same time as the silicon nitride film 33, so that the concave portion 41 is formed. Also, since this wet etching is etching in the same direction, the p-type silicon substrate 3
Etching also proceeds in a direction parallel to the surface of the element 1, and a defect 39 is also formed at the end of the element isolation region 40.
【0083】次に図9(c)に示すように、素子分離領
域40を含むp型シリコン基板31上の全面に、厚さ2
00nm程度のシリコン酸化膜38を形成する。これに
よって、素子分離領域40上に形成された凹部41及び
欠損部39は、シリコン酸化膜38によって充填され
る。Next, as shown in FIG. 9C, the entire surface of the p-type silicon substrate 31 including the element isolation region 40 is
A silicon oxide film 38 of about 00 nm is formed. As a result, the concave portion 41 and the defective portion 39 formed on the element isolation region 40 are filled with the silicon oxide film 38.
【0084】次に、図9(d)に示すように、p型シリ
コン基板31が露出するまでシリコン酸化膜38及び熱
酸化膜32をエッチングにより除去し、図示のような素
子分離領域40を形成する。この素子分離領域40は素
子形成領域を固定する。Next, as shown in FIG. 9D, the silicon oxide film 38 and the thermal oxide film 32 are removed by etching until the p-type silicon substrate 31 is exposed, thereby forming an element isolation region 40 as shown. I do. This element isolation region 40 fixes the element formation region.
【0085】この後、前述した第1の実施形態と同様の
製造工程(図5(d)〜図7(a))を経て、本実施形
態のnMOSトランジスタ(図2参照)を完成させる。Thereafter, through the same manufacturing steps (FIGS. 5D to 7A) as in the first embodiment described above, the nMOS transistor of this embodiment (see FIG. 2) is completed.
【0086】このように構成された第2の実施形態の半
導体装置(nMOSトランジスタ)によれば、シリコン
窒化膜33を除去する際の熱リン酸によるウエットエッ
チングによりシリコン酸化膜36上に形成された凹部4
1及び欠損部39を、更にその上にシリコン酸化膜38
を形成することで埋め込むことができる。According to the semiconductor device (nMOS transistor) of the second embodiment thus configured, the silicon nitride film 33 is formed on the silicon oxide film 36 by wet etching with hot phosphoric acid when the silicon nitride film 33 is removed. Recess 4
1 and a defective portion 39, and a silicon oxide film 38 thereon.
Can be embedded.
【0087】これによって、凹部41や欠損部39の存
在に起因して発生するフィールド反転電圧の低下や寄生
デバイスのリーク電流の増加といった問題を解消するこ
とが可能となる。As a result, it is possible to solve the problems such as a decrease in the field inversion voltage and an increase in the leak current of the parasitic device caused by the presence of the concave portion 41 and the defective portion 39.
【0088】図3は本発明に係る半導体装置の第3の実
施形態としてのnMOSトランジスタの構成を模式的な
断面図の形で示したものである。FIG. 3 is a schematic sectional view showing the structure of an nMOS transistor as a third embodiment of the semiconductor device according to the present invention.
【0089】図3において、51はp型半導体基板(本
実施形態ではp型シリコン基板)、57は絶縁膜(本実
施形態では熱酸化膜)、58は絶縁膜(本実施形態では
シリコン酸化膜)、60は易酸化膜(本実施形態ではポ
リシリコン膜)、62は熱酸化膜、64はゲート酸化
膜、65はゲート電極として機能するポリシリコン膜、
67及び68はそれぞれソース領域及びドレイン領域と
して機能するn型不純物の拡散領域、69は層間絶縁膜
(本実施形態ではBPSG膜)、70、71及び72は
コンタクトホール、73は金属配線(本実施形態ではア
ルミニウム配線)を示す。In FIG. 3, 51 is a p-type semiconductor substrate (p-type silicon substrate in this embodiment), 57 is an insulating film (thermal oxide film in this embodiment), 58 is an insulating film (silicon oxide film in this embodiment) ), 60 is an easily oxidized film (polysilicon film in this embodiment), 62 is a thermal oxide film, 64 is a gate oxide film, 65 is a polysilicon film functioning as a gate electrode,
67 and 68 are diffusion regions of an n-type impurity functioning as a source region and a drain region, respectively, 69 is an interlayer insulating film (BPSG film in this embodiment), 70, 71 and 72 are contact holes, and 73 is a metal wiring (this embodiment). In the embodiment, aluminum wiring is shown.
【0090】以下、第3の実施形態の半導体装置(nM
OSトランジスタ)の製造方法について図10(a)〜
図12(d)及び図12(e)を参照しながら説明す
る。The semiconductor device of the third embodiment (nM
OS (transistor) manufacturing method with reference to FIGS.
This will be described with reference to FIGS. 12D and 12E.
【0091】先ず、図10(a)に示すように、p型半
導体基板(p型シリコン基板)51の表面を熱酸化して
厚さ50nm程度の熱酸化膜52(パッド絶縁膜)を形
成し、更にこの熱酸化膜52上に、低圧CVD法により
シリコン窒化膜53(耐熱性絶縁膜)を形成する。First, as shown in FIG. 10A, the surface of a p-type semiconductor substrate (p-type silicon substrate) 51 is thermally oxidized to form a thermal oxide film 52 (pad insulating film) having a thickness of about 50 nm. Further, a silicon nitride film 53 (heat resistant insulating film) is formed on the thermal oxide film 52 by a low pressure CVD method.
【0092】次に、図10(b)に示すように、通常の
フォトリソグラフィを用いて、シリコン窒化膜63上
に、開口部55を有するフォトレジスト54を形成す
る。この際、開口部55の幅は300nm程度が適当で
ある。Next, as shown in FIG. 10B, a photoresist 54 having an opening 55 is formed on the silicon nitride film 63 by using ordinary photolithography. At this time, the width of the opening 55 is suitably about 300 nm.
【0093】次に、図10(c)に示すように、フォト
レジスト54をマスクとしてドライエッチングを行い、
上層から下層へシリコン窒化膜53、熱酸化膜52及び
p型シリコン基板51の表面を選択的に除去し、深さが
400nm程度のトレンチ56を形成する。Next, as shown in FIG. 10C, dry etching is performed using the photoresist 54 as a mask.
The surface of the silicon nitride film 53, the thermal oxide film 52, and the surface of the p-type silicon substrate 51 are selectively removed from the upper layer to the lower layer to form a trench 56 having a depth of about 400 nm.
【0094】次に、図10(d)に示すように、フォト
レジスト54を除去した後、トレンチ56の底面から側
壁にかけての表面領域を熱酸化処理して厚さ50nm程
度の熱酸化膜57を形成する。この熱酸化膜57は、第
1の実施形態における熱酸化膜5(図4(c)参照)及
び第2の実施形態における熱酸化膜35(図8(c)参
照)と同様に、エッチングによってトレンチの内壁表面
に形成されたダメージ層を除去するためのものである。Next, as shown in FIG. 10D, after removing the photoresist 54, the surface region from the bottom surface to the side wall of the trench 56 is thermally oxidized to form a thermal oxide film 57 having a thickness of about 50 nm. Form. This thermal oxide film 57 is formed by etching similarly to the thermal oxide film 5 (see FIG. 4C) in the first embodiment and the thermal oxide film 35 (see FIG. 8C) in the second embodiment. This is for removing a damaged layer formed on the inner wall surface of the trench.
【0095】次に、図10(e)に示すように、トレン
チ56の底面及び側壁並びにシリコン窒化膜53の上
に、低圧CVD法により厚さ100nm程度のシリコン
酸化膜(絶縁膜)58を形成する。このシリコン酸化膜
58の形成により、その厚さの2倍の分だけトレンチ5
6の幅は減少し、第2のトレンチ59が形成される。Next, as shown in FIG. 10E, a silicon oxide film (insulating film) 58 having a thickness of about 100 nm is formed on the bottom and side walls of the trench 56 and on the silicon nitride film 53 by low-pressure CVD. I do. Due to the formation of silicon oxide film 58, trench 5 has a thickness twice as large as its thickness.
The width of 6 is reduced, and a second trench 59 is formed.
【0096】次に、図11(a)に示すように、全面に
わたり低圧CVD法によりポリシリコン膜(易酸化性
膜)60を形成し、トレンチ59を完全に充填すると共
にシリコン酸化膜58上に150nm程度の厚さで積層
する。Next, as shown in FIG. 11A, a polysilicon film (oxidizable film) 60 is formed over the entire surface by a low-pressure CVD method, and the trench 59 is completely filled and the polysilicon film 60 is formed on the silicon oxide film 58. The layers are stacked at a thickness of about 150 nm.
【0097】次に、図11(b)に示すように、CMP
法によりポリシリコン膜60をシリコン酸化膜58が露
出するまで研磨して除去する。これによって、ポリシリ
コン膜60はトレンチ59内にのみ残される。Next, as shown in FIG.
The polysilicon film 60 is polished and removed until the silicon oxide film 58 is exposed. As a result, the polysilicon film 60 is left only in the trench 59.
【0098】この際、ポリシリコン膜60はCMP法に
よって容易に研磨され、シリコン酸化膜58が露出する
と、シリコン酸化膜58のポリシリコン膜60に対する
研磨速度選択比は小さく設定されているため、研磨が実
質上停止する。従って、この研磨速度の遅いシリコン酸
化膜58をCMP法のストッパとして利用することで、
種々のパターンが混在しても研磨の停止位置を精度良く
決定することができる。At this time, the polysilicon film 60 is easily polished by the CMP method, and when the silicon oxide film 58 is exposed, the polishing rate selection ratio of the silicon oxide film 58 to the polysilicon film 60 is set to be small. Stops virtually. Therefore, by using the silicon oxide film 58 having a low polishing rate as a stopper in the CMP method,
Even when various patterns are mixed, the polishing stop position can be accurately determined.
【0099】本発明者のこれまでの実験結果から、シリ
コン酸化膜58に対するポリシリコン膜60の研磨速度
選択比が20倍以下であると研磨の終点を明確にするの
が困難であるため、この研磨速度選択比は20倍以上に
設定しておくことが望ましい。According to the experimental results of the present inventors, if the polishing rate selection ratio of the polysilicon film 60 to the silicon oxide film 58 is less than 20 times, it is difficult to clarify the polishing end point. It is desirable to set the polishing rate selection ratio to 20 times or more.
【0100】次に、図11(c)に示すように、トレン
チ59内のポリシリコン膜60の露出した表面領域に熱
酸化処理を行って、シリコン酸化膜58より膜厚の大き
い熱酸化膜61を形成する。この熱酸化膜61の膜厚は
具体的には200nm程度が適当である。この熱酸化膜
61は、シリコン酸化膜58と共に、表面領域において
同等のエッチングレートを有するほぼ同質の膜を構成す
る。Next, as shown in FIG. 11C, the exposed surface area of the polysilicon film 60 in the trench 59 is subjected to a thermal oxidation treatment to thereby form a thermal oxide film 61 having a thickness larger than that of the silicon oxide film 58. To form The appropriate thickness of the thermal oxide film 61 is specifically about 200 nm. The thermal oxide film 61 and the silicon oxide film 58 constitute a substantially homogeneous film having an equivalent etching rate in the surface region.
【0101】次に、図11(d)に示すように、フッ素
を用いたウエットエッチングにより、表面に露出してい
る熱酸化膜61及びシリコン酸化膜58を除去する。上
述したようにシリコン酸化膜58及び熱酸化膜61は均
質な絶縁膜となっているため、シリコン窒化膜53が露
出するまでシリコン酸化膜58を除去すると、トレンチ
56内のシリコン酸化膜58及び熱酸化膜61も均一な
厚さで除去され、表面位置を精度良く決定することがで
きる。Next, as shown in FIG. 11D, the thermal oxide film 61 and the silicon oxide film 58 exposed on the surface are removed by wet etching using fluorine. As described above, since the silicon oxide film 58 and the thermal oxide film 61 are uniform insulating films, the silicon oxide film 58 is removed until the silicon nitride film 53 is exposed. The oxide film 61 is also removed with a uniform thickness, so that the surface position can be determined with high accuracy.
【0102】また、上述したように熱酸化膜61はシリ
コン酸化膜58より厚く形成されているので、このウエ
ットエッチングが完了するまでポリシリコン膜60は熱
酸化膜61で覆われており、その結果、ポリシリコン膜
60が削れてしまうといった不都合を回避することがで
きる。Since the thermal oxide film 61 is formed thicker than the silicon oxide film 58 as described above, the polysilicon film 60 is covered with the thermal oxide film 61 until this wet etching is completed. In addition, the disadvantage that the polysilicon film 60 is scraped can be avoided.
【0103】次に、図11(e)に示すように、再びポ
リシリコン膜60の表面に熱酸化処理を行って、厚さ2
00nm程度の熱酸化膜62を形成する。Next, as shown in FIG. 11E, a thermal oxidation process is again performed on the surface of the polysilicon
A thermal oxide film 62 of about 00 nm is formed.
【0104】次に、図12(a)に示すように、熱リン
酸を用いたウエットエッチングにより、表面に露出して
いるシリコン窒化膜53の全部を除去し、続いてフッ素
を用いて熱酸化膜52を除去することで、図示のような
トレンチ素子分離構造による素子分離領域63を形成す
る。Next, as shown in FIG. 12A, the entire silicon nitride film 53 exposed on the surface is removed by wet etching using hot phosphoric acid, followed by thermal oxidation using fluorine. By removing the film 52, an element isolation region 63 having a trench element isolation structure as illustrated is formed.
【0105】次に、図12(b)に示すように、p型シ
リコン基板51を熱酸化してゲート酸化膜64を形成し
た後、全面に低圧CVD法によりリン(P)等の不純物
を添加させながらポリシリコン膜65を形成する。Next, as shown in FIG. 12B, after the p-type silicon substrate 51 is thermally oxidized to form a gate oxide film 64, an impurity such as phosphorus (P) is added to the entire surface by low-pressure CVD. Then, a polysilicon film 65 is formed.
【0106】次に、図12(c)に示すように、フォト
リソグラフィ及びこれに続くドライエッチングにより、
ゲート部66を残してポリシリコン膜65及びゲート酸
化膜64をエッチング除去する。Next, as shown in FIG. 12C, by photolithography and subsequent dry etching,
The polysilicon film 65 and the gate oxide film 64 are removed by etching while leaving the gate portion 66.
【0107】次に、図12(d)に示すように、素子分
離領域63及びゲート部66をマスクとして、n型の不
純物であるリン(P)又は砒素(As)を加速エネルギ
ー60〜100keV程度、ドーズ量5×1014〜5×
1014/cm2 程度の条件でp型シリコン基板51内に
イオン注入し、次いで、900℃程度の温度条件で熱処
理することにより拡散させて、nMOSトランジスタの
ソース領域67及びドレイン領域68を形成する。Next, as shown in FIG. 12D, phosphorus (P) or arsenic (As), which is an n-type impurity, is accelerated at an energy of about 60 to 100 keV using the element isolation region 63 and the gate 66 as a mask. , Dose amount 5 × 10 14 to 5 ×
Ions are implanted into the p-type silicon substrate 51 at about 10 14 / cm 2 , and then diffused by heat treatment at about 900 ° C. to form the source region 67 and the drain region 68 of the nMOS transistor. .
【0108】最後に、図12(e)に示すように、全面
に亘ってBPSG膜(層間絶縁膜)69をCVD法によ
り厚く堆積させた後、リフロー処理を行う。そして、ゲ
ート電極として機能するポリシリコン膜65、ソース領
域及びドレイン領域68に到達するようにそれぞれコン
タクトホール70、71及び72を形成する。この後、
スパッタ法によりアルミニウム配線73を蒸着してコン
タクトホール70、71及び72内を充填し、BPSG
膜69上でパターニングを行って、図示のようなnMO
Sトランジスタを完成させる。Finally, as shown in FIG. 12E, a BPSG film (interlayer insulating film) 69 is thickly deposited over the entire surface by a CVD method, and then a reflow process is performed. Then, contact holes 70, 71, and 72 are formed to reach the polysilicon film 65 functioning as a gate electrode and the source and drain regions 68, respectively. After this,
Aluminum wiring 73 is deposited by a sputtering method to fill the contact holes 70, 71 and 72, and BPSG
By performing patterning on the film 69, the nMO
The S transistor is completed.
【0109】このように構成された第3の実施形態の半
導体装置(nMOSトランジスタ)によれば、トレンチ
56を充填したシリコン酸化膜58の上に、このシリコ
ン酸化膜58に比べて研磨速度選択比の大きいポリシリ
コン膜60を形成し、更にCMP法によりこのポリシリ
コン膜60を除去することで、研磨不良を生じることな
く容易に除去することができる。さらに、ポリシリコン
膜60が完全に除去されると、ポリシリコン膜60より
研磨速度選択比の小さいシリコン酸化膜58が露出する
ため、この時点で研磨を確実に停止させることができ
る。従って、研磨の不良を最小限に抑えることが可能と
なる。According to the semiconductor device (nMOS transistor) of the third embodiment configured as described above, the polishing rate selection ratio is higher on the silicon oxide film 58 filling the trench 56 than on the silicon oxide film 58. By forming the polysilicon film 60 having a large thickness and further removing the polysilicon film 60 by the CMP method, the polysilicon film 60 can be easily removed without causing polishing failure. Further, when the polysilicon film 60 is completely removed, the silicon oxide film 58 having a smaller polishing rate selection ratio than the polysilicon film 60 is exposed, so that the polishing can be reliably stopped at this point. Therefore, defective polishing can be minimized.
【0110】また、研磨後に露出したポリシリコン膜6
0の表面領域を熱酸化処理して、シリコン酸化膜58よ
りも厚い膜厚で熱酸化膜61を形成することにより、シ
リコン酸化膜58をエッチングする際に、完全に除去さ
れるまでポリシリコン膜60の表面を熱酸化膜61で覆
う(つまり保護する)ことができる。従って、ポリシリ
コン膜60が不要にエッチングされることを阻止するこ
とができる。The polysilicon film 6 exposed after polishing is
By performing a thermal oxidation process on the surface region of the silicon oxide film 58 to form a thermal oxide film 61 with a thickness greater than that of the silicon oxide film 58, the polysilicon film is etched until the silicon oxide film 58 is completely removed. The surface of 60 can be covered (that is, protected) by the thermal oxide film 61. Therefore, unnecessary etching of the polysilicon film 60 can be prevented.
【0111】さらに、このエッチングの際、熱酸化膜6
1はシリコン酸化膜58と同質の絶縁膜であるため、シ
リコン酸化膜58と共に均一な厚みで除去される。シリ
コン酸化膜58及び熱酸化膜61は、上述したようにC
MP法によって精度良く研磨されているので、結果とし
て素子分離領域63の表面を精度良く形成することがで
きる。従って、素子分離領域63上でのパターン形成を
安定して行うことができ、パターンの形成不良を最小限
に抑えることが可能となる。Further, during this etching, the thermal oxide film 6
Since 1 is an insulating film of the same quality as the silicon oxide film 58, it is removed together with the silicon oxide film 58 with a uniform thickness. As described above, the silicon oxide film 58 and the thermal oxide film 61
Since the polishing is accurately performed by the MP method, the surface of the element isolation region 63 can be formed with high accuracy. Therefore, it is possible to stably form a pattern on the element isolation region 63, and it is possible to minimize pattern formation defects.
【0112】[0112]
【発明の効果】本発明によれば、トレンチ型素子分離構
造の上面形状を、高い精度で所望の形状に形成すること
ができる。従って、電気的特性を向上させた半導体装置
と、その製造方法を提供することができる。According to the present invention, the upper surface of the trench type element isolation structure can be formed to a desired shape with high accuracy. Therefore, a semiconductor device with improved electrical characteristics and a method for manufacturing the same can be provided.
【図1】本発明の第1の実施形態に係るnMOSトラン
ジスタの構成を示す概略断面図である。FIG. 1 is a schematic sectional view showing a configuration of an nMOS transistor according to a first embodiment of the present invention.
【図2】本発明の第2の実施形態に係るnMOSトラン
ジスタの構成を示す概略断面図である。FIG. 2 is a schematic sectional view illustrating a configuration of an nMOS transistor according to a second embodiment of the present invention.
【図3】本発明の第3の実施形態に係るnMOSトラン
ジスタの構成を示す概略断面図である。FIG. 3 is a schematic cross-sectional view illustrating a configuration of an nMOS transistor according to a third embodiment of the present invention.
【図4】本発明の第1の実施形態に係るnMOSトラン
ジスタの製造方法を工程順に示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing a method for manufacturing the nMOS transistor according to the first embodiment of the present invention in the order of steps.
【図5】本発明の第1の実施形態に係るnMOSトラン
ジスタの製造方法を工程順に示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing a method for manufacturing the nMOS transistor according to the first embodiment of the present invention in the order of steps.
【図6】本発明の第1の実施形態に係るnMOSトラン
ジスタの製造方法を工程順に示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing a method for manufacturing the nMOS transistor according to the first embodiment of the present invention in the order of steps.
【図7】本発明の第1の実施形態に係るnMOSトラン
ジスタの製造方法を工程順に示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing a method of manufacturing the nMOS transistor according to the first embodiment of the present invention in the order of steps.
【図8】本発明の第2の実施形態に係るnMOSトラン
ジスタの製造方法を工程順に示す概略断面図である。FIG. 8 is a schematic cross-sectional view showing a method of manufacturing an nMOS transistor according to a second embodiment of the present invention in the order of steps.
【図9】本発明の第2の実施形態に係るnMOSトラン
ジスタの製造方法を工程順に示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing a method of manufacturing an nMOS transistor according to a second embodiment of the present invention in the order of steps.
【図10】本発明の第3の実施形態に係るnMOSトラ
ンジスタの製造方法を工程順に示す概略断面図である。FIG. 10 is a schematic cross-sectional view showing a method of manufacturing an nMOS transistor according to a third embodiment of the present invention in the order of steps.
【図11】本発明の第3の実施形態に係るnMOSトラ
ンジスタの製造方法を工程順に示す概略断面図である。FIG. 11 is a schematic cross-sectional view showing a method for manufacturing an nMOS transistor according to a third embodiment of the present invention in the order of steps.
【図12】本発明の第3の実施形態に係るnMOSトラ
ンジスタの製造方法を工程順に示す概略断面図である。FIG. 12 is a schematic cross-sectional view showing a method for manufacturing an nMOS transistor according to a third embodiment of the present invention in the order of steps.
1,31,51 p型半導体基板 2,5,11,32,35,52,57,61,62
熱酸化膜 3,33,53,63 シリコン窒化膜 4,34,56,59 トレンチ(溝) 6,8,36,38,58 シリコン酸化膜 7,37 合わせ目部分 9 素子分離酸化膜 10,40,63 素子分離領域 12,60,65 多結晶シリコン膜 13,64 ゲート酸化膜 14,65 ゲート電極 15,66 ゲート部 16 低濃度n型不純物の拡散領域 18 側壁絶縁膜 19 高濃度n型不純物の拡散領域 20,69 層間絶縁膜 21,22,70,71,72 コンタクトホール 23,73 金属配線 39 欠損部 41 凹部 54 フォトレジスト 55 開口部 67,68 n型不純物の拡散領域1,31,51 p-type semiconductor substrate 2,5,11,32,35,52,57,61,62
Thermal oxide film 3,33,53,63 Silicon nitride film 4,34,56,59 Trench (groove) 6,8,36,38,58 Silicon oxide film 7,37 Joint part 9 Element isolation oxide film 10,40 , 63 Device isolation region 12, 60, 65 Polycrystalline silicon film 13, 64 Gate oxide film 14, 65 Gate electrode 15, 66 Gate part 16 Low concentration n-type impurity diffusion region 18 Side wall insulating film 19 High concentration n-type impurity Diffusion region 20, 69 Interlayer insulating film 21, 22, 70, 71, 72 Contact hole 23, 73 Metal wiring 39 Defect 41 Depressed portion 54 Photoresist 55 Opening 67, 68 N-type impurity diffusion region
Claims (34)
第1の工程と、 前記耐熱性絶縁膜をパターニングする第2の工程と、 前記耐熱性絶縁膜の形状に倣って前記半導体基板の表面
を選択的に除去し、該半導体基板にトレンチを形成する
第3の工程と、 前記トレンチを含む前記半導体基板の全面に第1の絶縁
膜を形成する第4の工程と、 前記半導体基板に熱処理を行って前記第1の絶縁膜を高
密度化させる第5の工程と、 前記第1の絶縁膜上で前記トレンチに対応する領域に形
成された凹部を埋め込むように該第1の絶縁膜上に第2
の絶縁膜を形成する第6の工程と、 前記半導体基板に熱処理を行って前記第2の絶縁膜を高
密度化させる第7の工程と、 前記耐熱性絶縁膜が露出するまで前記第1の絶縁膜及び
前記第2の絶縁膜を除去する第8の工程と、 表面に露出している前記耐熱性絶縁膜を除去する第9の
工程とを有することを特徴とする半導体装置の製造方
法。A first step of forming a heat-resistant insulating film on a semiconductor substrate; a second step of patterning the heat-resistant insulating film; A third step of selectively removing a surface and forming a trench in the semiconductor substrate; a fourth step of forming a first insulating film on the entire surface of the semiconductor substrate including the trench; A fifth step of performing heat treatment to increase the density of the first insulating film, and the first insulating film so as to fill a concave portion formed in a region corresponding to the trench on the first insulating film. Second on
A sixth step of forming a second insulating film by performing a heat treatment on the semiconductor substrate to increase the density of the second insulating film; and a first step until the heat-resistant insulating film is exposed. A method of manufacturing a semiconductor device, comprising: an eighth step of removing an insulating film and the second insulating film; and a ninth step of removing the heat-resistant insulating film exposed on the surface.
がそれぞれシリコン酸化膜であることを特徴とする請求
項1に記載の半導体装置の製造方法。2. The method according to claim 1, wherein each of the first insulating film and the second insulating film is a silicon oxide film.
膜及び前記第2の絶縁膜を化学機械研磨法により除去す
ることを特徴とする請求項1に記載の半導体装置の製造
方法。3. The method according to claim 1, wherein in the eighth step, the first insulating film and the second insulating film are removed by a chemical mechanical polishing method.
トッパとして用いることを特徴とする請求項3に記載の
半導体装置の製造方法。4. The method according to claim 3, wherein the heat-resistant insulating film is used as a stopper in a chemical mechanical polishing method.
上にパッド絶縁膜を形成する第10の工程を更に含み、
前記第1の工程では前記半導体基板との間に前記パッド
絶縁膜を介して前記耐熱性絶縁膜を形成し、前記第3の
工程では前記耐熱性絶縁膜の形状に倣って前記半導体基
板と共に前記パッド絶縁膜を選択的に除去することを特
徴とする請求項1に記載の半導体装置の製造方法。5. The method according to claim 1, further comprising a step of forming a pad insulating film on the semiconductor substrate before the first step.
In the first step, the heat-resistant insulating film is formed between the semiconductor substrate and the semiconductor substrate via the pad insulating film, and in the third step, the heat-resistant insulating film is formed together with the semiconductor substrate according to the shape of the heat-resistant insulating film. 2. The method according to claim 1, wherein the pad insulating film is selectively removed.
膜を異方性エッチングにより除去することを特徴とする
請求項1に記載の半導体装置の製造方法。6. The method according to claim 1, wherein the heat-resistant insulating film is removed by anisotropic etching in the ninth step.
に、前記トレンチの底面から側壁にかけての表面領域に
第3の絶縁膜を形成する第11の工程を更に含むことを
特徴とする請求項1に記載の半導体装置の製造方法。7. The method according to claim 7, further comprising, between the third step and the fourth step, an eleventh step of forming a third insulating film in a surface region from a bottom surface to a side wall of the trench. The method for manufacturing a semiconductor device according to claim 1.
第1の工程と、 前記耐熱性絶縁膜をパターニングする第2の工程と、 前記耐熱性絶縁膜の形状に倣って前記半導体基板の表面
を選択的に除去し、該半導体基板にトレンチを形成する
第3の工程と、 前記トレンチを含む前記半導体基板の全面に第1の絶縁
膜を形成する第4の工程と、 前記耐熱性絶縁膜が露出するまで前記第1の絶縁膜を除
去する第5の工程と、 前記耐熱性絶縁膜を除去する第6の工程と、 前記第1の絶縁膜上で前記トレンチに対応する領域に形
成された凹凸部を埋め込むように前記半導体基板上の全
面に第2の絶縁膜を形成する第7の工程と、 前記第1の絶縁膜の表面を平坦にするように前記第2の
絶縁膜を前記第1の絶縁膜上のみに残して除去する第8
の工程とを有することを特徴とする半導体装置の製造方
法。8. A first step of forming a heat-resistant insulating film on a semiconductor substrate, a second step of patterning the heat-resistant insulating film, and a step of patterning the semiconductor substrate according to the shape of the heat-resistant insulating film. A third step of selectively removing a surface and forming a trench in the semiconductor substrate; a fourth step of forming a first insulating film on the entire surface of the semiconductor substrate including the trench; A fifth step of removing the first insulating film until the film is exposed; a sixth step of removing the heat-resistant insulating film; and forming a region on the first insulating film corresponding to the trench. A seventh step of forming a second insulating film over the entire surface of the semiconductor substrate so as to fill the formed uneven portion; and forming the second insulating film so as to flatten the surface of the first insulating film. Eighth to be removed leaving only on the first insulating film
And a method of manufacturing a semiconductor device.
がそれぞれシリコン酸化膜であることを特徴とする請求
項8に記載の半導体装置の製造方法。9. The method according to claim 8, wherein each of the first insulating film and the second insulating film is a silicon oxide film.
縁膜を化学機械研磨法により除去することを特徴とする
請求項8に記載の半導体装置の製造方法。10. The method according to claim 8, wherein in the fifth step, the first insulating film is removed by a chemical mechanical polishing method.
ストッパとして用いることを特徴とする請求項10に記
載の半導体装置の製造方法。11. The method according to claim 10, wherein the heat-resistant insulating film is used as a stopper in a chemical mechanical polishing method.
板上にパッド絶縁膜を形成する第9の工程を更に含み、
前記第1の工程では前記半導体基板との間に前記パッド
絶縁膜を介して前記耐熱性絶縁膜を形成し、前記第3の
工程では前記耐熱性絶縁膜の形状に倣って前記半導体基
板と共に前記パッド絶縁膜を選択的に除去することを特
徴とする請求項8に記載の半導体装置の製造方法。12. The method according to claim 12, further comprising: before the first step, forming a pad insulating film on the semiconductor substrate.
In the first step, the heat-resistant insulating film is formed between the semiconductor substrate and the semiconductor substrate via the pad insulating film, and in the third step, the heat-resistant insulating film is formed together with the semiconductor substrate according to the shape of the heat-resistant insulating film. 9. The method according to claim 8, wherein the pad insulating film is selectively removed.
縁膜を異方性エッチングにより除去することを特徴とす
る請求項8に記載の半導体装置の製造方法。13. The method according to claim 8, wherein the heat-resistant insulating film is removed by anisotropic etching in the sixth step.
に、前記トレンチの底面から側壁にかけての表面領域に
第3の絶縁膜を形成する第10の工程を更に有すること
を特徴とする請求項8に記載の半導体装置の製造方法。14. The method according to claim 10, further comprising a tenth step of forming a third insulating film in a surface region from a bottom surface to a side wall of the trench between the third step and the fourth step. The method of manufacturing a semiconductor device according to claim 8.
る第1の工程と、 前記耐熱性絶縁膜をパターニングする第2の工程と、 前記耐熱性絶縁膜の形状に倣って前記半導体基板の表面
を選択的に除去し、該半導体基板に第1のトレンチを形
成する第3の工程と、 前記第1のトレンチの内壁面を覆うように前記耐熱性絶
縁膜上に第1の絶縁膜を形成し、前記第1のトレンチよ
り幅の狭い第2のトレンチを形成する第4の工程と、 前記第2のトレンチを充填するように前記第1の絶縁膜
上に該第1の絶縁膜より研磨速度選択比の大きい易酸化
性膜を形成する第5の工程と、 前記易酸化性膜を前記第1の絶縁膜が露出するまで除去
し、前記第2のトレンチ内のみに前記易酸化性膜を残す
第6の工程と、 前記第2のトレンチ内に残された前記易酸化性膜を熱酸
化し、該易酸化性膜の上面領域に第1の熱酸化膜を形成
する第7の工程と、 表面に露出している第1の絶縁膜及び前記第1の熱酸化
膜の一部を除去する第8の工程と、 前記第2のトレンチ内に残された前記易酸化性膜を再び
熱酸化し、該易酸化性膜の上面領域に第2の熱酸化膜を
形成する第9の工程と、 表面に露出している前記耐熱性絶縁膜を除去する第10
の工程とを有することを特徴とする半導体装置の製造方
法。15. A first step of forming a heat-resistant insulating film on a semiconductor substrate, a second step of patterning the heat-resistant insulating film, and a step of patterning the semiconductor substrate according to the shape of the heat-resistant insulating film. A third step of selectively removing a surface and forming a first trench in the semiconductor substrate; and forming a first insulating film on the heat-resistant insulating film so as to cover an inner wall surface of the first trench. Forming a second trench that is narrower than the first trench; and forming the second trench on the first insulating film so as to fill the second trench. A fifth step of forming an oxidizable film having a high polishing rate selectivity; and removing the oxidizable film until the first insulating film is exposed, and removing the oxidizable film only in the second trench. A sixth step of leaving a film; and the easy oxidation remaining in the second trench. A seventh step of thermally oxidizing the conductive film to form a first thermal oxide film in an upper surface region of the easily oxidizable film; a first insulating film exposed on the surface; An eighth step of partially removing the oxide film; and thermally oxidizing the oxidizable film remaining in the second trench again to form a second thermal oxide film on an upper surface region of the oxidizable film. A ninth step of removing the heat-resistant insulating film exposed on the surface;
And a method of manufacturing a semiconductor device.
ることを特徴とする請求項15に記載の半導体装置の製
造方法。16. The method according to claim 15, wherein the easily oxidizable film is a polysilicon film.
あることを特徴とする請求項15に記載の半導体装置の
製造方法。17. The method according to claim 15, wherein the first insulating film is a silicon oxide film.
板上にパッド絶縁膜を形成する第11の工程を更に含む
と共に、前記第10の工程の後に、前記パッド絶縁膜を
除去する第12の工程を更に含み、前記第1の工程では
前記半導体基板との間に前記パッド絶縁膜を介して前記
耐熱性絶縁膜を形成し、前記第2の工程では前記耐熱性
絶縁膜と共に前記パッド絶縁膜をパターニングすること
を特徴とする請求項15に記載の方法の半導体装置の製
造方法。18. The semiconductor device according to claim 18, further comprising an eleventh step of forming a pad insulating film on the semiconductor substrate before the first step, and removing the pad insulating film after the tenth step The method further includes the step of: forming the heat-resistant insulating film between the semiconductor substrate and the semiconductor substrate via the pad insulating film in the first step; and forming the pad together with the heat-resistant insulating film in the second step. The method according to claim 15, wherein the insulating film is patterned.
膜を化学機械研磨法により除去することを特徴とする請
求項15に記載の半導体装置の製造方法。19. The method according to claim 15, wherein the oxidizable film is removed by a chemical mechanical polishing method in the sixth step.
ストッパとして用いることを特徴とする請求項19に記
載の半導体装置の製造方法。20. The method according to claim 19, wherein the first insulating film is used as a stopper in a chemical mechanical polishing method.
性膜の研磨速度選択比は20倍以上に設定されているこ
とを特徴とする請求項15に記載の半導体装置の製造方
法。21. The method according to claim 15, wherein a polishing rate selection ratio of the oxidizable film to the first insulating film is set to 20 times or more.
の絶縁膜の膜厚より大きく設定されていることを特徴と
する請求項15に記載の半導体装置の製造方法。22. The film thickness of the first thermal oxide film is the first thermal oxide film.
16. The method according to claim 15, wherein the thickness of the insulating film is set to be larger than the thickness of the insulating film.
に、前記第1のトレンチの底面から側壁にかけての表面
領域に第2の絶縁膜を形成する第13の工程を更に有す
ることを特徴とする請求項15に記載の半導体装置の製
造方法。23. Between the third step and the fourth step, further comprising a thirteenth step of forming a second insulating film in a surface region from a bottom surface to a side wall of the first trench. The method for manufacturing a semiconductor device according to claim 15, wherein:
え、 前記トレンチは、熱処理によって高密度化された第1の
絶縁膜と、同じく熱処理によって高密度化された第2の
絶縁膜とによって充填され、全体として一体構造の素子
分離絶縁膜を構成していることを特徴とする半導体装
置。24. A semiconductor substrate having a trench formed therein, wherein the trench is filled with a first insulating film densified by heat treatment and a second insulating film also densified by heat treatment. A semiconductor device comprising an element isolation insulating film having an integral structure as a whole.
膜がそれぞれシリコン酸化膜であることを特徴とする請
求項24に記載の半導体装置。25. The semiconductor device according to claim 24, wherein each of said first insulating film and said second insulating film is a silicon oxide film.
分離領域によって画定される素子形成領域上に形成され
且つ前記半導体基板と反対の導電型を有する1対のソー
ス/ドレイン領域と、該1対のソース/ドレイン領域の
間の領域上に絶縁膜を介して形成されたゲート電極とを
更に具備することを特徴とする請求項24に記載の半導
体装置。26. A pair of source / drain regions formed on an element formation region defined by an element isolation region formed by the trench and having a conductivity type opposite to that of the semiconductor substrate, and the pair of sources. 25. The semiconductor device according to claim 24, further comprising: a gate electrode formed on a region between the drain / drain regions via an insulating film.
え、 前記トレンチは、該トレンチによって前記半導体基板上
に形成される素子分離構造の主要部を構成する第1の絶
縁膜と、プロセスの過程で該第1の絶縁膜上に形成され
た凹凸部を埋め込むと共に該第1の絶縁膜の上面を平坦
にするように形成された第2の絶縁膜とによって充填さ
れていることを特徴とする半導体装置。27. A semiconductor substrate having a trench formed therein, wherein the trench is a first insulating film forming a main part of an element isolation structure formed on the semiconductor substrate by the trench, A semiconductor which is filled with a second insulating film formed so as to bury an uneven portion formed on the first insulating film and to flatten an upper surface of the first insulating film. apparatus.
膜がそれぞれシリコン酸化膜であることを特徴とする請
求項27に記載の半導体装置。28. The semiconductor device according to claim 27, wherein each of said first insulating film and said second insulating film is a silicon oxide film.
分離領域によって画定される素子形成領域上に形成され
且つ前記半導体基板と反対の導電型を有する1対のソー
ス/ドレイン領域と、該1対のソース/ドレイン領域の
間の領域上に絶縁膜を介して形成されたゲート電極とを
更に具備することを特徴とする請求項27に記載の半導
体装置。29. A pair of source / drain regions formed on an element formation region defined by an element isolation region formed by the trench and having a conductivity type opposite to that of the semiconductor substrate, and the pair of sources. 28. The semiconductor device according to claim 27, further comprising: a gate electrode formed on a region between the drain / drain regions via an insulating film.
トレンチの側壁上に形成された部分の端部の上面が前記
半導体基板の表面から突出している第1の絶縁膜と、 前記トレンチ内で前記第1の絶縁膜に囲まれるように充
填され、前記第1の絶縁膜に比べて研磨速度選択比が大
きい易酸化性膜と、 前記易酸化性膜の上面領域に形成された熱酸化膜とを具
備することを特徴とする半導体装置。30. A semiconductor substrate in which a trench is formed, and a top surface of an end portion of a portion formed on a side wall of the trench is formed to cover a bottom surface and a side wall of the trench, and protrudes from a surface of the semiconductor substrate. A first insulating film, an oxidizable film filled in the trench so as to be surrounded by the first insulating film, and having a higher polishing rate selectivity than the first insulating film; A thermal oxide film formed in an upper surface region of the oxide film.
ることを特徴とする請求項30に記載の半導体装置。31. The semiconductor device according to claim 30, wherein said easily oxidizable film is a polysilicon film.
あることを特徴とする請求項30に記載の半導体装置。32. The semiconductor device according to claim 30, wherein said first insulating film is a silicon oxide film.
性膜の研磨速度選択比は20倍以上に設定されているこ
とを特徴とする請求項30に記載の半導体装置。33. The semiconductor device according to claim 30, wherein a polishing rate selection ratio of the oxidizable film to the first insulating film is set to 20 times or more.
分離領域によって画定される素子形成領域上に形成され
且つ前記半導体基板と反対の導電型を有する1対のソー
ス/ドレイン領域と、該1対のソース/ドレイン領域の
間の領域上に絶縁膜を介して形成されたゲート電極とを
更に具備することを特徴とする請求項30に記載の半導
体装置。34. A pair of source / drain regions formed on an element formation region defined by an element isolation region formed by the trench and having a conductivity type opposite to that of the semiconductor substrate, and the pair of sources. 31. The semiconductor device according to claim 30, further comprising a gate electrode formed on a region between the drain / drain regions via an insulating film.
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