JPH1167916A - 論理セルライブラリ生成装置と配線レイアウト方法及び配線レイアウト装置 - Google Patents
論理セルライブラリ生成装置と配線レイアウト方法及び配線レイアウト装置Info
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- JPH1167916A JPH1167916A JP9217796A JP21779697A JPH1167916A JP H1167916 A JPH1167916 A JP H1167916A JP 9217796 A JP9217796 A JP 9217796A JP 21779697 A JP21779697 A JP 21779697A JP H1167916 A JPH1167916 A JP H1167916A
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Abstract
(57)【要約】
【課題】 微細配線が搭載された半導体論理回路におい
て、配線遅延時間の見積りを正確に行う。 【解決手段】 デバイス・シミュレータ４により配線の
三次元的な配置に応じた配線容量値、配線抵抗値を算出
し、その情報をライブラリ５に格納しておき、一旦配線
をレイアウトした時点で出力トランジスタの駆動能力を
考慮して配線遅延時間を計算し、最大遅延規格に適合し
ない場合には、再度レイアウトをやり直すようにしてい
る。
て、配線遅延時間の見積りを正確に行う。 【解決手段】 デバイス・シミュレータ４により配線の
三次元的な配置に応じた配線容量値、配線抵抗値を算出
し、その情報をライブラリ５に格納しておき、一旦配線
をレイアウトした時点で出力トランジスタの駆動能力を
考慮して配線遅延時間を計算し、最大遅延規格に適合し
ない場合には、再度レイアウトをやり直すようにしてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の論理
セルライブラリ生成装置と配線レイアウト方法及びに配
線レイアウト装置に関する。
セルライブラリ生成装置と配線レイアウト方法及びに配
線レイアウト装置に関する。
【０００２】
【従来の技術】従来、半導体装置の配線レイアウト方法
は、配線容量及び配線抵抗の値を層毎に大きめに見積っ
ておき、その値と、マスク・レイアウト情報及び使用ト
ランジスタのサイズ等の情報とに基づき、遅延時間を見
積り、試験規格に合うまでバックアノテーションをかけ
る方式を採用していた。
は、配線容量及び配線抵抗の値を層毎に大きめに見積っ
ておき、その値と、マスク・レイアウト情報及び使用ト
ランジスタのサイズ等の情報とに基づき、遅延時間を見
積り、試験規格に合うまでバックアノテーションをかけ
る方式を採用していた。
【０００３】図４に示すように、前述した従来の配線レ
イアウト方法を実施する装置は、素子の配線について単
位長さ又は単位面積あたりの配線容量２１と、レイアウ
ト・パターンのデータ２２とを入力とするレイアウト検
証ツール２３と、レイアウト検証ツール２３の出力によ
り、入力負荷、出力駆動能力データを格納する記憶装置
２４と、記憶装置２４の出力と試験規格２５及び第１の
ネットリスト２６の情報に基づいて演算する回路シミュ
レータ２７と、回路シミュレータ２７の出力に基づき基
本遅延時間を計算する第１の遅延計算器２８と、遅延計
算器２８の結果を格納する論理セルライブラリ２９と、
論理セルライブラリ２９中の論理セル同士の接続情報の
入った第２のネットリスト３０と論理セルライブラリ２
９を入力とするルーター３１と、各配線の遅延時間を計
算する第２の遅延計算器３２とから構成されていた。
イアウト方法を実施する装置は、素子の配線について単
位長さ又は単位面積あたりの配線容量２１と、レイアウ
ト・パターンのデータ２２とを入力とするレイアウト検
証ツール２３と、レイアウト検証ツール２３の出力によ
り、入力負荷、出力駆動能力データを格納する記憶装置
２４と、記憶装置２４の出力と試験規格２５及び第１の
ネットリスト２６の情報に基づいて演算する回路シミュ
レータ２７と、回路シミュレータ２７の出力に基づき基
本遅延時間を計算する第１の遅延計算器２８と、遅延計
算器２８の結果を格納する論理セルライブラリ２９と、
論理セルライブラリ２９中の論理セル同士の接続情報の
入った第２のネットリスト３０と論理セルライブラリ２
９を入力とするルーター３１と、各配線の遅延時間を計
算する第２の遅延計算器３２とから構成されていた。
【０００４】図４に示す従来の配線レイアウト装置で
は、最大遅延規格を満足していない場合は、再びルータ
ー３１に戻し、配線レイアウトをやり直すようにしてい
た（特開平５−１２９４３５号公報参照）。
は、最大遅延規格を満足していない場合は、再びルータ
ー３１に戻し、配線レイアウトをやり直すようにしてい
た（特開平５−１２９４３５号公報参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、図４に
示す従来の配線レイアウト方法では、配線容量及び配線
抵抗値を配線層毎に大きめに見積っておき、それらの値
を用いて回路シミュレーションを行っていたため、配線
遅延の見積りが正確でないという欠点があった。さら
に、従来では、配線層が同じ階層のものであるならば、
配線膜厚も同じであるとして取扱われ、配線幅が同じで
あるならば、同一抵抗値をもつものとして取扱われてい
たため、配線遅延の見積り精度を向上させることができ
ないという欠点があった。
示す従来の配線レイアウト方法では、配線容量及び配線
抵抗値を配線層毎に大きめに見積っておき、それらの値
を用いて回路シミュレーションを行っていたため、配線
遅延の見積りが正確でないという欠点があった。さら
に、従来では、配線層が同じ階層のものであるならば、
配線膜厚も同じであるとして取扱われ、配線幅が同じで
あるならば、同一抵抗値をもつものとして取扱われてい
たため、配線遅延の見積り精度を向上させることができ
ないという欠点があった。
【０００６】ところで半導体装置の高集積化に伴い、配
線の微細化が進むと、従来のように配線膜厚を一定にし
たまま配線幅及び間隔を縮小していくと、配線抵抗、配
線容量の両者が増加する。そのため、例えば、配線長に
応じて配線膜厚を変えることにより、配線抵抗、配線容
量の両者をコントロールする試みがなされている。
線の微細化が進むと、従来のように配線膜厚を一定にし
たまま配線幅及び間隔を縮小していくと、配線抵抗、配
線容量の両者が増加する。そのため、例えば、配線長に
応じて配線膜厚を変えることにより、配線抵抗、配線容
量の両者をコントロールする試みがなされている。
【０００７】本発明の目的は、微細配線が搭載された半
導体論理回路において、配線遅延時間の見積りを正確に
行う配線レイアウト方法とその装置及び論理セルライブ
ラリ生成装置を提供することにある。
導体論理回路において、配線遅延時間の見積りを正確に
行う配線レイアウト方法とその装置及び論理セルライブ
ラリ生成装置を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る配線レイアウト方法は、多層配線の断
面形状と、配線材料及び層間絶縁膜材料の物性定数と、
配線の配置情報とに基づき、各配線について、各位置に
おける容量及び抵抗が格納されたライブラリを用いてレ
イアウトするものである。
め、本発明に係る配線レイアウト方法は、多層配線の断
面形状と、配線材料及び層間絶縁膜材料の物性定数と、
配線の配置情報とに基づき、各配線について、各位置に
おける容量及び抵抗が格納されたライブラリを用いてレ
イアウトするものである。
【０００９】また本発明に係る論理セルライブラリ生成
装置は、デバイス・シミュレータと、ライブラリと、記
憶装置と、回路シミュレータと、遅延計算器と、論理セ
ルライブラリとを有する論理セルライブラリ生成装置で
あって、デバイス・シミュレータは、多層配線の断面形
状と、配線材料及び層間絶縁膜材料と、配線の配置情報
とを入力とし、配線について、各位置における容量値及
び抵抗値を求めるものであり、ライブラリは、前記デバ
イス・シミュレータの出力情報である容量値及び抵抗値
を格納するものであり、レイアウト検証ツールは、前記
ライブラリの情報及びマスク・レイアウト・パターンの
情報とを入力とし、レイアウトの検証を行なうものであ
り、記憶装置は、前記レイアウト検証ツールから出力さ
れる入力負荷及び出力駆動能力データを格納するもので
あり、回路シミュレータは、前記記憶装置の出力と試験
規格とにより演算を行なうものであり、遅延計算器は、
前記回路シミュレータの出力に基づき、基本遅延時間を
計算するものであり、論理セルライブラリは、前記遅延
計算器の計算結果を格納するものである。
装置は、デバイス・シミュレータと、ライブラリと、記
憶装置と、回路シミュレータと、遅延計算器と、論理セ
ルライブラリとを有する論理セルライブラリ生成装置で
あって、デバイス・シミュレータは、多層配線の断面形
状と、配線材料及び層間絶縁膜材料と、配線の配置情報
とを入力とし、配線について、各位置における容量値及
び抵抗値を求めるものであり、ライブラリは、前記デバ
イス・シミュレータの出力情報である容量値及び抵抗値
を格納するものであり、レイアウト検証ツールは、前記
ライブラリの情報及びマスク・レイアウト・パターンの
情報とを入力とし、レイアウトの検証を行なうものであ
り、記憶装置は、前記レイアウト検証ツールから出力さ
れる入力負荷及び出力駆動能力データを格納するもので
あり、回路シミュレータは、前記記憶装置の出力と試験
規格とにより演算を行なうものであり、遅延計算器は、
前記回路シミュレータの出力に基づき、基本遅延時間を
計算するものであり、論理セルライブラリは、前記遅延
計算器の計算結果を格納するものである。
【００１０】また前記デバイス・シミュレータは、配線
の隣接関係を表わす情報、配線の形状及び寸法、配線材
料及び層間絶縁膜材料を入力とし、配線の三次元的構造
毎の単位長さ当りの配線容量値及び配線抵抗値を出力と
するものである。
の隣接関係を表わす情報、配線の形状及び寸法、配線材
料及び層間絶縁膜材料を入力とし、配線の三次元的構造
毎の単位長さ当りの配線容量値及び配線抵抗値を出力と
するものである。
【００１１】また前記レイアウト検証ツールは、前記デ
バイス・シミュレータによって決定された値に基づいて
マスク・レイアウト・パターンから実容量値、実抵抗
値、トランジスタセル面積を抽出するものである。
バイス・シミュレータによって決定された値に基づいて
マスク・レイアウト・パターンから実容量値、実抵抗
値、トランジスタセル面積を抽出するものである。
【００１２】また前記回路シミュレータは、前記レイア
ウト検証ツールによって抽出した回路情報のうち、入力
端子の容量値に基づいて、その端子を駆動するバッファ
のサイズ及びバッファと入力端子間の容量値を決定し、
常に同一読出信号波形に調整するものである。
ウト検証ツールによって抽出した回路情報のうち、入力
端子の容量値に基づいて、その端子を駆動するバッファ
のサイズ及びバッファと入力端子間の容量値を決定し、
常に同一読出信号波形に調整するものである。
【００１３】また前記回路シミュレータは、前記レイア
ウト検証ツールによって抽出した回路情報のうち、出力
端子のトランジスタ・サイズに基づいて、その出力端子
の駆動能力を決定するものである。
ウト検証ツールによって抽出した回路情報のうち、出力
端子のトランジスタ・サイズに基づいて、その出力端子
の駆動能力を決定するものである。
【００１４】また前記回路シミュレータは、前記レイア
ウト検証ツールによって抽出した回路情報と、該回路シ
ミュレータによって決定したバッファと駆動能力の範囲
内の負荷容量を結合して、ネットワーク解析を行うもの
である。
ウト検証ツールによって抽出した回路情報と、該回路シ
ミュレータによって決定したバッファと駆動能力の範囲
内の負荷容量を結合して、ネットワーク解析を行うもの
である。
【００１５】また本発明に係る配線レイアウト装置は、
ルーターと、遅延計算器と、比較器とを有する配線レイ
アウト装置であって、ルーターは、論理セルライブラリ
に格納された論理セル及びネットリストを入力とし、配
置配線を行うものであり、遅延計算器は、前記ルーター
から出力される配線の３次元的配置及び隣接配置の有無
の情報と、配線の三次元的な配置に応じた配線容量値、
配線抵抗値の情報を入力とし、遅延時間を計算するもの
であり、比較器は、前記遅延計算器から出力される遅延
時間の情報を基準値と比較し、基準に合わない場合に、
再度前記ルーターによる処理を開始させる機能を有する
ものである。
ルーターと、遅延計算器と、比較器とを有する配線レイ
アウト装置であって、ルーターは、論理セルライブラリ
に格納された論理セル及びネットリストを入力とし、配
置配線を行うものであり、遅延計算器は、前記ルーター
から出力される配線の３次元的配置及び隣接配置の有無
の情報と、配線の三次元的な配置に応じた配線容量値、
配線抵抗値の情報を入力とし、遅延時間を計算するもの
であり、比較器は、前記遅延計算器から出力される遅延
時間の情報を基準値と比較し、基準に合わない場合に、
再度前記ルーターによる処理を開始させる機能を有する
ものである。
【００１６】本発明においては、配線の三次元的な配置
に応じた配線容量値、配線抵抗値をライブラリ化してお
き、一旦配線をレイアウトした時点で出力トランジスタ
の駆動能力を考慮して配線遅延時間を計算し、最大遅延
規格に適合しない場合には、再度レイアウトをやり直す
ようにしている。したがって、微細配線が搭載された半
導体論理回路において、配線遅延時間の見積りを正確に
行うことができる。
に応じた配線容量値、配線抵抗値をライブラリ化してお
き、一旦配線をレイアウトした時点で出力トランジスタ
の駆動能力を考慮して配線遅延時間を計算し、最大遅延
規格に適合しない場合には、再度レイアウトをやり直す
ようにしている。したがって、微細配線が搭載された半
導体論理回路において、配線遅延時間の見積りを正確に
行うことができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１８】（実施形態１）図１は、本発明の実施形態
に係る論理セルライブラリ生成装置を示す構成図であ
る。
に係る論理セルライブラリ生成装置を示す構成図であ
る。
【００１９】図１において、本発明の実施形態に係る論
理セルライブラリ生成装置は、配線の断面形状ファイル
１と、配線や層間絶縁膜の材料の物性定数が蓄積された
材料データ・ファイル２と、配線の配置情報ファイル３
と、各ファイル１、２、３からのデータを入力とし、配
線について各位置における容量値及び抵抗値を求めるデ
バイス・シミュレータ４と、デバイス・シミュレータ４
の出力情報である容量値及び抵抗値を格納するライブラ
リ５と、ライブラリ５に格納された配線容量値と配線抵
抗値及びマスク・レイアウト・パターン・ファイル６の
データとを入力とするレイアウト検証ツール７と、レイ
アウト検証ツール７の出力により、入力負荷、出力駆動
能力データを格納する記憶装置８と、記憶装置８の出力
と試験規格とにより演算する回路シミュレータ９と、回
路シミュレータ９の出力に基づき、基本遅延時間を計算
する遅延計算器１０と、遅延計算器１０の結果を格納す
る論理セルライブラリ１１とを有している。
理セルライブラリ生成装置は、配線の断面形状ファイル
１と、配線や層間絶縁膜の材料の物性定数が蓄積された
材料データ・ファイル２と、配線の配置情報ファイル３
と、各ファイル１、２、３からのデータを入力とし、配
線について各位置における容量値及び抵抗値を求めるデ
バイス・シミュレータ４と、デバイス・シミュレータ４
の出力情報である容量値及び抵抗値を格納するライブラ
リ５と、ライブラリ５に格納された配線容量値と配線抵
抗値及びマスク・レイアウト・パターン・ファイル６の
データとを入力とするレイアウト検証ツール７と、レイ
アウト検証ツール７の出力により、入力負荷、出力駆動
能力データを格納する記憶装置８と、記憶装置８の出力
と試験規格とにより演算する回路シミュレータ９と、回
路シミュレータ９の出力に基づき、基本遅延時間を計算
する遅延計算器１０と、遅延計算器１０の結果を格納す
る論理セルライブラリ１１とを有している。
【００２０】配線の断面形状ファイル１の内容は、配線
の断面形状を表す座標値や材料の情報であり、材料デー
タ・ファイル２の内容は、配線材料の抵抗率や層間絶縁
膜の比誘電率等の物性情報である。また配線の配置情報
ファイル３の内容は、配線が隣接配線を持つか否か、上
下の配線層の有無、上下の配線が相互に平行に配置され
ているか、垂直に配置されているか等の各場合に相当す
る配置情報である。
の断面形状を表す座標値や材料の情報であり、材料デー
タ・ファイル２の内容は、配線材料の抵抗率や層間絶縁
膜の比誘電率等の物性情報である。また配線の配置情報
ファイル３の内容は、配線が隣接配線を持つか否か、上
下の配線層の有無、上下の配線が相互に平行に配置され
ているか、垂直に配置されているか等の各場合に相当す
る配置情報である。
【００２１】これら３つのファイル１、２、３からのデ
ータを入力としてデバイス・シミュレータ４で求めた配
線について各位置における容量値及び抵抗値を格納して
おくライブラリ５の内容の例を図２に示す。
ータを入力としてデバイス・シミュレータ４で求めた配
線について各位置における容量値及び抵抗値を格納して
おくライブラリ５の内容の例を図２に示す。
【００２２】配線の三次元的な配置に応じた各配線容量
値、及び配線の膜厚、幅、材料に応じた各配線抵抗値が
ライブラリデータとして保存されている。ここで、この
ライブラリデータの特徴としては、最小ピッチの隣接配
線の有無や、配線の膜厚の違いが考慮されていることが
挙げられる。
値、及び配線の膜厚、幅、材料に応じた各配線抵抗値が
ライブラリデータとして保存されている。ここで、この
ライブラリデータの特徴としては、最小ピッチの隣接配
線の有無や、配線の膜厚の違いが考慮されていることが
挙げられる。
【００２３】デバイス・シミュレータ４は、ファイル
１，２，３に格納された配線の隣接関係を表わす情報、
配線の形状及び寸法、配線材料及び層間絶縁膜材料を入
力とし、配線の三次元的構造毎の単位長さ当りの配線容
量値及び配線抵抗値を出力するようになっている。
１，２，３に格納された配線の隣接関係を表わす情報、
配線の形状及び寸法、配線材料及び層間絶縁膜材料を入
力とし、配線の三次元的構造毎の単位長さ当りの配線容
量値及び配線抵抗値を出力するようになっている。
【００２４】マスク・レイアウト・パターン・ファイル
６は、ネットリストの情報をもとに自動レイアウトされ
たレイアウト・パターンの情報が入力されている。レイ
アウト検証ツール７は、マスク・レイアウト・パターン
・ファイル６からのレイアウト・パターンの情報と、ラ
イブラリ５からの配線容量値及び配線抵抗値の情報を入
力として、入力端子の容量値や出力端子のトランジスタ
・サイズ（トランジスタセル面積）を求め、それぞれ入
力負荷、出力駆動能力の情報として記憶装置８に書き込
むようになっている。
６は、ネットリストの情報をもとに自動レイアウトされ
たレイアウト・パターンの情報が入力されている。レイ
アウト検証ツール７は、マスク・レイアウト・パターン
・ファイル６からのレイアウト・パターンの情報と、ラ
イブラリ５からの配線容量値及び配線抵抗値の情報を入
力として、入力端子の容量値や出力端子のトランジスタ
・サイズ（トランジスタセル面積）を求め、それぞれ入
力負荷、出力駆動能力の情報として記憶装置８に書き込
むようになっている。
【００２５】回路シミュレータ９は、記憶装置８の出力
と試験規格、第１のネットリストとを参照して、印加さ
れた入力信号に対する出力信号の遅れを、決められた電
源電圧の下でシミュレーションを行う。具体的には、回
路シミュレータ９は、レイアウト検証ツール７によって
抽出した回路情報のうち、入力端子の容量値に基づい
て、その端子を駆動するバッファのサイズ及びバッファ
と入力端子間の容量値を決定し、常に同一読出信号波形
に調整する、或いはレイアウト検証ツール７によって抽
出した回路情報のうち、出力端子のトランジスタ・サイ
ズに基づいて、その出力端子の駆動能力を決定する、さ
らには、レイアウト検証ツール７によって抽出した回路
情報と、該回路シミュレータによって決定したバッファ
と駆動能力の範囲内の負荷容量を結合して、ネットワー
ク解析を行うようになっている。
と試験規格、第１のネットリストとを参照して、印加さ
れた入力信号に対する出力信号の遅れを、決められた電
源電圧の下でシミュレーションを行う。具体的には、回
路シミュレータ９は、レイアウト検証ツール７によって
抽出した回路情報のうち、入力端子の容量値に基づい
て、その端子を駆動するバッファのサイズ及びバッファ
と入力端子間の容量値を決定し、常に同一読出信号波形
に調整する、或いはレイアウト検証ツール７によって抽
出した回路情報のうち、出力端子のトランジスタ・サイ
ズに基づいて、その出力端子の駆動能力を決定する、さ
らには、レイアウト検証ツール７によって抽出した回路
情報と、該回路シミュレータによって決定したバッファ
と駆動能力の範囲内の負荷容量を結合して、ネットワー
ク解析を行うようになっている。
【００２６】また遅延計算器１０は、回路シミュレータ
９の出力に基づき、基本遅延時間を計算し、遅延計算器
１０による計算結果は、論理セルライブラリ１１に格納
される。
９の出力に基づき、基本遅延時間を計算し、遅延計算器
１０による計算結果は、論理セルライブラリ１１に格納
される。
【００２７】以上のように、本実施形態によれば、配線
容量値、配線抵抗値が３次元的配置に応じて正確に考慮
されているため、論理セルライブラリ１１に格納される
遅延時間を正確にすることができるという効果を有す
る。
容量値、配線抵抗値が３次元的配置に応じて正確に考慮
されているため、論理セルライブラリ１１に格納される
遅延時間を正確にすることができるという効果を有す
る。
【００２８】（実施形態２）次に、本発明の実施形態に
係る配線レイアウト装置を図３により説明する。図３に
おいて、本発明に係る配線レイアウト装置は、ルーター
１２と、遅延計算器１５と、比較器１３とを有してい
る。
係る配線レイアウト装置を図３により説明する。図３に
おいて、本発明に係る配線レイアウト装置は、ルーター
１２と、遅延計算器１５と、比較器１３とを有してい
る。
【００２９】ルーター１２は、図１に示す論理セルライ
ブラリ１１に格納された論理セルの情報及びネットリス
ト・ファイル１４に格納されたネットリストの情報を入
力とし、配置配線を行うようになっている。また遅延計
算器１５は、ルーター１２から出力される配線の３次元
的配置及び隣接配置の有無の情報と、図１に示すライブ
ラリ５に格納された配線の三次元的な配置に応じた配線
容量値、配線抵抗値の情報を入力とし、遅延時間を計算
するようになっている。また比較器１３は、遅延計算器
１５から出力される遅延時間の情報を基準値と比較し、
基準に合わない場合に、再度ルーター１２による処理を
開始させる機能を有している。
ブラリ１１に格納された論理セルの情報及びネットリス
ト・ファイル１４に格納されたネットリストの情報を入
力とし、配置配線を行うようになっている。また遅延計
算器１５は、ルーター１２から出力される配線の３次元
的配置及び隣接配置の有無の情報と、図１に示すライブ
ラリ５に格納された配線の三次元的な配置に応じた配線
容量値、配線抵抗値の情報を入力とし、遅延時間を計算
するようになっている。また比較器１３は、遅延計算器
１５から出力される遅延時間の情報を基準値と比較し、
基準に合わない場合に、再度ルーター１２による処理を
開始させる機能を有している。
【００３０】図３において、論理セルライブラリ１１に
格納された論理セルの情報及びネットリスト・ファイル
１４に格納されたネットリストの情報を入力とし、ルー
ター１２により配置配線を行う。そして、遅延計算器１
５では、ルーター１２から出力される配線の３次元的配
置及び隣接配置の有無の情報と、図１に示すライブラリ
５に格納された配線の三次元的な配置に応じた配線容量
値、配線抵抗値の情報を入力とし、遅延時間を計算す
る。さらに、比較器１３では、遅延計算器１５の出力で
ある遅延時間の情報を基準値と比較し、基準に合わない
場合は、再度ルーター１２に処理を戻す。
格納された論理セルの情報及びネットリスト・ファイル
１４に格納されたネットリストの情報を入力とし、ルー
ター１２により配置配線を行う。そして、遅延計算器１
５では、ルーター１２から出力される配線の３次元的配
置及び隣接配置の有無の情報と、図１に示すライブラリ
５に格納された配線の三次元的な配置に応じた配線容量
値、配線抵抗値の情報を入力とし、遅延時間を計算す
る。さらに、比較器１３では、遅延計算器１５の出力で
ある遅延時間の情報を基準値と比較し、基準に合わない
場合は、再度ルーター１２に処理を戻す。
【００３１】以上のように、本発明の実施形態に係る配
線レイアウト装置によれば、ライブラリ５に格納され
た、配線の３次元的な配置に応じた配線容量値及び配線
抵抗値を用いているため、配線容量値及び配線抵抗値を
正確に見積ることができ、かつ、遅延時間を基準値と比
較して、基準値より小さくなるまでレイアウトし直すた
め、回路の配線遅延時間を短縮することができるという
利点を有している。
線レイアウト装置によれば、ライブラリ５に格納され
た、配線の３次元的な配置に応じた配線容量値及び配線
抵抗値を用いているため、配線容量値及び配線抵抗値を
正確に見積ることができ、かつ、遅延時間を基準値と比
較して、基準値より小さくなるまでレイアウトし直すた
め、回路の配線遅延時間を短縮することができるという
利点を有している。
【００３２】
【発明の効果】以上説明したように本発明によれば、配
線の三次元的な配置に応じた配線容量値、配線抵抗値を
ライブラリ化しておき、一旦レイアウトした時点で出力
トランジスタの駆動能力を考慮して配線遅延時間を計算
し、最大遅延規格上適合しない場合は再度レイアウトを
やり直すため、配線の最小ピッチでの隣接配線の有無
や、上層配線や下層配線の有無、配線の膜厚、幅に応じ
た配線容量値、配線抵抗値を正確に考慮することがで
き、精度の高い配線遅延時間の見積りを行うことができ
る。
線の三次元的な配置に応じた配線容量値、配線抵抗値を
ライブラリ化しておき、一旦レイアウトした時点で出力
トランジスタの駆動能力を考慮して配線遅延時間を計算
し、最大遅延規格上適合しない場合は再度レイアウトを
やり直すため、配線の最小ピッチでの隣接配線の有無
や、上層配線や下層配線の有無、配線の膜厚、幅に応じ
た配線容量値、配線抵抗値を正確に考慮することがで
き、精度の高い配線遅延時間の見積りを行うことができ
る。
【００３３】この配線レイアウト法を用いることの最大
の効果は、回路動作上クリティカル・パスとなる配線の
抵抗値を下げるために、その配線の膜厚を厚くするよう
な場合に顕著に現れる。同じ最小ピッチで引かれた配線
でも、膜厚が違う配線があると、配線抵抗値、配線容量
値に違いが出てくる。そのような場合、本発明のような
配線の三次元的な配置に応じた配線容量値、配線抵抗値
のライブラリが存在することにより、設計工期が約１０
％短縮することができ、実際の遅延時間からのズレを従
来の５０％にすることができ、より正確な配線遅延時間
の見積りを行なうことができる。
の効果は、回路動作上クリティカル・パスとなる配線の
抵抗値を下げるために、その配線の膜厚を厚くするよう
な場合に顕著に現れる。同じ最小ピッチで引かれた配線
でも、膜厚が違う配線があると、配線抵抗値、配線容量
値に違いが出てくる。そのような場合、本発明のような
配線の三次元的な配置に応じた配線容量値、配線抵抗値
のライブラリが存在することにより、設計工期が約１０
％短縮することができ、実際の遅延時間からのズレを従
来の５０％にすることができ、より正確な配線遅延時間
の見積りを行なうことができる。
【図１】本発明の実施形態に係る論理セルライブラリ生
成装置を示す構成図である。
成装置を示す構成図である。
【図２】本発明の実施形態におけるライブラリの内容を
示す図である。
示す図である。
【図３】本発明の実施形態に係る配線レイアウト装置を
示す構成図である。
示す構成図である。
【図４】従来例に係る論理セルライブラリ生成装置を含
むレイアウト装置を示す構成図である。
むレイアウト装置を示す構成図である。
１ 配線の断面形状ファイル ２ 材料データ・ファイル ３ 配線の配置情報ファイル ４ デバイス・シミュレータ ５ ライブラリ ６ マスク・レイアウト・パターン・ファイル ７ レイアウト検証ツール ８ 記憶装置 ９ 回路シミュレータ １０ 遅延計算器 １１ 論理セルライブラリ １２ ルーター １３ 比較器 １４ ネットリスト
Claims (8)
- 【請求項１】 多層配線の断面形状と、配線材料及び層
間絶縁膜材料の物性定数と、配線の配置情報とに基づ
き、各配線について、ライブラリに格納された各位置に
おける容量値及び抵抗値を用いてレイアウトすることを
特徴とする配線レイアウト方法。 - 【請求項２】 デバイス・シミュレータと、ライブラリ
と、記憶装置と、回路シミュレータと、遅延計算器と、
論理セルライブラリとを有する論理セルライブラリ生成
装置であって、 デバイス・シミュレータは、多層配線の断面形状と、配
線材料及び層間絶縁膜材料と、配線の配置情報とを入力
とし、配線について、各位置における容量値及び抵抗値
を求めるものであり、 ライブラリは、前記デバイス・シミュレータの出力情報
である容量値及び抵抗値を格納するものであり、 レイアウト検証ツールは、前記ライブラリの情報及びマ
スク・レイアウト・パターンの情報とを入力とし、レイ
アウトの検証を行なうものであり、 記憶装置は、前記レイアウト検証ツールから出力される
入力負荷及び出力駆動能力データを格納するものであ
り、 回路シミュレータは、前記記憶装置の出力と試験規格と
により演算を行なうものであり、 遅延計算器は、前記回路シミュレータの出力に基づき、
基本遅延時間を計算するものであり、 論理セルライブラリは、前記遅延計算器の計算結果を格
納するものであることを特徴とする論理セルライブラリ
生成装置。 - 【請求項３】 前記デバイス・シミュレータは、配線の
隣接関係を表わす情報、配線の形状及び寸法、配線材料
及び層間絶縁膜材料を入力とし、配線の三次元的構造毎
の単位長さ当りの配線容量値及び配線抵抗値を出力とす
るものであることを特徴とする請求項２に記載の論理セ
ルライブラリ生成装置。 - 【請求項４】 前記レイアウト検証ツールは、前記デバ
イス・シミュレータによって決定された値に基づいてマ
スク・レイアウト・パターンから実容量値、実抵抗値、
トランジスタセル面積を抽出するものであることを特徴
とする請求項２に記載の論理セルライブラリ生成装置。 - 【請求項５】 前記回路シミュレータは、前記レイアウ
ト検証ツールによって抽出した回路情報のうち、入力端
子の容量値に基づいて、その端子を駆動するバッファの
サイズ及びバッファと入力端子間の容量値を決定し、常
に同一読出信号波形に調整するものであることを特徴と
する請求項２に記載の論理セルライブラリ生成装置。 - 【請求項６】 前記回路シミュレータは、前記レイアウ
ト検証ツールによって抽出した回路情報のうち、出力端
子のトランジスタ・サイズに基づいて、その出力端子の
駆動能力を決定するものであることを特徴とする請求項
２に記載の論理セルライブラリ生成装置。 - 【請求項７】 前記回路シミュレータは、前記レイアウ
ト検証ツールによって抽出した回路情報と、該回路シミ
ュレータによって決定したバッファと駆動能力の範囲内
の負荷容量を結合して、ネットワーク解析を行うもので
あることを特徴とする請求項２に記載の論理セルライブ
ラリ生成装置。 - 【請求項８】 ルーターと、遅延計算器と、比較器とを
有する配線レイアウト装置であって、 ルーターは、論理セルライブラリに格納された論理セル
及びネットリストを入力とし、配置配線を行うものであ
り、 遅延計算器は、前記ルーターから出力される配線の３次
元的配置及び隣接配置の有無の情報と、配線の三次元的
な配置に応じた配線容量値、配線抵抗値の情報を入力と
し、遅延時間を計算するものであり、 比較器は、前記遅延計算器から出力される遅延時間の情
報を基準値と比較し、基準に合わない場合に、再度前記
ルーターによる処理を開始させる機能を有するものであ
ることを特徴とする配線レイアウト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9217796A JPH1167916A (ja) | 1997-08-12 | 1997-08-12 | 論理セルライブラリ生成装置と配線レイアウト方法及び配線レイアウト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9217796A JPH1167916A (ja) | 1997-08-12 | 1997-08-12 | 論理セルライブラリ生成装置と配線レイアウト方法及び配線レイアウト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167916A true JPH1167916A (ja) | 1999-03-09 |
Family
ID=16709875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9217796A Pending JPH1167916A (ja) | 1997-08-12 | 1997-08-12 | 論理セルライブラリ生成装置と配線レイアウト方法及び配線レイアウト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167916A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505332B1 (en) | 1999-07-07 | 2003-01-07 | Nec Corporation | Method and apparatus for generating logic cell library and method and apparatus for wiring layout using the same |
| JP2008028418A (ja) * | 2002-02-28 | 2008-02-07 | Timbre Technologies Inc | 集積回路のプロファイルベースのシミュレーション情報の作成方法 |
-
1997
- 1997-08-12 JP JP9217796A patent/JPH1167916A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505332B1 (en) | 1999-07-07 | 2003-01-07 | Nec Corporation | Method and apparatus for generating logic cell library and method and apparatus for wiring layout using the same |
| JP2008028418A (ja) * | 2002-02-28 | 2008-02-07 | Timbre Technologies Inc | 集積回路のプロファイルベースのシミュレーション情報の作成方法 |
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