JPH1155047A - Low noise amplifier - Google Patents
Low noise amplifierInfo
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- JPH1155047A JPH1155047A JP20911497A JP20911497A JPH1155047A JP H1155047 A JPH1155047 A JP H1155047A JP 20911497 A JP20911497 A JP 20911497A JP 20911497 A JP20911497 A JP 20911497A JP H1155047 A JPH1155047 A JP H1155047A
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- stage fet
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、マイクロ波やミ
リ波等の超高周波数帯で使用される低雑音増幅器に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low-noise amplifier used in a very high frequency band such as a microwave and a millimeter wave.
【０００２】[0002]
【従来の技術】従来の低雑音増幅器について図１１を参
照しながら説明する。図１１は、例えば特開昭６１−１
６７２０７号公報（米国特許公報第４６１４９１５号）
に示された従来の低雑音増幅器の構成を示す図である。
この図は、テキサス・インスツルメンツ（ＴＩ）社の誘
導性直列帰還を設けたＦＥＴを採用した低雑音増幅器の
一例である。2. Description of the Related Art A conventional low noise amplifier will be described with reference to FIG. FIG. 11 shows, for example, JP-A-61-1.
No. 67207 (US Pat. No. 4,614,915)
FIG. 2 is a diagram showing a configuration of a conventional low noise amplifier shown in FIG.
This figure is an example of a Texas Instruments (TI) low noise amplifier employing an FET with inductive series feedback.
【０００３】図１１は、３段構成の低雑音増幅器であ
り、直列帰還インダクタンスを実現する伝送線路５４、
５４’、５４”が装荷されたＦＥＴ３９、３９’、３
９”と、入力整合回路４０と、１−２段の段間整合回路
４６と、２−３段の段間整合回路４８と、出力整合回路
４４とにより構成されている。FIG. 11 shows a low-noise amplifier having a three-stage configuration, and a transmission line 54 for realizing a series feedback inductance.
FETs 39, 39 ', 3' loaded with 54 ', 54 "
9 ", an input matching circuit 40, a 1-2 stage interstage matching circuit 46, a 2-3 stage interstage matching circuit 48, and an output matching circuit 44.
【０００４】初段増幅器を構成するＦＥＴ３９には、Γ
opt*＝Ｓ11とするための直列帰還インダクタンスを実現
する伝送線路５４が装荷され、２段目増幅器及び３段目
増幅器を構成するＦＥＴ３９’及び３９”には３段低雑
音増幅器の安定性を高めるために直列帰還インダクタン
スを実現する伝送線路５４’及び５４”が装荷されてい
る。ここで、「Γopt*」は雑音最適インピーダンスを、
「Ｓ11」は入力反射係数をそれぞれ表す。[0004] The FET 39 constituting the first stage amplifier includes:
opt * = transmission line 54 to achieve a series feedback inductance for the S 11 is loaded, the FET 39 'and 39' constituting the second stage amplifier and the third stage amplifier stability three-stage low-noise amplifier Transmission lines 54 'and 54 "are provided to achieve series feedback inductance to increase. Here, “ Γopt *” is the noise optimum impedance,
“S 11 ” represents an input reflection coefficient.
【０００５】１−２段の段間整合回路４６により、初段
ＦＥＴ３９においてΓopt*＝Ｓ11とし、入力整合回路４
０により、雑音最適インピーダンスΓopt*でかつ入力反
射係数Ｓ11に整合されているので低雑音で入力側で反射
の少ない低雑音増幅器が得られる。[0005] The inter-stage matching circuit 46 of the 1-2 stage, and Γ opt * = S 11 in the first stage FET 39, an input matching circuit 4
With 0, a low-noise amplifier with low noise and little reflection on the input side can be obtained because the noise is optimally matched to the input impedance opt opt * and matched to the input reflection coefficient S 11 .
【０００６】また、２−３段の段間整合回路４８及び出
力整合回路４４は、各々の直列帰還インダクタンスを装
荷したＦＥＴ３９’及び３９”に対して低雑音で高利得
が得られるようにそれぞれ設計されている。The 2-3 stage interstage matching circuit 48 and the output matching circuit 44 are designed so that low noise and high gain can be obtained for the FETs 39 'and 39 "loaded with respective series feedback inductances. Have been.
【０００７】[0007]
【発明が解決しようとする課題】上述したような従来の
低雑音増幅器では、初段増幅器を構成するＦＥＴ３９に
はΓopt*＝Ｓ11とするための直列帰還インダクタンスを
装荷し、２段目、３段目増幅器を構成するＦＥＴ３
９’、３９”には３段低雑音増幅器の安定性を高めるた
めに直列帰還インダクタンスを装荷するとともに、入力
整合回路、出力整合回路及び段間整合回路は各々の直列
帰還インダクタンスを装荷したＦＥＴの最大利得が得ら
れる入出力インピーダンスあるいは雑音最適インピーダ
ンスに対して整合するようにそれぞれ設計されているた
め整合回路が大きくなるという問題点があった。[0005] In the conventional low-noise amplifier as described above, the FET39 which constitute the first-stage amplifier Loaded series feedback inductance for the Γ opt * = S 11, 2-stage, 3 FET3 that constitutes the stage amplifier
9 ', 39 "are loaded with a series feedback inductance to enhance the stability of the three-stage low noise amplifier, and the input matching circuit, the output matching circuit and the interstage matching circuit are each composed of a FET loaded with the series feedback inductance. There is a problem that the matching circuit becomes large because it is designed so as to match the input / output impedance or the noise optimum impedance at which the maximum gain is obtained.
【０００８】また、初段のＦＥＴの出力側の整合インピ
ーダンスはΓopt*＝Ｓ11となる値を設定するため、最大
利得が得られる出力インピーダンスとは異なり、そのた
め利得を犠牲にしなければならないという問題点があっ
た。Further, the matching impedance on the output side of the first-stage FET is set to a value that satisfies Γ opt * = S 11 , which is different from the output impedance at which the maximum gain is obtained, so that the gain must be sacrificed. There was a point.
【０００９】この発明は、前述した問題点を解決するた
めになされたもので、ソース電極にインダクタを装荷し
たＦＥＴで構成された多段低雑音増幅器において、段間
整合回路の小型化、低損失化及び高利得化を可能にする
ことができる低雑音増幅器を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. In a multi-stage low-noise amplifier composed of FETs each having an inductor loaded on a source electrode, the interstage matching circuit is reduced in size and loss is reduced. Another object of the present invention is to obtain a low-noise amplifier capable of achieving high gain.
【００１０】[0010]
【課題を解決するための手段】この発明に係る低雑音増
幅器は、ソース電極に第１のインダクタを装荷した初段
のＦＥＴと、ソース電極に第２のインダクタを装荷する
とともに、ドレイン電極に第２の負荷を接続した後段の
ＦＥＴと、リアクタンス素子とバイパスコンデンサとで
構成した段間整合回路とを備え、前記初段のＦＥＴの出
力側に対する任意の第１の負荷に対して共約整合をさせ
るように、前記段間整合回路のリアクタンス素子、前記
後段のＦＥＴのソース電極に装荷された第２のインダク
タ、及び前記後段のＦＥＴのドレイン電極に接続された
第２の負荷を設定したものである。A low noise amplifier according to the present invention comprises a first stage FET having a source electrode loaded with a first inductor, a second inductor loaded on a source electrode, and a second inductor loaded on a drain electrode. And an inter-stage matching circuit composed of a reactance element and a bypass capacitor connected to the load of the first stage, so that the output of the first-stage FET is matched to an arbitrary first load on the output side. A reactance element of the interstage matching circuit, a second inductor loaded on a source electrode of the subsequent stage FET, and a second load connected to a drain electrode of the subsequent stage FET.
【００１１】また、この発明に係る低雑音増幅器は、前
記段間整合回路を構成する前記リアクタンス素子が、前
記初段のＦＥＴのドレイン電極に直列接続し、前記バイ
パスコンデンサが、前記リアクタンス素子に直列接続し
ているものである。In the low noise amplifier according to the present invention, the reactance element constituting the interstage matching circuit is connected in series to a drain electrode of the first stage FET, and the bypass capacitor is connected in series to the reactance element. Is what you are doing.
【００１２】また、この発明に係る低雑音増幅器は、前
記初段のＦＥＴの出力側にΓopt*＝Ｓ11とするための第
１の負荷ＺＬ１を接続し、前記後段のＦＥＴの出力側に
接続する第２の負荷をＺＬ、使用する周波数の角周波数
をω、正規化インピーダンスをＺ0、｜ＺＬ１｜＜１と
なる場合の前記第１のインダクタをＬs１とし、前記初
段のＦＥＴの小信号ＳパラメータをＳij（i,j＝1,2）、
前記後段のＦＥＴのインピーダンスパラメータをＺ'ij
（i,j＝1,2）としたときに、Further, the low-noise amplifier according to the present invention connects the first load ZL1 to the Γ opt * = S 11 to the output side of the first-stage FET, connected to the output side of the subsequent FET ZL, the angular frequency of the frequency to be used is ω, the normalized impedance is Z 0 , and the first inductor when | ZL1 | <1 is Ls1, and the small signal S of the first-stage FET is set to Ls1. Parameters are Sij (i, j = 1,2),
The impedance parameter of the latter FET is Z′ij
(I, j = 1,2),
【００１３】[0013]
【数７】 (Equation 7)
【００１４】を満たす関係に設定された前記段間整合回
路のリアクタンス素子Ｘ１、前記後段のＦＥＴのソース
電極に装荷された第２のインダクタＬs２、及び前記後
段のＦＥＴのドレイン電極に接続された第２の負荷ＺＬ
を備えたものである。A reactance element X1 of the interstage matching circuit set to satisfy the relationship, a second inductor Ls2 loaded on a source electrode of the subsequent stage FET, and a second inductor Ls2 connected to a drain electrode of the subsequent stage FET. 2 load ZL
It is provided with.
【００１５】また、この発明に係る低雑音増幅器は、前
記後段のＦＥＴのソース電極に、前記第２のインダクタ
Ｌs２の代わりに、In the low-noise amplifier according to the present invention, instead of the second inductor Ls2,
【００１６】[0016]
【数８】 (Equation 8)
【００１７】を満たす関係に設定された第３のインダク
タＬs２’と容量素子Ｃs２とからなる並列回路を装荷し
たものである。A parallel circuit comprising a third inductor Ls2 'and a capacitive element Cs2 set to satisfy the relationship is loaded.
【００１８】また、この発明に係る低雑音増幅器は、前
記リアクタンス素子に直列に第１の可変容量素子を接続
するとともに、前記後段のＦＥＴのソース電極に、前記
第２のインダクタの代わりに、第３のインダクタと第２
の可変容量素子とからなる並列回路を装荷したものであ
る。In the low-noise amplifier according to the present invention, a first variable capacitance element is connected in series to the reactance element, and a second electrode is connected to a source electrode of the subsequent FET instead of the second inductor. 3rd inductor and 2nd
And a parallel circuit including the variable capacitance elements.
【００１９】また、この発明に係る低雑音増幅器は、前
記段間整合回路を構成する前記リアクタンス素子が、前
記初段のＦＥＴのドレイン電極に並列接続し、前記バイ
パスコンデンサが、前記初段のＦＥＴのドレイン電極に
直列接続しているものである。Further, in the low noise amplifier according to the present invention, the reactance element constituting the interstage matching circuit is connected in parallel to a drain electrode of the first stage FET, and the bypass capacitor is connected to a drain of the first stage FET. They are connected in series to the electrodes.
【００２０】また、この発明に係る低雑音増幅器は、前
記初段のＦＥＴの出力側にΓopt*＝Ｓ11とするための第
１の負荷ＺＬ１を接続し、前記後段のＦＥＴの出力側に
接続する第２の負荷をＺＬ、使用する周波数の角周波数
をω、正規化インピーダンスをＺ0、｜ＺＬ１｜＜１と
なる場合の前記第１のインダクタをＬs１とし、前記初
段のＦＥＴの小信号ＳパラメータをＳij（i,j＝1,2）、
前記後段のＦＥＴのインピーダンスパラメータをＺ'ij
（i,j＝1,2）としたときに、Further, the low-noise amplifier according to the present invention connects the first load ZL1 to the Γ opt * = S 11 to the output side of the first-stage FET, connected to the output side of the subsequent FET ZL, the angular frequency of the frequency to be used is ω, the normalized impedance is Z 0 , and the first inductor when | ZL1 | <1 is Ls1, and the small signal S of the first-stage FET is set to Ls1. Parameters are Sij (i, j = 1,2),
The impedance parameter of the latter FET is Z′ij
(I, j = 1,2),
【００２１】[0021]
【数９】 (Equation 9)
【００２２】を満たす関係に設定された前記段間整合回
路のリアクタンス素子Ｘ２、前記後段のＦＥＴのソース
電極に装荷された第２のインダクタＬs２、及び前記後
段のＦＥＴのドレイン電極に接続された第２の負荷ＺＬ
を備えたものである。The reactance element X2 of the interstage matching circuit set to satisfy the relation, the second inductor Ls2 loaded on the source electrode of the subsequent stage FET, and the second inductor Ls2 connected to the drain electrode of the latter stage FET. 2 load ZL
It is provided with.
【００２３】また、この発明に係る低雑音増幅器は、前
記後段のＦＥＴのソース電極に、前記第２のインダクタ
Ｌs２の代わりに、Also, in the low noise amplifier according to the present invention, instead of the second inductor Ls2,
【００２４】[0024]
【数１０】 (Equation 10)
【００２５】を満たす関係に設定された第３のインダク
タＬs２’と容量素子Ｃs２とからなる並列回路を装荷し
たものである。A parallel circuit comprising a third inductor Ls2 'and a capacitance element Cs2 set to satisfy the relationship is loaded.
【００２６】また、この発明に係る低雑音増幅器は、前
記リアクタンス素子に直列に第１の可変容量素子を接続
するとともに、前記後段のＦＥＴのソース電極に、前記
第２のインダクタの代わりに、第３のインダクタと第２
の可変容量素子とからなる並列回路を装荷したものであ
る。In the low-noise amplifier according to the present invention, a first variable capacitance element is connected in series with the reactance element, and a second electrode is connected to the source electrode of the subsequent FET instead of the second inductor. 3rd inductor and 2nd
And a parallel circuit including the variable capacitance elements.
【００２７】また、この発明に係る低雑音増幅器は、前
記初段のＦＥＴのソース電極に装荷したインダクタ、前
記後段のＦＥＴのソース電極に装荷したインダクタ、及
び前記段間整合回路を構成するリアクタンス素子を分布
定数線路で置き換えたものである。The low-noise amplifier according to the present invention includes an inductor loaded on the source electrode of the first stage FET, an inductor loaded on the source electrode of the second stage FET, and a reactance element constituting the interstage matching circuit. This is replaced with a distributed constant line.
【００２８】また、この発明に係る低雑音増幅器は、前
記初段のＦＥＴ及び前記後段のＦＥＴの少なくとも１つ
をデュアルゲートＦＥＴで置き換えたものである。Further, in the low noise amplifier according to the present invention, at least one of the first stage FET and the second stage FET is replaced with a dual gate FET.
【００２９】また、この発明に係る低雑音増幅器は、前
記初段のＦＥＴ及び前記後段のＦＥＴの少なくとも１つ
をカスコード接続したＦＥＴで置き換えたものである。In the low-noise amplifier according to the present invention, at least one of the first-stage FET and the second-stage FET is replaced with a cascode-connected FET.
【００３０】また、この発明に係る低雑音増幅器は、ソ
ース電極に第１のインダクタを装荷した初段のＦＥＴ、
あるいは前記ソース電極に第１のインダクタを装荷した
初段のＦＥＴの少なくとも１つの電極に損失を含む素子
を付加した回路の小信号ＳパラメータをＳ'ij（i,j＝1,
2）としたときに、The low-noise amplifier according to the present invention comprises a first-stage FET having a source electrode loaded with a first inductor,
Alternatively, a small-signal S parameter of a circuit in which a lossy element is added to at least one electrode of a first-stage FET in which a first inductor is loaded on the source electrode is represented by S′ij (i, j = 1, 2).
2) Then,
【００３１】[0031]
【数１１】 [Equation 11]
【００３２】を満たす関係に設定された前記第１のイン
ダクタＬs１を選び、前記初段のＦＥＴの出力側の負荷
の利得を最大とするインピーダンスに設定したものであ
る。The first inductor Ls1 set so as to satisfy the relation is selected, and the impedance is set so as to maximize the gain of the load on the output side of the first-stage FET.
【００３３】さらに、この発明に係る低雑音増幅器は、
ソース電極に第２のインダクタを装荷した後段のＦＥ
Ｔ、あるいは前記ソース電極に第２のインダクタを装荷
した後段のＦＥＴの少なくとも１つの電極に損失を含む
素子を付加した回路の小信号ＳパラメータをＳ'ij（i,j
＝1,2）としたときに、Further, the low-noise amplifier according to the present invention comprises:
FE after the second inductor is loaded on the source electrode
T or a small-signal S parameter of a circuit in which at least one electrode of a FET after the second inductor is loaded on the source electrode and an element including a loss is added is S′ij (i, j).
= 1, 2)
【００３４】[0034]
【数１２】 (Equation 12)
【００３５】を満たす関係に設定された前記第２のイン
ダクタＬs２を選び、前記後段のＦＥＴの出力側の負荷
の利得を最大とするインピーダンスに設定したものであ
る。The second inductor Ls2 set so as to satisfy the relation is selected, and the impedance is set so as to maximize the gain of the load on the output side of the subsequent FET.
【００３６】[0036]
実施の形態１．この発明の実施の形態１について図１を
参照しながら説明する。図１は、この発明の実施の形態
１に係る２段の低雑音増幅器の構成を示す等価回路図で
ある。なお、各図中、同一符号は同一又は相当部分を示
す。Embodiment 1 FIG. Embodiment 1 of the present invention will be described with reference to FIG. FIG. 1 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 1 of the present invention. In the drawings, the same reference numerals indicate the same or corresponding parts.
【００３７】図１において、１は信号源、２は入力整合
回路、３は初段のＦＥＴ、４は初段のＦＥＴ３のゲート
電極、５は初段のＦＥＴ３のドレイン電極、６は初段の
ＦＥＴ３のソース電極、７はインダクタ、８は段間整合
回路、９はインダクタ（リアクタンス素子）、１０はバ
イパスコンデンサ、１１は後段（２段目）のＦＥＴ、１
２は後段のＦＥＴ１１のゲート電極、１３は後段のＦＥ
Ｔ１１のドレイン電極、１４は後段のＦＥＴ１１のソー
ス電極、１５はインダクタ、１６は出力整合回路、１７
は負荷である。In FIG. 1, 1 is a signal source, 2 is an input matching circuit, 3 is a first stage FET, 4 is a gate electrode of the first stage FET 3, 5 is a drain electrode of the first stage FET 3, and 6 is a source electrode of the first stage FET 3 , 7 are inductors, 8 is an interstage matching circuit, 9 is an inductor (reactance element), 10 is a bypass capacitor, 11 is a rear stage (second stage) FET, 1
2 is the gate electrode of the subsequent FET 11, and 13 is the FE of the latter stage.
T11 is a drain electrode, 14 is a source electrode of the subsequent FET 11, 15 is an inductor, 16 is an output matching circuit, 17
Is the load.
【００３８】すなわち、初段のＦＥＴ３は、ゲート電極
４とドレイン電極５とソース電極６とを備え、ソース電
極６にインダクタ７が装荷されている。また、２段目の
ＦＥＴ１１は、ゲート電極１２とドレイン電極１３とソ
ース電極１４とを備え、ソース電極１４にインダクタ１
５が装荷されている。さらに、初段のＦＥＴ３に直列接
続されたインダクタ９とバイパスコンデンサ１０とで段
間整合回路８が構成されている。That is, the first stage FET 3 has a gate electrode 4, a drain electrode 5 and a source electrode 6, and the source electrode 6 is loaded with an inductor 7. The second-stage FET 11 includes a gate electrode 12, a drain electrode 13, and a source electrode 14.
5 are loaded. Further, an interstage matching circuit 8 is constituted by the inductor 9 and the bypass capacitor 10 connected in series to the first stage FET 3.
【００３９】この実施の形態１は、２段低雑音増幅器に
おいて、ソース電極６にインダクタ７を装荷したＦＥＴ
３に対して、Γopt*＝Ｓ11とするための負荷インピーダ
ンスＺＬ１を求め、この負荷インピーダンスＺＬ１を基
に段間整合回路８を構成するインダクタ９と２段目のＦ
ＥＴ１１に装荷したインダクタ１５の値を設定するもの
である。The first embodiment is a two-stage low-noise amplifier in which the source electrode 6 is loaded with the inductor 7.
Against 3, Γ opt * = the calculated load impedance ZL1 to the S 11, the inductor 9 constituting the inter-stage matching circuit 8 on the basis of the load impedance ZL1 and the second stage F
The value of the inductor 15 loaded on the ET 11 is set.
【００４０】段間整合回路８のリアクタンス素子Ｘ１
（インダクタ９）の値と、２段目のＦＥＴ１１のソース
電極１４に装荷されたインダクタＬs２（インダクタ１
５）の値とを、以下に説明する手法により設定する。Reactance element X1 of interstage matching circuit 8
(Inductor 9) and the inductor Ls2 (inductor 1) loaded on the source electrode 14 of the second stage FET 11.
The value of 5) is set by the method described below.
【００４１】まず、ソース電極６にインダクタ７（Ｌs
１）を装荷した初段のＦＥＴ３に対して、Γopt*＝Ｓ11
とするための負荷インピーダンスＺＬ１を求める。First, the inductor 7 (Ls
For the first-stage FET 3 loaded with 1), Γ opt * = S 11
The load impedance ZL1 is calculated as follows.
【００４２】ソース電極６にインダクタＬs１を装荷し
たＦＥＴ３の小信号ＳパラメータをＳij（i,j＝1,2）と
すると、ＦＥＴ３の入力の反射Γinは、ＦＥＴ３の出力
の反射をΓＬとすると次の式（１）で与えられる。 ・・・式（１）Assuming that the small signal S parameter of the FET 3 in which the inductor Ls1 is loaded on the source electrode 6 is Sij (i, j = 1,2), the reflection Γin of the input of the FET 3 is given by Is given by equation (1). ... Equation (1)
【００４３】[0043]
【数１３】 (Equation 13)
【００４４】上記式（１）において、Γin＝Γopt*とお
いて求めたΓＬをＺＬ１とすると次の式（２）より負荷
インピーダンスＺＬ１が求まる。 ・・・式（２）In the above equation (1), if ΓL obtained under 求 め in = Γ opt * is ZL1, the load impedance ZL1 is obtained from the following equation (2). ... Equation (2)
【００４５】[0045]
【数１４】 [Equation 14]
【００４６】次に、インダクタ９とバイパスコンデンサ
１０とで構成された段間整合回路８と、ソース電極１４
にインダクタＬs２（インダクタ１５）を装荷した２段
目のＦＥＴ１１とからなる回路Ｅの段間整合回路側から
みた入力インピーダンスＺin（ｍ）を求める。この入力
インピーダンスＺin（ｍ）は、次の式（３）で表され
る。なお、ＺＬはここでは出力整合回路１６と負荷１７
とからなる負荷インピーダンスである。 ・・・式（３）Next, an interstage matching circuit 8 composed of an inductor 9 and a bypass capacitor 10 and a source electrode 14
The input impedance Zin (m) of the circuit E including the second stage FET 11 loaded with the inductor Ls2 (inductor 15) as viewed from the interstage matching circuit side is obtained. This input impedance Zin (m) is expressed by the following equation (3). Here, ZL is the output matching circuit 16 and the load 17
And a load impedance consisting of ... Equation (3)
【００４７】[0047]
【数１５】 (Equation 15)
【００４８】上記式（３）中のＡ、Ｂ、Ｃ、Ｄは上記回
路Ｅを表すＦマトリクスの要素である。ここで、上記回
路ＥのＦマトリクスを次の式（４）で表す。 ・・・式（４）A, B, C and D in the above equation (3) are elements of the F matrix representing the circuit E. Here, the F matrix of the circuit E is represented by the following equation (4). ... Equation (4)
【００４９】[0049]
【数１６】 (Equation 16)
【００５０】上記式（４）中のＦ1は直列接続のリアク
タンス素子Ｘ１（インダクタ９）を表すＦマトリクス、
Ｆ2はソース電極１４にインダクタＬs２（インダクタ１
５）を装荷した２段目のＦＥＴ１１を表すＦマトリクス
とする。F 1 in the above equation (4) is an F matrix representing the reactance element X1 (inductor 9) connected in series;
F 2 inductor Ls2 and the source electrode 14 (inductor 1
5) is an F matrix representing the second-stage FET 11 loaded.
【００５１】上記のＦ2に関しては、次の式（５）に示
すＺマトリクスを、所定の公式から後で示す式（６）に
示すＦマトリクスに変換する。 ・・・式（５）As for the above F 2 , the Z matrix shown in the following equation (5) is converted from a predetermined formula into the F matrix shown in the following equation (6). ... Equation (5)
【００５２】[0052]
【数１７】 [Equation 17]
【００５３】ここで、Ｚfetは２段目のＦＥＴ１１を表
すＺマトリクス、ＺlsはインダクタＬs２を表すＺマト
リクスとする。Ｆ2は次の式（６）で表される。 ・・・式（６）Here, Z fet is a Z matrix representing the second stage FET 11 , and Z ls is a Z matrix representing the inductor Ls2. F 2 is represented by the following equation (6). ... Equation (6)
【００５４】[0054]
【数１８】 (Equation 18)
【００５５】上記式（４）のＦ1と、上記式（６）のＦ2
とより、上記回路ＥのＦマトリクスは次の式（７）で表
される。 ・・・式（７）F 1 in the above equation (4) and F 2 in the above equation (6)
Thus, the F matrix of the circuit E is represented by the following equation (7). ... Equation (7)
【００５６】[0056]
【数１９】 [Equation 19]
【００５７】従って、上記式（３）及び式（７）より、
入力インピーダンスＺin（ｍ）は、次の式（８）で表さ
れる。つまり、式（７）からＦマトリスクの各要素Ａ、
Ｂ、Ｃ、Ｄを求め、それらを式（３）へ代入する。 ・・・式（８）Therefore, from the above equations (3) and (7),
The input impedance Zin (m) is represented by the following equation (8). That is, from equation (7), each element A of the F matrices,
B, C, and D are obtained, and they are substituted into Expression (3). ... Equation (8)
【００５８】[0058]
【数２０】 (Equation 20)
【００５９】次に、上記式（２）は反射を表しているの
でインピーダンスに変換して上記の式（８）と等しいと
おくと、次の式（９）で表されるＸ１とＬs２との関係
が求まる。例えば、インダクタＬs２と負荷インピーダ
ンスＺＬを決めると、リアクタンス素子の値Ｘ１が一意
に求まる。 ・・・式（９）Next, since the above equation (2) expresses reflection, it is converted to impedance and equal to the above equation (8). If X1 and Ls2 expressed by the following equation (9) are obtained, The relationship is determined. For example, when the inductor Ls2 and the load impedance ZL are determined, the value X1 of the reactance element is uniquely determined. ... Equation (9)
【００６０】[0060]
【数２１】 (Equation 21)
【００６１】なお、段間整合回路８を構成するバイパス
コンデンサ１０は整合に影響しない値を選ぶので省略し
ている。The bypass capacitor 10 constituting the interstage matching circuit 8 is omitted because it has a value that does not affect the matching.
【００６２】この実施の形態１は、段間整合回路８を直
列接続のリアクタンス素子Ｘ１とバイパスコンデンサ１
０とで構成し、初段のＦＥＴ３の出力側にΓopt*＝Ｓ11
とするための負荷ＺＬ１を接続し、後段のＦＥＴ１１の
出力側に接続する負荷をＺＬ、使用する周波数の角周波
数をω、正規化インピーダンスをＺ0とし、｜ＺＬ１｜
＜１となる場合のインダクタ７をＬs１とし、初段のＦ
ＥＴ３の小信号ＳパラメータをＳij（i,j＝1,2）、後段
のＦＥＴ１１のインピーダンスパラメータをＺ'ij（i,j
＝1,2）としたときに、次の式（１０）を満たす関係に
設定された直列接続のリアクタンス素子Ｘ１と、後段の
ＦＥＴ１１のソース電極１４に装荷されたインダクタＬ
s２と、ＦＥＴ１１の出力側に接続する負荷ＺＬとを備
えたものである。 ・・・式（１０）In the first embodiment, an interstage matching circuit 8 is connected in series with a reactance element X1 and a bypass capacitor 1 connected in series.
0 and Γ opt * = S 11 on the output side of the first stage FET 3
Connect the load ZL1 to a, ZL the load connected to the output side of the subsequent FET 11, the angular frequency of the frequency used omega, the normalized impedance and Z 0, | ZL1 |
<1 When the inductor 7 is Ls1, the first stage F
The small signal S parameter of ET3 is Sij (i, j = 1, 2), and the impedance parameter of the subsequent FET 11 is Z'ij (i, j).
= 1, 2), a series-connected reactance element X1 set to satisfy the following equation (10) and an inductor L loaded on the source electrode 14 of the FET 11 at the subsequent stage.
s2 and a load ZL connected to the output side of the FET 11. ... Equation (10)
【００６３】[0063]
【数２２】 (Equation 22)
【００６４】また、この実施の形態１では、ソース電極
１４にインダクタ１５（Ｌs２）を装荷したＦＥＴ１１
において、安定係数Ｋ＞１、かつ｜Ｓ'11Ｓ'22−Ｓ'12
Ｓ'21｜＜１となる場合のＬs２を選び、後段のＦＥＴ１
１の出力側の負荷の利得を最大とするインピーダンスに
設定したものである。In the first embodiment, the FET 11 having the source electrode 14 loaded with the inductor 15 (Ls2)
, The stability coefficient K> 1 and | S ′ 11 S ′ 22 −S ′ 12
S '21 | Select the Ls2 in the case of a <1, downstream of the FET1
1 is set to an impedance that maximizes the gain of the load on the output side.
【００６５】さらに、この実施の形態１では、ソース電
極にインダクタを装荷したＦＥＴを２つ以上採用して多
段低雑音増幅器を構成し、段間整合回路を直列接続のリ
アクタンス素子とバイパスコンデンサのみで構成したも
のである。Further, in the first embodiment, a multistage low-noise amplifier is constituted by employing two or more FETs each having a source electrode loaded with an inductor, and an interstage matching circuit is constituted only by a reactance element and a bypass capacitor connected in series. It is composed.
【００６６】この実施の形態１によれば、初段のＦＥＴ
３の出力側はΓopt*＝Ｓ11とするための負荷に整合した
雑音整合、利得整合あるいは出力が最大となるインピー
ダンスに整合させることができるので、動作が安定な低
雑音増幅器や、高利得あるいは高出力の低雑音増幅器が
構成できる。According to the first embodiment, the first-stage FET
The output side of No. 3 can be matched to a load-matched noise matching, a gain matching, or an impedance that maximizes the output so that Γ opt * = S 11. Alternatively, a high-output low-noise amplifier can be configured.
【００６７】さらに、この実施の形態１によれば、低雑
音増幅器を構成する段間整合回路８を直列接続のリアク
タンス素子（インダクタ９）１つとバイパスコンデンサ
１０の２素子みで構成しているので、段間整合回路８の
小型化、低損失化を図ることができる。Furthermore, according to the first embodiment, the inter-stage matching circuit 8 constituting the low noise amplifier is constituted by only one series-connected reactance element (inductor 9) and the bypass capacitor 10. The size and loss of the interstage matching circuit 8 can be reduced.
【００６８】なお、ソース電極６にインダクタ７を装荷
した初段のＦＥＴ３に対して、任意の負荷インピーダン
スＺＬ１に関し、段間整合回路８を構成するインダクタ
９と後段のＦＥＴ１１に装荷したインダクタ１５の値を
設定してもよい。For the first-stage FET 3 having the source electrode 6 loaded with the inductor 7, the value of the inductor 9 forming the interstage matching circuit 8 and the value of the inductor 15 loaded in the subsequent-stage FET 11 are determined with respect to an arbitrary load impedance ZL 1. May be set.
【００６９】つまり、Γopt*＝Ｓ11とするための負荷Ｚ
Ｌ１以外の任意の負荷ＺＬ１に対して、段間整合回路８
のリアクタンス素子Ｘ１の値、及びＦＥＴ１１のソース
電極１４に装荷されたインダクタ１５の値を設定したも
ので、上記式（２）の右辺を任意の値にすればよい。That is, the load Z for setting Γ opt * = S 11
For any load ZL1 other than L1, an interstage matching circuit 8
The value of the reactance element X1 and the value of the inductor 15 loaded on the source electrode 14 of the FET 11 are set, and the right side of the above equation (2) may be set to an arbitrary value.
【００７０】すなわち、ソース電極６にインダクタ７
（Ｌs１）を装荷したＦＥＴ３を初段とし、後段を同じ
くソース電極１４にインダクタ１５（Ｌs２）を装荷し
たＦＥＴ１１とし、段間整合回路８をインダクタ９（リ
アクタンス素子Ｘ１）とバイパスコンデンサ１０とで構
成した低雑音増幅器において、初段のＦＥＴ３の出力側
に対する任意の負荷ＺＬ１に対して共約整合をさせるた
めに、段間整合回路８のリアクタンス素子Ｘ１の値と、
後段のＦＥＴ１１のソース電極１４に装荷されたインダ
クタＬs２の値と、ＦＥＴ１１の出力側に接続する負荷
ＺＬを設定してもよい。That is, the inductor 7 is connected to the source electrode 6.
FET3 loaded with (Ls1) is the first stage, the subsequent stage is FET11 also loaded with the inductor 15 (Ls2) on the source electrode 14, and the interstage matching circuit 8 is composed of the inductor 9 (reactance element X1) and the bypass capacitor 10. In the low-noise amplifier, the value of the reactance element X1 of the inter-stage matching circuit 8 is set so as to perform commensurate matching with an arbitrary load ZL1 on the output side of the first-stage FET 3;
The value of the inductor Ls2 loaded on the source electrode 14 of the subsequent FET 11 and the load ZL connected to the output side of the FET 11 may be set.
【００７１】実施の形態２．この発明の実施の形態２に
ついて図２を参照しながら説明する。図２は、この発明
の実施の形態２に係る２段の低雑音増幅器の構成を示す
等価回路図である。Embodiment 2 Embodiment 2 of the present invention will be described with reference to FIG. FIG. 2 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 2 of the present invention.
【００７２】図２において、信号源１〜ソース電極１
４、出力整合回路１６、及び負荷１７は図１と同様であ
るので説明を省略する。In FIG. 2, signal source 1 to source electrode 1
4, the output matching circuit 16 and the load 17 are the same as those in FIG.
【００７３】同図に示すように、この実施の形態２で
は、後段のＦＥＴ１１のソース電極１４にインダクタ１
５Ａとキャパシタ（容量素子）１８からなる並列回路を
装荷したものである。As shown in the figure, in the second embodiment, the inductor 1 is connected to the source electrode 14 of the subsequent FET 11.
This is a circuit in which a parallel circuit including 5A and a capacitor (capacitance element) 18 is loaded.
【００７４】この実施の形態２は、ＦＥＴ１１のソース
電極１４に次の式（１１）を満たす関係に設定されたイ
ンダクタＬs２’とキャパシタＣs２の並列回路を装荷し
たものである。この式（１１）は、上記並列回路と、上
記図１のインダクタ１５とが等しいとおいて求めたもの
である。上記式（１０）中のｊωＬs２をｊωＬs２’に
置き換えてリアクタンス素子Ｘ１等を求めればよい。 ・・・式（１１）In the second embodiment, a parallel circuit of an inductor Ls2 'and a capacitor Cs2 set to satisfy the following equation (11) is loaded on the source electrode 14 of the FET 11. Equation (11) is obtained by assuming that the parallel circuit is equal to the inductor 15 of FIG. The reactance element X1 and the like may be obtained by replacing jωLs2 in the above equation (10) with jωLs2 ′. ... Expression (11)
【００７５】[0075]
【数２３】 (Equation 23)
【００７６】この実施の形態２によれば、後段のＦＥＴ
１１のソース電極１４に装荷されたインダクタ１５Ａに
並列にキャパシタ１８を装荷したので、インダクタのみ
装荷した場合より小さい値のインダクタで同じリアクタ
ンス値を実現できる。According to the second embodiment, the FET at the subsequent stage
Since the capacitor 18 is loaded in parallel with the inductor 15A loaded on the eleven source electrodes 14, the same reactance value can be realized with an inductor having a smaller value when only the inductor is loaded.
【００７７】すなわち、この実施の形態２によれば、後
段のＦＥＴ１１のソース電極１４に装荷されたインダク
タ１５Ａに並列にキャパシタ１８を装荷したので、イン
ダクタのみ装荷した場合より小さい値のインダクタで同
じリアクタンス値を実現できるのでインダクタの小型化
ができる。That is, according to the second embodiment, since the capacitor 18 is loaded in parallel with the inductor 15A loaded on the source electrode 14 of the FET 11 at the subsequent stage, the same reactance can be obtained with an inductor having a smaller value when only the inductor is loaded. Since the value can be realized, the size of the inductor can be reduced.
【００７８】実施の形態３．この発明の実施の形態３に
ついて図３を参照しながら説明する。図３は、この発明
の実施の形態３に係る２段の低雑音増幅器の構成を示す
等価回路図である。Embodiment 3 Third Embodiment A third embodiment of the present invention will be described with reference to FIG. FIG. 3 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 3 of the present invention.
【００７９】図３において、信号源１〜インダクタ７、
インダクタ９〜ソース電極１４、出力整合回路１６、及
び負荷１７は図１と同様であるので説明を省略する。In FIG. 3, signal sources 1 to inductors 7,
Since the inductor 9 to the source electrode 14, the output matching circuit 16, and the load 17 are the same as those in FIG.
【００８０】同図に示すように、この実施の形態３で
は、段間整合回路８Ａを構成するインダクタ９に直列に
可変容量素子１９を接続するとともに、後段のＦＥＴ１
１のソース電極１４にインダクタ１５Ａと可変容量素子
１８Ａとからなる並列回路を装荷したものである。As shown in the figure, in the third embodiment, a variable capacitance element 19 is connected in series to an inductor 9 constituting an interstage matching circuit 8A, and a FET 1
One source electrode 14 is loaded with a parallel circuit including an inductor 15A and a variable capacitance element 18A.
【００８１】この実施の形態３は、段間整合回路８Ａの
直列接続のリアクタンス素子Ｘ１（インダクタ９）に、
直列に可変容量素子１９を接続し、さらにＦＥＴ１１の
ソース電極１４に装荷したキャパシタを可変容量素子１
８Ａで置き換えたものである。In the third embodiment, the series-connected reactance element X1 (inductor 9) of the interstage matching circuit 8A includes:
A variable capacitance element 19 is connected in series, and a capacitor loaded on the source electrode 14 of the FET 11 is connected to the variable capacitance element 1.
8A.
【００８２】この実施の形態３によれば、初段のＦＥＴ
３の出力側の整合状態を可変できる。According to the third embodiment, the first-stage FET
3 can change the matching state on the output side.
【００８３】すなわち、この実施の形態３によれば、初
段のＦＥＴ３の出力側の整合を可変できるので、ＦＥＴ
の製造時の特性バラツキによるインピーダンスの不整合
による低雑音増幅器の特性劣化を防ぐことができる。ま
た、ＦＥＴ３の出力側の整合を利得整合側に変化させる
こともできる。That is, according to the third embodiment, the matching on the output side of the first-stage FET 3 can be varied.
Of the low-noise amplifier due to impedance mismatch due to characteristic variations at the time of manufacturing. Further, the matching on the output side of the FET 3 can be changed to the gain matching side.
【００８４】実施の形態４．この発明の実施の形態４に
ついて図４及び図５を参照しながら説明する。図４は、
この発明の実施の形態４に係る２段の低雑音増幅器の構
成を示す等価回路図である。また、図５は、この発明の
実施の形態４に係る低雑音増幅器の周波数特性を示す図
である。Embodiment 4 Fourth Embodiment A fourth embodiment of the present invention will be described with reference to FIGS. FIG.
FIG. 13 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 4 of the present invention. FIG. 5 is a diagram showing frequency characteristics of the low-noise amplifier according to Embodiment 4 of the present invention.
【００８５】図４において、信号源１〜インダクタ７、
バイパスコンデンサ１０〜負荷１７は図１と同様である
ので説明を省略する。In FIG. 4, signal sources 1 to inductors 7,
The bypass capacitor 10 to the load 17 are the same as those in FIG.
【００８６】同図に示すように、この実施の形態４で
は、入力整合回路２を直列接続のキャパシタ２０と並列
接続のインダクタ２１とで構成し、また、段間整合回路
８Ｂを並列接続のインダクタ９Ａと直列接続のバイパス
コンデンサ１０とで構成し、さらに、出力整合回路１６
を並列接続のインダクタ２２と直列接続のキャパシタ２
３とで構成したものである。As shown in the figure, in the fourth embodiment, the input matching circuit 2 is composed of a capacitor 20 connected in series and an inductor 21 connected in parallel, and the interstage matching circuit 8B is connected to an inductor connected in parallel. 9A and a bypass capacitor 10 connected in series.
Is connected to the inductor 22 connected in parallel and the capacitor 2 connected in series.
3.
【００８７】この実施の形態４に係る２段低雑音増幅器
は、２．５ＧＨｚを設計中心周波数として設計したもの
で、ＦＥＴは１、２段ともにゲート幅３００μｍのＧａ
ＡｓＦＥＴを採用しており、また、各ＦＥＴ３、１１の
ソース電極６、１４に装荷したインダクタ７、インダク
タ１５はともに２ｎＨである。The two-stage low-noise amplifier according to the fourth embodiment is designed with a design center frequency of 2.5 GHz.
An AsFET is used, and the inductors 7 and 15 loaded on the source electrodes 6 and 14 of the FETs 3 and 11 are both 2 nH.
【００８８】また、各整合回路の回路定数は次のとおり
である。入力整合回路２では直列接続のキャパシタ２０
は１．３ｐＦ、並列接続のインダクタ２１は３．９ｎＨ
である。段間整合回路８Ｂでは並列接続のインダクタ９
Ａは１３ｎＨ、直列接続のバイパスコンデンサ１０は１
０ｐＦである。出力整合回路１６では並列接続のインダ
クタ２２は４．９ｎＨ、直列接続のキャパシタ２３は１
ｐＦである。The circuit constants of each matching circuit are as follows. In the input matching circuit 2, the capacitor 20 connected in series
Is 1.3 pF, and the inductor 21 connected in parallel is 3.9 nH
It is. In the interstage matching circuit 8B, the inductor 9 connected in parallel is connected.
A is 13 nH, and the bypass capacitor 10 connected in series is 1
0 pF. In the output matching circuit 16, the inductor 22 connected in parallel is 4.9 nH, and the capacitor 23 connected in series is 1
pF.
【００８９】図５は、２段低雑音増幅器の周波数特性の
計算結果を示す。同図に示すように、設計中心周波数
２．５ＧＨｚにおいて、入力反射係数Ｓ11が−２０ｄＢ
以上で最小雑音指数と雑音指数とがほぼ一致しているこ
とより、入力側においてΓopt*＝Ｓ11に対する整合がと
れていることがわかる。FIG. 5 shows a calculation result of the frequency characteristic of the two-stage low noise amplifier. As shown in the figure, at a design center frequency of 2.5 GHz, the input reflection coefficient S 11 is −20 dB.
From the above, it can be seen that the minimum noise figure and the noise figure are almost the same, and that に 対するopt * = S 11 is matched on the input side.
【００９０】この実施の形態４では、段間整合回路８Ｂ
を並列接続のリアクタンス素子Ｘ２（インダクタ９Ａ）
とバイパスコンデンサ１０のみで構成したものである。In the fourth embodiment, the interstage matching circuit 8B
Element X2 (inductor 9A) connected in parallel
And the bypass capacitor 10 alone.
【００９１】すなわち、この実施の形態４によれば、低
雑音増幅器を構成する段間整合回路８Ｂを並列接続のリ
アクタンス素子Ｘ２（インダクタ９Ａ）１つとバイパス
コンデンサ１０の２素子みで構成できる。この場合の並
列接続のリアクタンス素子Ｘ２とＦＥＴ１１のソース電
極１４に装荷されたインダクタＬs２との関係は上記実
施の形態１の場合と同様に計算すると次の式（１２）の
ようになる。・・・式（１２）That is, according to the fourth embodiment, the interstage matching circuit 8B constituting the low-noise amplifier can be composed of only one reactance element X2 (inductor 9A) connected in parallel and the bypass capacitor 10. In this case, the relationship between the reactance element X2 connected in parallel and the inductor Ls2 loaded on the source electrode 14 of the FET 11 is calculated in the same manner as in the first embodiment, as shown in the following equation (12). ... Equation (12)
【００９２】[0092]
【数２４】 (Equation 24)
【００９３】実施の形態５．この発明の実施の形態５に
ついて図６を参照しながら説明する。図６は、この発明
の実施の形態５に係る２段の低雑音増幅器の構成を示す
等価回路図である。Embodiment 5 Embodiment 5 of the present invention will be described with reference to FIG. FIG. 6 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 5 of the present invention.
【００９４】図６において、信号源１〜インダクタ７、
バイパスコンデンサ１０〜ソース電極１４、出力整合回
路１６及び負荷１７は図１と同様であるので説明を省略
する。In FIG. 6, a signal source 1 to an inductor 7,
The bypass capacitor 10 to the source electrode 14, the output matching circuit 16, and the load 17 are the same as those in FIG.
【００９５】同図に示すように、この実施の形態５で
は、後段のＦＥＴ１１のソース電極１４にインダクタ１
５Ａとキャパシタ（容量素子）１８からなる並列回路を
装荷したものである。As shown in the figure, in the fifth embodiment, the inductor 1 is connected to the source electrode 14 of the FET 11 at the subsequent stage.
This is a circuit in which a parallel circuit including 5A and a capacitor (capacitance element) 18 is loaded.
【００９６】この実施の形態５は、ＦＥＴ１１のソース
電極１４に上記の式（１１）を満たす関係に設定された
インダクタＬs２’とキャパシタＣs２の並列回路を装荷
したものである。In the fifth embodiment, a parallel circuit of an inductor Ls2 'and a capacitor Cs2 set to satisfy the above equation (11) is loaded on the source electrode 14 of the FET 11.
【００９７】この実施の形態５によれば、後段のＦＥＴ
１１のソース電極１４に装荷されたインダクタ１５Ａに
並列にキャパシタ１８を装荷したので、インダクタのみ
装荷した場合より小さい値のインダクタで同じリアクタ
ンス値を実現できる。According to the fifth embodiment, the subsequent-stage FET
Since the capacitor 18 is loaded in parallel with the inductor 15A loaded on the eleven source electrodes 14, the same reactance value can be realized with an inductor having a smaller value when only the inductor is loaded.
【００９８】すなわち、この実施の形態５によれば、後
段のＦＥＴ１１のソース電極１４に装荷されたインダク
タ１５Ａに並列にキャパシタ１８を装荷したので、イン
ダクタのみ装荷した場合より小さい値のインダクタで同
じリアクタンス値を実現できるのでインダクタの小型化
ができる。That is, according to the fifth embodiment, since the capacitor 18 is loaded in parallel with the inductor 15A loaded on the source electrode 14 of the subsequent FET 11, the same reactance can be obtained with an inductor having a smaller value when only the inductor is loaded. Since the value can be realized, the size of the inductor can be reduced.
【００９９】実施の形態６．この発明の実施の形態６に
ついて図７を参照しながら説明する。図７は、この発明
の実施の形態６に係る２段の低雑音増幅器の構成を示す
等価回路図である。Embodiment 6 FIG. Embodiment 6 of the present invention will be described with reference to FIG. FIG. 7 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 6 of the present invention.
【０１００】図７において、信号源１〜インダクタ７、
バイパスコンデンサ１０〜ソース電極１４、出力整合回
路１６及び負荷１７は図１と同様であるので説明を省略
する。In FIG. 7, signal sources 1 to inductors 7,
The bypass capacitor 10 to the source electrode 14, the output matching circuit 16, and the load 17 are the same as those in FIG.
【０１０１】同図に示すように、この実施の形態６で
は、段間整合回路８Ｃを構成するインダクタ９Ａに直列
に可変容量素子１９Ａを接続した回路をＦＥＴ３のドレ
イン電極５に並列に接続するとともに、後段のＦＥＴ１
１のソース電極１４にインダクタ１５Ａと可変容量素子
１８Ａとからなる並列回路を装荷したものである。As shown in the figure, in the sixth embodiment, a circuit in which a variable capacitance element 19A is connected in series to an inductor 9A constituting an interstage matching circuit 8C is connected in parallel to the drain electrode 5 of the FET 3. , Subsequent stage FET1
One source electrode 14 is loaded with a parallel circuit including an inductor 15A and a variable capacitance element 18A.
【０１０２】この実施の形態６は、段間整合回路８Ｃの
並列接続のリアクタンス素子Ｘ２に直列に可変容量素子
１９Ａを接続し、さらにＦＥＴ１１のソース電極１４に
装荷したキャパシタを可変容量素子１８Ａで置き換えた
ものである。In the sixth embodiment, the variable capacitance element 19A is connected in series to the parallel-connected reactance element X2 of the interstage matching circuit 8C, and the capacitor mounted on the source electrode 14 of the FET 11 is replaced with the variable capacitance element 18A. It is a thing.
【０１０３】この実施の形態６では、段間整合回路を構
成する並列接続のリアクタンス素子を可変容量素子３０
を含んだリアクタンス素子とし、２段目のＦＥＴ１０の
ソース電極１３に装荷したキャパシタを可変容量素子３
２にしたものである。In the sixth embodiment, the parallel-connected reactance elements constituting the interstage matching circuit are
And a capacitor loaded on the source electrode 13 of the second-stage FET 10 is connected to the variable capacitance element 3.
2
【０１０４】この実施の形態６によれば、初段のＦＥＴ
３の出力側の整合状態を可変できる。According to the sixth embodiment, the first-stage FET
3 can change the matching state on the output side.
【０１０５】すなわち、この実施の形態６によれば、初
段のＦＥＴ３の出力側の整合を可変できるので、ＦＥＴ
の製造時の特性バラツキによるインピーダンスの不整合
による低雑音増幅器の特性劣化を防ぐことができる。ま
た、ＦＥＴ３の出力側の整合を利得整合側に変化させる
こともできる。That is, according to the sixth embodiment, the matching on the output side of the first-stage FET 3 can be varied.
Of the low-noise amplifier due to impedance mismatch due to characteristic variations at the time of manufacturing. Further, the matching on the output side of the FET 3 can be changed to the gain matching side.
【０１０６】実施の形態７．この発明の実施の形態７に
ついて図８及び図９を参照しながら説明する。図８は、
この発明の実施の形態７に係る２段の低雑音増幅器の構
成を示す等価回路図である。また、図９は、この発明の
実施の形態７に係る低雑音増幅器の周波数特性を示す図
である。Embodiment 7 FIG. Embodiment 7 of the present invention will be described with reference to FIGS. FIG.
FIG. 17 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 7 of the present invention. FIG. 9 is a diagram showing frequency characteristics of the low-noise amplifier according to Embodiment 7 of the present invention.
【０１０７】図８において、信号源１、ＦＥＴ３〜ソー
ス電極６、バイパスコンデンサ１０〜ソース電極１４、
及び負荷１７は図１と同様であり、キャパシタ１８は図
２と同様であるので説明を省略する。In FIG. 8, a signal source 1, an FET 3 to a source electrode 6, a bypass capacitor 10 to a source electrode 14,
The load 17 is the same as in FIG. 1, and the capacitor 18 is the same as in FIG.
【０１０８】同図に示すように、この実施の形態７で
は、入力整合回路２Ａをショートスタブ２４とマイクロ
ストリップ線路２５とで構成し、また、段間整合回路８
Ｄをショートスタブ２６とバイパスコンデンサ１０とで
構成し、さらに、出力整合回路１６Ａをマイクロストリ
ップ線路２７とショートスタブ２８とで構成したもので
ある。また、初段のＦＥＴ３のソース電極６にショート
スタブ７Ａを接続し、後段のＦＥＴ１１のソース電極１
４にショートスタブ１５Ｂとキャパシタ１８とからなる
並列回路を接続したものである。As shown in the figure, in the seventh embodiment, the input matching circuit 2A is constituted by a short stub 24 and a microstrip line 25, and the interstage matching circuit 8
D is composed of a short stub 26 and a bypass capacitor 10, and the output matching circuit 16A is composed of a microstrip line 27 and a short stub 28. Further, a short stub 7A is connected to the source electrode 6 of the first-stage FET 3 and the source electrode 1 of the second-stage FET 11 is connected.
4, a parallel circuit comprising a short stub 15B and a capacitor 18 is connected.
【０１０９】この実施の形態７に係る２段低雑音増幅器
は、２８．５ＧＨｚを設計中心周波数として設計したも
ので、基板厚１００μｍのＧａＡｓ基板に形成するもの
とした。そして、ＦＥＴは１、２段ともにゲート幅１２
０μｍのＨＥＭＴとし、ＦＥＴ３のソース電極６に装荷
したショートスタブ７Ａは０．１５ｎＨ、ＦＥＴ１１の
ソース電極１４に装荷したショートスタブ１５Ｂは０．
０３ｎＨ、キャパシタ１８は０．１ｐＦとした。The two-stage low noise amplifier according to the seventh embodiment is designed with a design center frequency of 28.5 GHz, and is formed on a GaAs substrate having a substrate thickness of 100 μm. The FET has a gate width of 12 for both the first and second stages.
The short stub 7A loaded on the source electrode 6 of the FET 3 was 0.15 nH, and the short stub 15B loaded on the source electrode 14 of the FET 11 was 0.1 μm.
03 nH, and the capacitor 18 was 0.1 pF.
【０１１０】各整合回路に使用した分布定数線路はすべ
て特性インピーダンスが５０Ωとなる線路幅７０μｍと
している。また、回路定数は次のとおりである。入力整
合回路２Ａではショートスタブ２４の線路長は５００μ
ｍ、マイクロストリップ線路２５の線路長は２７０μｍ
である。段間整合回路８Ｄではショートスタブ２６の線
路長は４３０μｍ、バイパスコンデンサ１０の容量は１
０ｐＦである。出力整合回路１６Ａではマイクロストリ
ップ線路２７の線路長は１５０μｍ、ショートスタブ２
８の線路長は４５０μｍである。The distributed constant lines used in each matching circuit are all set to a line width of 70 μm at which the characteristic impedance becomes 50Ω. The circuit constants are as follows. In the input matching circuit 2A, the line length of the short stub 24 is 500 μm.
m, the line length of the microstrip line 25 is 270 μm
It is. In the interstage matching circuit 8D, the line length of the short stub 26 is 430 μm, and the capacity of the bypass capacitor 10 is 1
0 pF. In the output matching circuit 16A, the line length of the microstrip line 27 is 150 μm, and the short stub 2
The line length of No. 8 is 450 μm.
【０１１１】図９は、この実施の形態７に係る２段低雑
音増幅器の周波数特性の計算結果を示す。設計中心周波
数２８．５ＧＨｚにおいて、入力反射係数Ｓ11が−２０
ｄＢ以上で最小雑音指数と雑音指数とがほぼ一致してい
ることより、入力側においてΓopt*＝Ｓ11に対する整合
がとれていることがわかる。FIG. 9 shows calculation results of frequency characteristics of the two-stage low noise amplifier according to the seventh embodiment. At a design center frequency of 28.5 GHz, the input reflection coefficient S 11 is −20.
From the fact that the minimum noise figure and the noise figure almost match at dB or more, it can be seen that the input side is matched with Γ opt * = S 11 .
【０１１２】この実施の形態７では、ＦＥＴに装荷した
インダクタ、及び段間整合回路を構成するリアクタンス
素子を分布定数線路としたもので、図１等に示す他の実
施の形態にも適用できる。In the seventh embodiment, the inductor loaded in the FET and the reactance element forming the interstage matching circuit are distributed constant lines, and can be applied to the other embodiments shown in FIG. 1 and the like.
【０１１３】つまり、この実施の形態７は、ＦＥＴ３、
１１に装荷するインダクタＬs１、Ｌs２、Ｌs２’及び
段間整合回路を構成するリアクタンス素子Ｘ１、Ｘ２を
分布定数線路で置き換えたものである。That is, in the seventh embodiment, the FET 3
11, the inductors Ls1, Ls2, Ls2 'and the reactance elements X1, X2 constituting the interstage matching circuit are replaced with distributed constant lines.
【０１１４】この実施の形態７によれば、各整合回路を
分布定数線路で構成するのでマイクロ波帯だけでなくミ
リ波帯でも低損失なインピーダンス整合回路として構成
できる。According to the seventh embodiment, since each matching circuit is constituted by a distributed constant line, it can be constituted as a low-loss impedance matching circuit not only in the microwave band but also in the millimeter wave band.
【０１１５】すなわち、この実施の形態７によれば、各
整合回路を分布定数線路で構成するのでマイクロ波帯だ
けでなくミリ波帯でも動作する低雑音増幅器が構成でき
る。That is, according to the seventh embodiment, since each matching circuit is constituted by a distributed constant line, a low noise amplifier which operates not only in the microwave band but also in the millimeter wave band can be constituted.
【０１１６】実施の形態８．この発明の実施の形態８に
ついて説明する。この実施の形態８は、図１等で示した
他の実施の形態のＦＥＴの代わりに、ゲート電極を２つ
もったＧａＡｓＦＥＴのようなデュアルゲートのものを
用いたものである。Embodiment 8 FIG. An eighth embodiment of the present invention will be described. In the eighth embodiment, a dual-gate device such as a GaAs FET having two gate electrodes is used instead of the FETs of the other embodiments shown in FIG. 1 and the like.
【０１１７】この実施の形態８は、ＦＥＴ３、１１の少
なくとも１つをデュアルゲートＦＥＴで置き換えたもの
である。In the eighth embodiment, at least one of the FETs 3 and 11 is replaced with a dual gate FET.
【０１１８】すなわち、この実施の形態８では、各段を
構成するＦＥＴの少なくとも１つをデュアルゲートＦＥ
Ｔで構成したものである。That is, in the eighth embodiment, at least one of the FETs constituting each stage is connected to the dual gate FE.
T.
【０１１９】この実施の形態８によれば、シングルゲー
トＦＥＴに対して利得の高いデュアルゲートＦＥＴを使
用するので高利得な低雑音増幅器が構成できる。According to the eighth embodiment, a high-gain dual-gate FET is used for a single-gate FET, so that a high-gain low-noise amplifier can be configured.
【０１２０】実施の形態９．この発明の実施の形態９に
ついて説明する。この実施の形態９は、図１等で示した
他の実施の形態のＦＥＴの代わりに、カスコード接続の
ものを用いたものである。Embodiment 9 FIG. A ninth embodiment of the present invention will be described. In the ninth embodiment, a cascode-connected FET is used in place of the FET of the other embodiments shown in FIG.
【０１２１】この実施の形態９は、ＦＥＴ３、１１の少
なくとも１つをカスコード接続したＦＥＴで置き換えた
ものである。In the ninth embodiment, at least one of the FETs 3 and 11 is replaced with a cascode-connected FET.
【０１２２】すなわち、この実施の形態９では、各段を
構成するＦＥＴの少なくとも１つをカスコード接続した
ＦＥＴで構成したものである。That is, in the ninth embodiment, at least one of the FETs constituting each stage is constituted by a cascode-connected FET.
【０１２３】この実施の形態９によれば、シングルゲー
トＦＥＴに対して利得の高いカスコード接続したＦＥＴ
を使用するので高利得な低雑音増幅器が構成できる。According to the ninth embodiment, a cascode-connected FET having a higher gain than a single-gate FET is used.
, A high-gain low-noise amplifier can be constructed.
【０１２４】実施の形態１０．この発明の実施の形態１
０について図１０を参照しながら説明する。図１０は、
この発明の実施の形態１０に係る２段の低雑音増幅器の
構成を示す等価回路図である。Embodiment 10 FIG. Embodiment 1 of the present invention
0 will be described with reference to FIG. FIG.
FIG. 21 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 10 of the present invention.
【０１２５】図１０において、信号源１〜負荷１７は図
１と同様であるので説明を省略する。In FIG. 10, the signal source 1 to the load 17 are the same as those in FIG.
【０１２６】同図に示すように、この実施の形態１０で
は、初段のＦＥＴ３のドレイン電極５に、損失を含む素
子として抵抗２９を並列に装荷したものである。同様
に、後段のＦＥＴ１１のドレイン電極１３に、損失を含
む素子として抵抗３０を並列に装荷したものである。As shown in the figure, in the tenth embodiment, a resistor 29 is loaded in parallel with the drain electrode 5 of the first stage FET 3 as an element including a loss. Similarly, a resistor 30 is loaded in parallel to the drain electrode 13 of the subsequent FET 11 as an element including a loss.
【０１２７】この実施の形態１０は、ソース電極６にイ
ンダクタ７を装荷したＦＥＴ３、あるいはインダクタ７
を装荷したＦＥＴ３のドレイン電極５に損失を含む素子
（抵抗２９）を付加したＦＥＴ３において、ソース電極
６にインダクタ７を装荷したＦＥＴ３、あるいはインダ
クタ７を装荷したＦＥＴ３のドレイン電極５に損失を含
む素子（抵抗２９）を付加した回路の小信号Ｓパラメー
タをＳ'ij（i,j＝1,2）としたときに、次の式（１３）
を満たす関係に設定されたインダクタ７（Ｌs１）を選
び、ＦＥＴ３の出力側の負荷の利得を最大とするインピ
ーダンスに設定したものである。・・・式（１３）In the tenth embodiment, the FET 3 having the source electrode 6 loaded with the inductor 7 or the inductor 7
In the FET 3 in which the element (resistor 29) including a loss is added to the drain electrode 5 of the FET 3 in which the FET 7 is loaded, the FET 3 in which the source electrode 6 is loaded with the inductor 7 or the element in which the drain electrode 5 of the FET 3 loaded with the inductor 7 includes the loss When the small signal S parameter of the circuit to which the (resistor 29) is added is S'ij (i, j = 1, 2), the following equation (13) is used.
In this case, the inductor 7 (Ls1) set to satisfy the relation is selected, and the impedance is set to maximize the gain of the load on the output side of the FET 3. ... Expression (13)
【０１２８】[0128]
【数２５】 (Equation 25)
【０１２９】また、この実施の形態１０は、ソース電極
１４にインダクタ１５を装荷したＦＥＴ１１、あるいは
インダクタ１５を装荷したＦＥＴ１１のドレイン電極１
３に損失を含む素子（抵抗３０）を付加したＦＥＴ１１
において、ソース電極１４にインダクタ１５を装荷した
ＦＥＴ１１、あるいはインダクタ１５を装荷したＦＥＴ
１１のドレイン電極１３に損失を含む素子（抵抗３０）
を付加した回路の小信号ＳパラメータをＳ'ij（i,j＝1,
2）としたときに、上記の式（１３）を満たす関係に設
定されたインダクタ１５（Ｌs２）を選び、ＦＥＴ１１
の出力側の負荷の利得を最大とするインピーダンスに設
定したものである。In the tenth embodiment, the FET 11 in which the inductor 15 is loaded on the source electrode 14 or the drain electrode 1 of the FET 11 in which the inductor 15 is loaded
FET 11 in which an element (resistor 30) including loss is added to 3
, The FET 11 having the source electrode 14 loaded with the inductor 15 or the FET having the inductor 15 loaded therein
11 element including loss in drain electrode 13 (resistor 30)
Is added to the small signal S parameter of the circuit to which S′ij (i, j = 1,
2), the inductor 15 (Ls2) set to satisfy the above equation (13) is selected, and the FET 11
Is set to the impedance that maximizes the gain of the load on the output side.
【０１３０】この実施の形態１０によれば、初段のＦＥ
Ｔ３及び後段のＦＥＴ１１を安定化させて出力側を利得
整合させて構成するので、動作が安定でかつ高利得な２
段低雑音増幅器が構成できる。According to the tenth embodiment, the first stage FE
Since the output side is configured to be gain-matched by stabilizing the T3 and the subsequent-stage FET 11, the operation is stable and the gain is high.
A stage low noise amplifier can be configured.
【０１３１】すなわち、この実施の形態１０によれば、
初段のＦＥＴ３及び後段のＦＥＴ１１を安定化させて出
力側を利得整合させて構成するので、ＦＥＴ３、１１と
して高利得であるけれども不安定動作領域であるものも
使用して高利得な低雑音増幅器が構成できる。That is, according to the tenth embodiment,
Since the first stage FET 3 and the second stage FET 11 are configured to stabilize the output side and stabilize the output side, a high gain low noise amplifier using FETs 3 and 11 which have a high gain but are in an unstable operation region is used. Can be configured.
【０１３２】[0132]
【発明の効果】この発明に係る低雑音増幅器は、以上説
明したとおり、ソース電極に第１のインダクタを装荷し
た初段のＦＥＴと、ソース電極に第２のインダクタを装
荷するとともに、ドレイン電極に第２の負荷を接続した
後段のＦＥＴと、リアクタンス素子とバイパスコンデン
サとで構成した段間整合回路とを備え、前記初段のＦＥ
Ｔの出力側に対する任意の第１の負荷に対して共約整合
をさせるように、前記段間整合回路のリアクタンス素
子、前記後段のＦＥＴのソース電極に装荷された第２の
インダクタ、及び前記後段のＦＥＴのドレイン電極に接
続された第２の負荷を設定したので、動作を安定にで
き、高利得、高出力を得ることができ、段間整合回路の
小型化、低損失化を図ることができるという効果を奏す
る。As described above, the low-noise amplifier according to the present invention has a first-stage FET in which the first inductor is loaded on the source electrode, a second inductor on the source electrode, and a second inductor on the drain electrode. And an inter-stage matching circuit composed of a reactance element and a bypass capacitor.
A reactance element of the inter-stage matching circuit, a second inductor loaded on a source electrode of the subsequent FET, and the post-stage so as to perform commensurate matching with an arbitrary first load on the output side of T. Since the second load connected to the drain electrode of the FET is set, the operation can be stabilized, high gain and high output can be obtained, and downsizing and low loss of the interstage matching circuit can be achieved. It has the effect of being able to.
【０１３３】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記段間整合回路を構成する前記リ
アクタンス素子が、前記初段のＦＥＴのドレイン電極に
直列接続し、前記バイパスコンデンサが、前記リアクタ
ンス素子に直列接続しているので、動作を安定にでき、
高利得、高出力を得ることができ、段間整合回路の小型
化、低損失化を図ることができるという効果を奏する。As described above, in the low noise amplifier according to the present invention, the reactance element constituting the interstage matching circuit is connected in series to the drain electrode of the first stage FET, and the bypass capacitor is connected to the first stage FET. Since it is connected in series with the reactance element, the operation can be stabilized,
High gain and high output can be obtained, and the size and low loss of the interstage matching circuit can be reduced.
【０１３４】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のＦＥＴの出力側にΓopt*
＝Ｓ11とするための第１の負荷ＺＬ１を接続し、前記後
段のＦＥＴの出力側に接続する第２の負荷をＺＬ、使用
する周波数の角周波数をω、正規化インピーダンスをＺ
0、｜ＺＬ１｜＜１となる場合の前記第１のインダクタ
をＬs１とし、前記初段のＦＥＴの小信号Ｓパラメータ
をＳij（i,j＝1,2）、前記後段のＦＥＴのインピーダン
スパラメータをＺ'ij（i,j＝1,2）としたときに、Further, as described above, the low-noise amplifier according to the present invention provides the output of the first-stage FET with ＦＥＴ opt *
= Connecting a first load ZL1 to the S 11, the second load ZL to be connected to the output side of the subsequent FET, the angular frequency of the frequency used omega, the normalized impedance Z
0 , | ZL1 | <1, the first inductor is Ls1, the small signal S parameter of the first stage FET is Sij (i, j = 1,2), and the impedance parameter of the second stage FET is Z 'ij (i, j = 1,2),
【０１３５】[0135]
【数２６】 (Equation 26)
【０１３６】を満たす関係に設定された前記段間整合回
路のリアクタンス素子Ｘ１、前記後段のＦＥＴのソース
電極に装荷された第２のインダクタＬs２、及び前記後
段のＦＥＴのドレイン電極に接続された第２の負荷ＺＬ
を備えたので、動作を安定にでき、高利得、高出力を得
ることができ、段間整合回路の小型化、低損失化を図る
ことができるという効果を奏する。The reactance element X1 of the interstage matching circuit set to satisfy the relation, the second inductor Ls2 loaded on the source electrode of the subsequent-stage FET, and the second inductor Ls2 connected to the drain electrode of the subsequent-stage FET. 2 load ZL
Therefore, there is an effect that the operation can be stabilized, a high gain and a high output can be obtained, and the size and loss of the interstage matching circuit can be reduced.
【０１３７】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記後段のＦＥＴのソース電極に、
前記第２のインダクタＬs２の代わりに、Further, as described above, the low-noise amplifier according to the present invention has the following configuration:
Instead of the second inductor Ls2,
【０１３８】[0138]
【数２７】 [Equation 27]
【０１３９】を満たす関係に設定された第３のインダク
タＬs２’と容量素子Ｃs２とからなる並列回路を装荷し
たので、インダクタのみを装荷した場合より小さい値の
インダクタで同じリアクタンス値を実現でき、インダク
タの小型化を図ることができるという効果を奏する。Since the parallel circuit composed of the third inductor Ls2 'and the capacitance element Cs2 set to satisfy the relation satisfying the condition is loaded, the same reactance value can be realized with a smaller inductor value when only the inductor is loaded. It is possible to reduce the size of the device.
【０１４０】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記リアクタンス素子に直列に第１
の可変容量素子を接続するとともに、前記後段のＦＥＴ
のソース電極に、前記第２のインダクタの代わりに、第
３のインダクタと第２の可変容量素子とからなる並列回
路を装荷したので、ＦＥＴの製造時の特性バラツキによ
るインピーダンスの不整合による低雑音増幅器の特性劣
化を防ぐことができるという効果を奏する。Further, as described above, the low-noise amplifier according to the present invention has the first series connected to the reactance element.
And the latter-stage FET
The source electrode has a parallel circuit composed of a third inductor and a second variable capacitance element in place of the second inductor. Therefore, low noise due to impedance mismatch due to characteristic variations at the time of manufacturing the FET is obtained. There is an effect that the characteristic deterioration of the amplifier can be prevented.
【０１４１】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記段間整合回路を構成する前記リ
アクタンス素子が、前記初段のＦＥＴのドレイン電極に
並列接続し、前記バイパスコンデンサが、前記初段のＦ
ＥＴのドレイン電極に直列接続しているので、動作を安
定にでき、高利得、高出力を得ることができ、段間整合
回路の小型化、低損失化を図ることができるという効果
を奏する。As described above, in the low noise amplifier according to the present invention, the reactance element constituting the interstage matching circuit is connected in parallel to the drain electrode of the first stage FET, and the bypass capacitor is connected to the first stage FET. First stage F
Since it is connected in series to the drain electrode of the ET, it is possible to stabilize the operation, obtain a high gain and a high output, and achieve the effects of reducing the size and the loss of the interstage matching circuit.
【０１４２】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のＦＥＴの出力側にΓopt*
＝Ｓ11とするための第１の負荷ＺＬ１を接続し、前記後
段のＦＥＴの出力側に接続する第２の負荷をＺＬ、使用
する周波数の角周波数をω、正規化インピーダンスをＺ
0、｜ＺＬ１｜＜１となる場合の前記第１のインダクタ
をＬs１とし、前記初段のＦＥＴの小信号Ｓパラメータ
をＳij（i,j＝1,2）、前記後段のＦＥＴのインピーダン
スパラメータをＺ'ij（i,j＝1,2）としたときに、Further, as described above, the low-noise amplifier according to the present invention provides the output of the first-stage FET with Γ opt *
= Connecting a first load ZL1 to the S 11, the second load ZL to be connected to the output side of the subsequent FET, the angular frequency of the frequency used omega, the normalized impedance Z
0 , | ZL1 | <1, the first inductor is Ls1, the small signal S parameter of the first stage FET is Sij (i, j = 1,2), and the impedance parameter of the second stage FET is Z 'ij (i, j = 1,2),
【０１４３】[0143]
【数２８】 [Equation 28]
【０１４４】を満たす関係に設定された前記段間整合回
路のリアクタンス素子Ｘ２、前記後段のＦＥＴのソース
電極に装荷された第２のインダクタＬs２、及び前記後
段のＦＥＴのドレイン電極に接続された第２の負荷ＺＬ
を備えたので、動作を安定にでき、高利得、高出力を得
ることができ、段間整合回路の小型化、低損失化を図る
ことができるという効果を奏する。The reactance element X2 of the interstage matching circuit set to satisfy the relation, the second inductor Ls2 loaded on the source electrode of the subsequent stage FET, and the second inductor Ls2 connected to the drain electrode of the subsequent stage FET 2 load ZL
Therefore, there is an effect that the operation can be stabilized, a high gain and a high output can be obtained, and the size and loss of the interstage matching circuit can be reduced.
【０１４５】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記後段のＦＥＴのソース電極に、
前記第２のインダクタＬs２の代わりに、Further, as described above, the low-noise amplifier according to the present invention has the following configuration:
Instead of the second inductor Ls2,
【０１４６】[0146]
【数２９】 (Equation 29)
【０１４７】を満たす関係に設定された第３のインダク
タＬs２’と容量素子Ｃs２とからなる並列回路を装荷し
たので、インダクタのみを装荷した場合より小さい値の
インダクタで同じリアクタンス値を実現でき、インダク
タの小型化を図ることができるという効果を奏する。Since the parallel circuit composed of the third inductor Ls2 'and the capacitance element Cs2 set to satisfy the relation satisfying the condition is loaded, the same reactance value can be realized with a smaller inductor value when only the inductor is loaded. It is possible to reduce the size of the device.
【０１４８】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記リアクタンス素子に直列に第１
の可変容量素子を接続するとともに、前記後段のＦＥＴ
のソース電極に、前記第２のインダクタの代わりに、第
３のインダクタと第２の可変容量素子とからなる並列回
路を装荷したので、ＦＥＴの製造時の特性バラツキによ
るインピーダンスの不整合による低雑音増幅器の特性劣
化を防ぐことができるという効果を奏する。Further, as described above, the low-noise amplifier according to the present invention comprises the first element connected in series with the reactance element.
And the latter-stage FET
The source electrode has a parallel circuit composed of a third inductor and a second variable capacitance element in place of the second inductor. Therefore, low noise due to impedance mismatch due to characteristic variations at the time of manufacturing the FET is obtained. There is an effect that the characteristic deterioration of the amplifier can be prevented.
【０１４９】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のＦＥＴのソース電極に装
荷したインダクタ、前記後段のＦＥＴのソース電極に装
荷したインダクタ、及び前記段間整合回路を構成するリ
アクタンス素子を分布定数線路で置き換えたので、マイ
クロ波帯だけでなくミリ波帯でも動作することができる
という効果を奏する。As described above, the low-noise amplifier according to the present invention includes the inductor loaded on the source electrode of the first-stage FET, the inductor loaded on the source electrode of the second-stage FET, and the interstage matching circuit. Since the constituent reactance element is replaced with a distributed constant line, an effect is obtained that it can operate not only in the microwave band but also in the millimeter wave band.
【０１５０】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のＦＥＴ及び前記後段のＦ
ＥＴの少なくとも１つをデュアルゲートＦＥＴで置き換
えたので、高利得を得ることができるという効果を奏す
る。Further, as described above, the low-noise amplifier according to the present invention comprises the first-stage FET and the second-stage F
Since at least one of the ETs is replaced with a dual gate FET, an effect that a high gain can be obtained is obtained.
【０１５１】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のＦＥＴ及び前記後段のＦ
ＥＴの少なくとも１つをカスコード接続したＦＥＴで置
き換えたので、高利得を得ることができるという効果を
奏する。As described above, the low-noise amplifier according to the present invention comprises the first-stage FET and the second-stage F
Since at least one of the ETs is replaced by the cascode-connected FET, an effect that a high gain can be obtained is achieved.
【０１５２】また、この発明に係る低雑音増幅器は、以
上説明したとおり、ソース電極に第１のインダクタを装
荷した初段のＦＥＴ、あるいは前記ソース電極に第１の
インダクタを装荷した初段のＦＥＴの少なくとも１つの
電極に損失を含む素子を付加した回路の小信号Ｓパラメ
ータをＳ'ij（i,j＝1,2）としたときに、As described above, the low-noise amplifier according to the present invention has at least one of the first-stage FET having the source electrode loaded with the first inductor and the first-stage FET having the source electrode loaded with the first inductor. When a small signal S parameter of a circuit in which an element including a loss is added to one electrode is S′ij (i, j = 1, 2),
【０１５３】[0153]
【数３０】 [Equation 30]
【０１５４】を満たす関係に設定された前記第１のイン
ダクタＬs１を選び、前記初段のＦＥＴの出力側の負荷
の利得を最大とするインピーダンスに設定したので、高
利得を得ることができるという効果を奏する。Since the first inductor Ls1 set to satisfy the relation satisfying the condition is selected and set to the impedance that maximizes the gain of the load on the output side of the first-stage FET, an effect that a high gain can be obtained can be obtained. Play.
【０１５５】さらに、この発明に係る低雑音増幅器は、
以上説明したとおり、ソース電極に第２のインダクタを
装荷した後段のＦＥＴ、あるいは前記ソース電極に第２
のインダクタを装荷した後段のＦＥＴの少なくとも１つ
の電極に損失を含む素子を付加した回路の小信号Ｓパラ
メータをＳ'ij（i,j＝1,2）としたときに、Further, the low-noise amplifier according to the present invention has the following features.
As described above, the FET after the second inductor is loaded on the source electrode, or the second FET is loaded on the source electrode.
When a small signal S parameter of a circuit in which an element including a loss is added to at least one electrode of the FET at the subsequent stage after loading the inductor is S′ij (i, j = 1, 2),
【０１５６】[0156]
【数３１】 (Equation 31)
【０１５７】を満たす関係に設定された前記第２のイン
ダクタＬs２を選び、前記後段のＦＥＴの出力側の負荷
の利得を最大とするインピーダンスに設定したので、高
利得を得ることができるという効果を奏する。Since the second inductor Ls2 set so as to satisfy the relation is selected and set to the impedance that maximizes the gain of the load on the output side of the subsequent-stage FET, the effect that a high gain can be obtained can be obtained. Play.
【図１】 この発明の実施の形態１に係る低雑音増幅器
の等価回路を示す図である。FIG. 1 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 1 of the present invention.
【図２】 この発明の実施の形態２に係る低雑音増幅器
の等価回路を示す図である。FIG. 2 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 2 of the present invention.
【図３】 この発明の実施の形態３に係る低雑音増幅器
の等価回路を示す図である。FIG. 3 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 3 of the present invention.
【図４】 この発明の実施の形態４に係る低雑音増幅器
の等価回路を示す図である。FIG. 4 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 4 of the present invention.
【図５】 この発明の実施の形態４に係る低雑音増幅器
の周波数特性を示す図である。FIG. 5 is a diagram showing frequency characteristics of a low noise amplifier according to Embodiment 4 of the present invention.
【図６】 この発明の実施の形態５に係る低雑音増幅器
の等価回路を示す図である。FIG. 6 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 5 of the present invention.
【図７】 この発明の実施の形態６に係る低雑音増幅器
の等価回路を示す図である。FIG. 7 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 6 of the present invention.
【図８】 この発明の実施の形態７に係る低雑音増幅器
の等価回路を示す図である。FIG. 8 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 7 of the present invention.
【図９】 この発明の実施の形態７に係る低雑音増幅器
の周波数特性を示す図である。FIG. 9 is a diagram showing frequency characteristics of a low noise amplifier according to Embodiment 7 of the present invention.
【図１０】 この発明の実施の形態１０に係る低雑音増
幅器の等価回路を示す図である。FIG. 10 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 10 of the present invention.
【図１１】 従来の３段低雑音増幅器の構成を示す回路
図である。FIG. 11 is a circuit diagram showing a configuration of a conventional three-stage low noise amplifier.
１ 信号源、２、２Ａ 入力整合回路、３ 初段のＦＥ
Ｔ、４ ゲート電極、５ ドレイン電極、６ ソース電
極、７ インダクタ、７Ａ ショートスタブ、８、８
Ａ、８Ｂ、８Ｃ、８Ｄ 段間整合回路、９、９Ａ イン
ダクタ、１０ バイパスコンデンサ、１１ 後段のＦＥ
Ｔ、１２ ゲート電極、１３ ドレイン電極、１４ ソ
ース電極、１５、１５Ａ インダクタ、１５Ｂ ショー
トスタブ、１６、１６Ａ 出力整合回路、１７ 負荷、
１８ キャパシタ、１８Ａ、１９、１９Ａ 可変容量素
子、２０ キャパシタ、２１ インダクタ、２２ イン
ダクタ、２３ キャパシタ、２４ ショートスタブ、２
５ マイクロストリップ線路、２６ ショートスタブ、
２７ マイクロストリップ線路、２８ ショートスタ
ブ、２９、３０ 抵抗。1 signal source, 2 and 2A input matching circuit, 3 first stage FE
T, 4 gate electrode, 5 drain electrode, 6 source electrode, 7 inductor, 7A short stub, 8, 8
A, 8B, 8C, 8D Interstage matching circuit, 9, 9A inductor, 10 bypass capacitor, 11 FE at the subsequent stage
T, 12 gate electrode, 13 drain electrode, 14 source electrode, 15, 15A inductor, 15B short stub, 16, 16A output matching circuit, 17 load,
18 capacitor, 18A, 19, 19A variable capacitance element, 20 capacitor, 21 inductor, 22 inductor, 23 capacitor, 24 short stub, 2
5 microstrip lines, 26 short stubs,
27 microstrip line, 28 short stub, 29, 30 resistance.
Claims (14)
た初段のＦＥＴと、ソース電極に第２のインダクタを装
荷するとともに、ドレイン電極に第２の負荷を接続した
後段のＦＥＴと、 リアクタンス素子とバイパスコンデンサとで構成した段
間整合回路とを備え、 前記初段のＦＥＴの出力側に対する任意の第１の負荷に
対して共約整合をさせるように、前記段間整合回路のリ
アクタンス素子、前記後段のＦＥＴのソース電極に装荷
された第２のインダクタ、及び前記後段のＦＥＴのドレ
イン電極に接続された第２の負荷を設定したことを特徴
とする低雑音増幅器。A first stage FET having a source electrode loaded with a first inductor, a second stage FET having a source electrode loaded with a second inductor and a drain electrode connected to a second load, and a reactance element. An inter-stage matching circuit comprising a bypass capacitor; and a reactance element of the inter-stage matching circuit, so as to perform commensurate matching with an arbitrary first load on the output side of the first stage FET. And a second load connected to the drain electrode of the subsequent-stage FET is set.
タンス素子は、前記初段のＦＥＴのドレイン電極に直列
接続し、前記バイパスコンデンサは、前記リアクタンス
素子に直列接続していることを特徴とする請求項１記載
の低雑音増幅器。2. The method according to claim 1, wherein the reactance element forming the interstage matching circuit is connected in series to a drain electrode of the first stage FET, and the bypass capacitor is connected in series to the reactance element. Item 2. The low noise amplifier according to Item 1.
11とするための第１の負荷ＺＬ１を接続し、前記後段の
ＦＥＴの出力側に接続する第２の負荷をＺＬ、使用する
周波数の角周波数をω、正規化インピーダンスをＺ0、
｜ＺＬ１｜＜１となる場合の前記第１のインダクタをＬ
s１とし、前記初段のＦＥＴの小信号ＳパラメータをＳi
j（i,j＝1,2）、前記後段のＦＥＴのインピーダンスパ
ラメータをＺ'ij（i,j＝1,2）としたときに、 【数１】 を満たす関係に設定された前記段間整合回路のリアクタ
ンス素子Ｘ１、前記後段のＦＥＴのソース電極に装荷さ
れた第２のインダクタＬs２、及び前記後段のＦＥＴの
ドレイン電極に接続された第２の負荷ＺＬを備えたこと
を特徴とする請求項２記載の低雑音増幅器。3. The output side of the first stage FET has Γ opt * = S
11 , a second load connected to the output side of the latter-stage FET is ZL, an angular frequency of a frequency to be used is ω, a normalized impedance is Z 0 ,
When | ZL1 | <1, the first inductor is L
s1 and the small signal S parameter of the first stage FET is Si.
j (i, j = 1, 2), and the impedance parameter of the latter-stage FET is Z′ij (i, j = 1, 2). A reactance element X1 of the interstage matching circuit set to satisfy the following condition, a second inductor Ls2 loaded on a source electrode of the subsequent stage FET, and a second load connected to a drain electrode of the subsequent stage FET. 3. The low noise amplifier according to claim 2, further comprising ZL.
第２のインダクタＬs２の代わりに、 【数２】 を満たす関係に設定された第３のインダクタＬs２’と
容量素子Ｃs２とからなる並列回路を装荷したことを特
徴とする請求項３記載の低雑音増幅器。4. The source electrode of the subsequent-stage FET, instead of the second inductor Ls2, 4. The low-noise amplifier according to claim 3, wherein a parallel circuit including a third inductor Ls2 'and a capacitance element Cs2 set to satisfy the relation is loaded.
変容量素子を接続するとともに、前記後段のＦＥＴのソ
ース電極に、前記第２のインダクタの代わりに、第３の
インダクタと第２の可変容量素子とからなる並列回路を
装荷したことを特徴とする請求項３記載の低雑音増幅
器。5. A first variable capacitance element is connected in series to the reactance element, and a third inductor and a second variable capacitance are connected to the source electrode of the subsequent-stage FET instead of the second inductor. 4. The low noise amplifier according to claim 3, further comprising a parallel circuit including an element.
タンス素子は、前記初段のＦＥＴのドレイン電極に並列
接続し、前記バイパスコンデンサは、前記初段のＦＥＴ
のドレイン電極に直列接続していることを特徴とする請
求項１記載の低雑音増幅器。6. The reactance element constituting the interstage matching circuit is connected in parallel to a drain electrode of the first stage FET, and the bypass capacitor is connected to the first stage FET.
2. The low noise amplifier according to claim 1, wherein said low noise amplifier is connected in series to said drain electrode.
11とするための第１の負荷ＺＬ１を接続し、前記後段の
ＦＥＴの出力側に接続する第２の負荷をＺＬ、使用する
周波数の角周波数をω、正規化インピーダンスをＺ0、
｜ＺＬ１｜＜１となる場合の前記第１のインダクタをＬ
s１とし、前記初段のＦＥＴの小信号ＳパラメータをＳi
j（i,j＝1,2）、前記後段のＦＥＴのインピーダンスパ
ラメータをＺ'ij（i,j＝1,2）としたときに、 【数３】 を満たす関係に設定された前記段間整合回路のリアクタ
ンス素子Ｘ２、前記後段のＦＥＴのソース電極に装荷さ
れた第２のインダクタＬs２、及び前記後段のＦＥＴの
ドレイン電極に接続された第２の負荷ＺＬを備えたこと
を特徴とする請求項６記載の低雑音増幅器。7. An output side of the first stage FET, Γ opt * = S
11 , a second load connected to the output side of the latter-stage FET is ZL, an angular frequency of a frequency to be used is ω, a normalized impedance is Z 0 ,
When | ZL1 | <1, the first inductor is L
s1 and the small signal S parameter of the first stage FET is Si.
j (i, j = 1, 2), and the impedance parameter of the latter-stage FET is Z′ij (i, j = 1, 2). A reactance element X2 of the interstage matching circuit set to satisfy the following condition, a second inductor Ls2 loaded on the source electrode of the subsequent stage FET, and a second load connected to the drain electrode of the subsequent stage FET. 7. The low noise amplifier according to claim 6, further comprising ZL.
第２のインダクタＬs２の代わりに、 【数４】 を満たす関係に設定された第３のインダクタＬs２’と
容量素子Ｃs２とからなる並列回路を装荷したことを特
徴とする請求項７記載の低雑音増幅器。8. Instead of the second inductor Ls2, a source electrode of the latter-stage FET is given by: 8. The low-noise amplifier according to claim 7, further comprising a parallel circuit including a third inductor Ls2 'and a capacitance element Cs2 set to satisfy the following condition.
変容量素子を接続するとともに、前記後段のＦＥＴのソ
ース電極に、前記第２のインダクタの代わりに、第３の
インダクタと第２の可変容量素子とからなる並列回路を
装荷したことを特徴とする請求項７記載の低雑音増幅
器。9. A first variable capacitance element is connected in series to the reactance element, and a third inductor and a second variable capacitance are connected to the source electrode of the subsequent-stage FET instead of the second inductor. The low-noise amplifier according to claim 7, further comprising a parallel circuit including elements.
したインダクタ、前記後段のＦＥＴのソース電極に装荷
したインダクタ、及び前記段間整合回路を構成するリア
クタンス素子を分布定数線路で置き換えたことを特徴と
する請求項１から請求項９までのいずれかに記載の低雑
音増幅器。10. A distributed constant line, wherein an inductor loaded on a source electrode of the first stage FET, an inductor loaded on a source electrode of the second stage FET, and a reactance element constituting the interstage matching circuit are replaced by distributed constant lines. The low-noise amplifier according to any one of claims 1 to 9, wherein
Ｔの少なくとも１つをデュアルゲートＦＥＴで置き換え
たことを特徴とする請求項１から請求項９までのいずれ
かに記載の低雑音増幅器。11. The first-stage FET and the second-stage FE
10. The low noise amplifier according to claim 1, wherein at least one of T is replaced by a dual gate FET.
Ｔの少なくとも１つをカスコード接続したＦＥＴで置き
換えたことを特徴とする請求項１から請求項９までのい
ずれかに記載の低雑音増幅器。12. The first-stage FET and the second-stage FE
10. The low-noise amplifier according to claim 1, wherein at least one of T is replaced by a cascode-connected FET.
した初段のＦＥＴ、あるいは前記ソース電極に第１のイ
ンダクタを装荷した初段のＦＥＴの少なくとも１つの電
極に損失を含む素子を付加した回路の小信号Ｓパラメー
タをＳ'ij（i,j＝1,2）としたときに、 【数５】 を満たす関係に設定された前記第１のインダクタＬs１
を選び、前記初段のＦＥＴの出力側の負荷の利得を最大
とするインピーダンスに設定したことを特徴とする請求
項１から請求項９までのいずれかに記載の低雑音増幅
器。13. A circuit in which a first-stage FET having a source electrode loaded with a first inductor, or a circuit in which an element containing a loss is added to at least one electrode of the first-stage FET having a first inductor loaded on the source electrode. When the signal S parameter is S′ij (i, j = 1,2), The first inductor Ls1 set to satisfy the relationship
10. The low-noise amplifier according to claim 1, wherein the impedance is set to maximize the gain of the load on the output side of the first-stage FET.
した後段のＦＥＴ、あるいは前記ソース電極に第２のイ
ンダクタを装荷した後段のＦＥＴの少なくとも１つの電
極に損失を含む素子を付加した回路の小信号Ｓパラメー
タをＳ'ij（i,j＝1,2）としたときに、 【数６】 を満たす関係に設定された前記第２のインダクタＬs２
を選び、前記後段のＦＥＴの出力側の負荷の利得を最大
とするインピーダンスに設定したことを特徴とする請求
項１から請求項９までのいずれかに記載の低雑音増幅
器。14. A small-sized circuit in which an element including a loss is added to at least one electrode of a FET after the second inductor is loaded on the source electrode or at least one electrode of the FET after the second inductor is loaded on the source electrode. When the signal S parameter is S′ij (i, j = 1,2), The second inductor Ls2 set to satisfy the relation
10. The low-noise amplifier according to claim 1, wherein the impedance is set so as to maximize the gain of the load on the output side of the subsequent-stage FET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20911497A JPH1155047A (en) | 1997-08-04 | 1997-08-04 | Low noise amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20911497A JPH1155047A (en) | 1997-08-04 | 1997-08-04 | Low noise amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155047A true JPH1155047A (en) | 1999-02-26 |
Family
ID=16567527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20911497A Pending JPH1155047A (en) | 1997-08-04 | 1997-08-04 | Low noise amplifier |
Country Status (1)
| Country | Link |
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-
1997
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