JPH1154638A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1154638A JPH1154638A JP9211663A JP21166397A JPH1154638A JP H1154638 A JPH1154638 A JP H1154638A JP 9211663 A JP9211663 A JP 9211663A JP 21166397 A JP21166397 A JP 21166397A JP H1154638 A JPH1154638 A JP H1154638A
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- forming
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、サイド・ウォ
ール形成後に同じマスクを用いて低濃度ソース領域の形
成と素子分離膜エッチングを行なっても、少ない熱処理
でソース消去領域を確保することができるようにする。 【解決手段】 素子分離膜４、トンネル酸化膜５を形成
した基板１のトンネル酸化膜５上にフローティング・ゲ
ート６、層間絶縁膜７、コントロール・ゲート８を形成
し、ゲート側面にサイド・ウォール１２と１２Ａを形成
し、ドレイン領域形成予定部分をレジスト膜で覆い、ソ
ース・ライン形成予定部分に在る素子分離膜４をエッチ
ングし、レジスト膜を残したままサイド・ウォール１２
Ａ下に不純物イオンを入り込ませる為に斜めの角度で打
ち込んで低濃度ソース領域１０Ａを形成し、レジスト膜
を除去後、サイド・ウォール１２Ａ下に不純物イオンを
入り込ませる為に斜めの角度で打ち込んで少なくとも高
濃度ソース領域１０Ｂを形成する。
ール形成後に同じマスクを用いて低濃度ソース領域の形
成と素子分離膜エッチングを行なっても、少ない熱処理
でソース消去領域を確保することができるようにする。 【解決手段】 素子分離膜４、トンネル酸化膜５を形成
した基板１のトンネル酸化膜５上にフローティング・ゲ
ート６、層間絶縁膜７、コントロール・ゲート８を形成
し、ゲート側面にサイド・ウォール１２と１２Ａを形成
し、ドレイン領域形成予定部分をレジスト膜で覆い、ソ
ース・ライン形成予定部分に在る素子分離膜４をエッチ
ングし、レジスト膜を残したままサイド・ウォール１２
Ａ下に不純物イオンを入り込ませる為に斜めの角度で打
ち込んで低濃度ソース領域１０Ａを形成し、レジスト膜
を除去後、サイド・ウォール１２Ａ下に不純物イオンを
入り込ませる為に斜めの角度で打ち込んで少なくとも高
濃度ソース領域１０Ｂを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、微細化と製造工程
数の低減を同時に達成することができる半導体装置の製
造方法に関する。
数の低減を同時に達成することができる半導体装置の製
造方法に関する。
【０００２】メモリに於いて、性能向上と高集積化の
為、セル・サイズの微細化は重要な課題であり、また、
製造歩留りやスルー・プットを向上する為、製造工程数
の低減も又重要な課題であって、その追求について、現
在は勿論のこと、将来に亙っても弛むことなく続けられ
る筈であり、本発明では、その一改善手段について開示
しようとする。
為、セル・サイズの微細化は重要な課題であり、また、
製造歩留りやスルー・プットを向上する為、製造工程数
の低減も又重要な課題であって、その追求について、現
在は勿論のこと、将来に亙っても弛むことなく続けられ
る筈であり、本発明では、その一改善手段について開示
しようとする。
【０００３】
【従来の技術】一般に、書き込みをチャネル・ホット・
エレクトロンで行い、又、消去をゲートからソースへの
ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング
で行なうフラッシュ・メモリが知られている。
エレクトロンで行い、又、消去をゲートからソースへの
ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング
で行なうフラッシュ・メモリが知られている。
【０００４】このソース消去法を用いるフラッシュ・メ
モリでは、一括消去するビットの各ソースを不純物拡散
層などで接続してソース・ラインを形成する必要があ
り、そのソース・ラインは、素子分離膜の成長時に形成
する方法、及び、ゲート形成後に素子分離膜をエッチン
グして形成する方法があり、それぞれの方法に於ける利
点及び不利点を列挙すると次の通りである。
モリでは、一括消去するビットの各ソースを不純物拡散
層などで接続してソース・ラインを形成する必要があ
り、そのソース・ラインは、素子分離膜の成長時に形成
する方法、及び、ゲート形成後に素子分離膜をエッチン
グして形成する方法があり、それぞれの方法に於ける利
点及び不利点を列挙すると次の通りである。
【０００５】 素子分離膜成長時の形成する手段につ
いて 利点 素子分離膜のエッチング工程が不要になり、工程数が減
少する。 不利点 ゲート形成用レチクルと素子分離膜を形成する際の耐酸
化膜であるシリコン窒化膜のエッチング用レチクルの位
置合わせが難しく、メモリ・セル寸法が大きくなる。バ
ーズ・ビークに起因するソース消去領域のばらつきが大
きくなり、消去分布が劣化する。
いて 利点 素子分離膜のエッチング工程が不要になり、工程数が減
少する。 不利点 ゲート形成用レチクルと素子分離膜を形成する際の耐酸
化膜であるシリコン窒化膜のエッチング用レチクルの位
置合わせが難しく、メモリ・セル寸法が大きくなる。バ
ーズ・ビークに起因するソース消去領域のばらつきが大
きくなり、消去分布が劣化する。
【０００６】 ゲート形成後に素子分離膜をエッチン
グして形成する手段について 利点 ゲート形成用レチクルと素子分離膜を形成する際の耐酸
化膜であるシリコン窒化膜のエッチング用レチクルの位
置合わせが容易で、メモリ・セル寸法を小さくできる。
バーズ・ビークに起因するソース消去領域のばらつきが
小さく、消去分布が向上する。 不利点 素子分離膜のエッチング工程が必要であり、工程数が増
加する。素子分離膜のエッチング時に於けるプラズマ・
ダメージを受けて消去特性が劣化する。
グして形成する手段について 利点 ゲート形成用レチクルと素子分離膜を形成する際の耐酸
化膜であるシリコン窒化膜のエッチング用レチクルの位
置合わせが容易で、メモリ・セル寸法を小さくできる。
バーズ・ビークに起因するソース消去領域のばらつきが
小さく、消去分布が向上する。 不利点 素子分離膜のエッチング工程が必要であり、工程数が増
加する。素子分離膜のエッチング時に於けるプラズマ・
ダメージを受けて消去特性が劣化する。
【０００７】また、ソース消去法に於いては、消去時に
ソースから基板に流れるバンド間トンネル電流を低減さ
せる必要があり、その理由は、消去時のトンネル酸化膜
中へのホール注入を低減させ、消去特性、信頼性（例え
ばサイクリング特性、データ・リテンション特性など）
を向上させる為である。
ソースから基板に流れるバンド間トンネル電流を低減さ
せる必要があり、その理由は、消去時のトンネル酸化膜
中へのホール注入を低減させ、消去特性、信頼性（例え
ばサイクリング特性、データ・リテンション特性など）
を向上させる為である。
【０００８】前記したような問題の対策としては、ソー
ス領域を二重拡散構造で形成する手段が知られている。
但し、ドレイン領域は、チャネル・ホット・エレクトロ
ンに依る書き込み特性を向上させる為、高濃度不純物領
域のみに依って構成されている。従って、ソース領域に
於ける低濃度ソース領域を形成する際には、ドレイン領
域形成予定部分をレジスト膜などで覆っておく必要があ
る。
ス領域を二重拡散構造で形成する手段が知られている。
但し、ドレイン領域は、チャネル・ホット・エレクトロ
ンに依る書き込み特性を向上させる為、高濃度不純物領
域のみに依って構成されている。従って、ソース領域に
於ける低濃度ソース領域を形成する際には、ドレイン領
域形成予定部分をレジスト膜などで覆っておく必要があ
る。
【０００９】図６乃至図１４は従来の技術を説明する為
の工程要所に於けるフラッシュ・メモリを表す要部切断
平面図及び要部切断側面図であって、何れの図に於いて
も、（Ａ）が要部切断平面図、そして、（Ｂ）乃至
（Ｄ）が要部切断側面図であり、（Ｂ）は（Ａ）に於け
る線Ｘ−Ｘに沿う要部切断側面、（Ｃ）は（Ａ）に於け
る線Ｙ１−Ｙ１に沿う要部切断側面、（Ｄ）は（Ａ）に
於ける線Ｙ２−Ｙ２に沿う要部切断側面である。以下、
これ等の図を参照しつつ説明する。尚、ここで説明する
フラッシュ・メモリはソース消去のＮＯＲ型を対象とし
ている。
の工程要所に於けるフラッシュ・メモリを表す要部切断
平面図及び要部切断側面図であって、何れの図に於いて
も、（Ａ）が要部切断平面図、そして、（Ｂ）乃至
（Ｄ）が要部切断側面図であり、（Ｂ）は（Ａ）に於け
る線Ｘ−Ｘに沿う要部切断側面、（Ｃ）は（Ａ）に於け
る線Ｙ１−Ｙ１に沿う要部切断側面、（Ｄ）は（Ａ）に
於ける線Ｙ２−Ｙ２に沿う要部切断側面である。以下、
これ等の図を参照しつつ説明する。尚、ここで説明する
フラッシュ・メモリはソース消去のＮＯＲ型を対象とし
ている。
【００１０】図６参照 ６−（１） 熱酸化法を適用することに依り、シリコン基板１上に厚
さ約２５〔ｎｍ〕程度のシリコン酸化膜であるパッド酸
化膜２を形成する。
さ約２５〔ｎｍ〕程度のシリコン酸化膜であるパッド酸
化膜２を形成する。
【００１１】６−（２） ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉ
ｔｉｏｎ）法を適用することに依り、厚さ約１７０〔ｎ
ｍ〕程度のシリコン窒化膜である耐酸化マスク膜３を形
成する。
ｔｉｏｎ）法を適用することに依り、厚さ約１７０〔ｎ
ｍ〕程度のシリコン窒化膜である耐酸化マスク膜３を形
成する。
【００１２】６−（３） リソグラフィ技術に於けるレジスト・プロセス、及び、
ドライ・エッチング法を適用することに依り、耐酸化マ
スク膜３のエッチングを行なって、素子分離膜形成予定
部分がスペースとなるようにライン・アンド・スペース
・パターンを形成する。
ドライ・エッチング法を適用することに依り、耐酸化マ
スク膜３のエッチングを行なって、素子分離膜形成予定
部分がスペースとなるようにライン・アンド・スペース
・パターンを形成する。
【００１３】６−（４） 耐酸化マスク膜３を利用する選択的熱酸化法を適用する
ことに依り、厚さ約４００〔ｎｍ〕程度のシリコン酸化
膜である素子分離膜４を形成する。
ことに依り、厚さ約４００〔ｎｍ〕程度のシリコン酸化
膜である素子分離膜４を形成する。
【００１４】図７参照 ７−（１） 選択的熱酸化を行なった際に用いたシリコン窒化膜であ
る耐酸化マスク膜３を除去する。
る耐酸化マスク膜３を除去する。
【００１５】７−（２） 前処理としてパッド酸化膜２を除去してから、熱酸化法
を適用することに依り、厚さ約１０〔ｎｍ〕程度のシリ
コン酸化膜であるトンネル酸化膜５を形成する。
を適用することに依り、厚さ約１０〔ｎｍ〕程度のシリ
コン酸化膜であるトンネル酸化膜５を形成する。
【００１６】７−（３） ＣＶＤ法を適用することに依り、厚さ約１５０〔ｎｍ〕
程度の第一層目多結晶シリコン膜を形成する。
程度の第一層目多結晶シリコン膜を形成する。
【００１７】７−（４） リソグラフィ技術に於けるレジスト・プロセス、及び、
ドライ・エッチング法を適用することに依り、第一層目
多結晶シリコン膜を素子分離膜４と平行になるようにパ
ターニングしてフローティング・ゲート６を形成する。
ドライ・エッチング法を適用することに依り、第一層目
多結晶シリコン膜を素子分離膜４と平行になるようにパ
ターニングしてフローティング・ゲート６を形成する。
【００１８】図８参照 ８−（１） ＣＶＤ法を適用することに依り、ＯＮＯ、即ち、ボトム
酸化膜（厚さ例えば７０〔ｎｍ〕）、シリコン窒化膜
（厚さ例えば１２〔ｎｍ〕）、トップ酸化膜（厚さ例え
ば３〔ｎｍ〕）で構成された層間絶縁膜７を形成する。
酸化膜（厚さ例えば７０〔ｎｍ〕）、シリコン窒化膜
（厚さ例えば１２〔ｎｍ〕）、トップ酸化膜（厚さ例え
ば３〔ｎｍ〕）で構成された層間絶縁膜７を形成する。
【００１９】８−（２） ＣＶＤ法を適用することに依り、厚さ約３５０〔ｎｍ〕
の程度の第二層目多結晶シリコン膜を形成する。
の程度の第二層目多結晶シリコン膜を形成する。
【００２０】８−（３） リソグラフィ技術に於けるレジスト・プロセス、及び、
ドライ・エッチング法を適用することに依り、第二層目
多結晶シリコン膜を素子分離膜４に直交するようにパタ
ーニングしてコントロール・ゲート８を形成する。
ドライ・エッチング法を適用することに依り、第二層目
多結晶シリコン膜を素子分離膜４に直交するようにパタ
ーニングしてコントロール・ゲート８を形成する。
【００２１】図９参照 ９−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ドレイン領域形成予定部分を覆い、コン
トロール・ゲート８と平行なパターンのレジスト膜９を
形成する。
ることに依り、ドレイン領域形成予定部分を覆い、コン
トロール・ゲート８と平行なパターンのレジスト膜９を
形成する。
【００２２】図１０参照 １０−（１） イオン注入法を適用することに依り、イオン加速エネル
ギを例えば６０〔ｋｅＶ〕、ドーズ量を例えば１〜５×
１０14〔cm-2〕として燐（Ｐ）イオンの打ち込みを行な
って低濃度ソース領域１０Ａを形成する。
ギを例えば６０〔ｋｅＶ〕、ドーズ量を例えば１〜５×
１０14〔cm-2〕として燐（Ｐ）イオンの打ち込みを行な
って低濃度ソース領域１０Ａを形成する。
【００２３】これは、ソース消去時にソース領域から基
板へ流れるバンド間トンネル電流を低減させ、トンネル
酸化膜５中へのホール注入を抑止して、消去特性、信頼
性を向上させる為の二重拡散領域を形成するプロセスの
一環である。
板へ流れるバンド間トンネル電流を低減させ、トンネル
酸化膜５中へのホール注入を抑止して、消去特性、信頼
性を向上させる為の二重拡散領域を形成するプロセスの
一環である。
【００２４】尚、ドレイン領域は、書き込み特性向上の
為、高濃度の領域のみで構成するので、低濃度のイオン
注入時には、レジスト膜９で覆うようにする。
為、高濃度の領域のみで構成するので、低濃度のイオン
注入時には、レジスト膜９で覆うようにする。
【００２５】図１１参照 １１−（１） ドレイン領域形成予定部分を覆っていたレジスト膜９を
除去し、イオン注入法を適用することに依り、イオン加
速エネルギを例えば６０〔ｋｅＶ〕、ドーズ量を例えば
１〜８×１０15〔cm-2〕として砒素（Ａｓ）イオンの打
ち込みを行なって高濃度ソース領域１０Ｂ及び高濃度ド
レイン領域１１を形成する。尚、便宜上、低濃度ソース
領域１０Ａと高濃度ソース領域１０Ｂとでソース領域１
０とする。
除去し、イオン注入法を適用することに依り、イオン加
速エネルギを例えば６０〔ｋｅＶ〕、ドーズ量を例えば
１〜８×１０15〔cm-2〕として砒素（Ａｓ）イオンの打
ち込みを行なって高濃度ソース領域１０Ｂ及び高濃度ド
レイン領域１１を形成する。尚、便宜上、低濃度ソース
領域１０Ａと高濃度ソース領域１０Ｂとでソース領域１
０とする。
【００２６】１１−（２） 温度を９００〔℃〕程度とする熱処理を行なって注入不
純物を熱拡散し、高濃度ソース領域１０Ｂとゲートとの
オーバラップ領域を確保する。
純物を熱拡散し、高濃度ソース領域１０Ｂとゲートとの
オーバラップ領域を確保する。
【００２７】ソース消去法では、ゲート・ソースのオー
バラップ領域に於いて消去を行なう為、オーバラップ領
域の生成は必須であり、従って、低濃度不純物領域の形
成は云うまでもなく、高濃度不純物領域の形成もサイド
・ウォールの形成前に行なうことが必要である。尚、こ
のオーバラップ領域は消去領域と呼ばれる。
バラップ領域に於いて消去を行なう為、オーバラップ領
域の生成は必須であり、従って、低濃度不純物領域の形
成は云うまでもなく、高濃度不純物領域の形成もサイド
・ウォールの形成前に行なうことが必要である。尚、こ
のオーバラップ領域は消去領域と呼ばれる。
【００２８】１１−（３） 通常の技法、例えばＣＶＤ法に依る絶縁膜の形成、ドラ
イ・エッチング法に依る異方性エッチングを行なって、
周辺回路のトランジスタをＬＤＤ（ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）構造にする為、ゲートなどの側
面にサイド・ウォール１２を形成する。尚、この場合、
メモリに於けるトランジスタのゲートにもサイド・ウォ
ール１２が形成される。因みに、周辺回路のトランジス
タに於ける低濃度不純物領域の形成はメモリとは別個に
行なっていて、その際は、メモリの部分はレジストで覆
うことは云うまでもない。
イ・エッチング法に依る異方性エッチングを行なって、
周辺回路のトランジスタをＬＤＤ（ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）構造にする為、ゲートなどの側
面にサイド・ウォール１２を形成する。尚、この場合、
メモリに於けるトランジスタのゲートにもサイド・ウォ
ール１２が形成される。因みに、周辺回路のトランジス
タに於ける低濃度不純物領域の形成はメモリとは別個に
行なっていて、その際は、メモリの部分はレジストで覆
うことは云うまでもない。
【００２９】図１２参照 １２−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、図９について説明した工程で用いたマス
クと同じマスクを用い、ドレイン領域１１を覆うレジス
ト膜１３を形成する。
ることに依り、図９について説明した工程で用いたマス
クと同じマスクを用い、ドレイン領域１１を覆うレジス
ト膜１３を形成する。
【００３０】図１３参照 １３−（１） 各ソース領域１０が並ぶライン上にある素子分離膜４を
エッチングして分断する。
エッチングして分断する。
【００３１】ゲート側面にサイド・ウォール１２を形成
した後に素子分離膜４の分断を行なう理由は、消去領
域、即ち、ソース領域１０のゲート側エッジであるオー
バラップ領域をサイド・ウォール１２で覆い、エッチン
グ時のプラズマ・ダメージを低減させ、消去特性の劣化
を防ぐ為である。尚、図１３の（Ｃ）と（Ｄ）には、素
子分離膜４を分断した後に残ったサイド・ウォールを記
号１２Ａで指示してある。
した後に素子分離膜４の分断を行なう理由は、消去領
域、即ち、ソース領域１０のゲート側エッジであるオー
バラップ領域をサイド・ウォール１２で覆い、エッチン
グ時のプラズマ・ダメージを低減させ、消去特性の劣化
を防ぐ為である。尚、図１３の（Ｃ）と（Ｄ）には、素
子分離膜４を分断した後に残ったサイド・ウォールを記
号１２Ａで指示してある。
【００３２】図１４参照 １４−（１） レジスト膜１３を残したまま、イオン注入法を適用する
ことに依り、イオン加速エネルギを例えば６０〔ｋｅ
Ｖ〕、ドーズ量を例えば５×１０15〔cm-2〕として砒素
（Ａｓ）イオンの打ち込みを行なってソース接続領域１
４を形成する。尚、ソース領域１０とソース接続領域１
４とでソース・ラインを構成している。
ことに依り、イオン加速エネルギを例えば６０〔ｋｅ
Ｖ〕、ドーズ量を例えば５×１０15〔cm-2〕として砒素
（Ａｓ）イオンの打ち込みを行なってソース接続領域１
４を形成する。尚、ソース領域１０とソース接続領域１
４とでソース・ラインを構成している。
【００３３】前記説明した従来の手段に於いては、同じ
パターンである低濃度ソース領域形成用マスクと素子分
離膜エッチング・マスクを二回に亙って形成しているの
で、製造工程数の増加、従って、コスト・アップに結び
付いていることは云うまでもない。
パターンである低濃度ソース領域形成用マスクと素子分
離膜エッチング・マスクを二回に亙って形成しているの
で、製造工程数の増加、従って、コスト・アップに結び
付いていることは云うまでもない。
【００３４】この場合、製造工程数を低減するには、前
記二回に亙る工程を同じマスクを用いて同時に行なうと
良いが、サイド・ウォール形成前に両工程を実施した場
合、素子分離膜のエッチング時にソース領域のゲート側
エッジがプラズマ・ダメージを受けて消去性能が低下す
る。
記二回に亙る工程を同じマスクを用いて同時に行なうと
良いが、サイド・ウォール形成前に両工程を実施した場
合、素子分離膜のエッチング時にソース領域のゲート側
エッジがプラズマ・ダメージを受けて消去性能が低下す
る。
【００３５】また、サイド・ウォール形成後に両工程を
実施した場合、ゲート・ソースのオーバラップ幅を確保
する為、多大の熱処理を必要とし、微細化を妨げること
になる。
実施した場合、ゲート・ソースのオーバラップ幅を確保
する為、多大の熱処理を必要とし、微細化を妨げること
になる。
【００３６】
【発明が解決しようとする課題】簡単な手段をとること
に依って、サイド・ウォール形成後に同じマスクを用い
て低濃度ソース領域の形成と素子分離膜エッチングを行
なっても、少ない熱処理でオーバラップ幅を確保するこ
とができるようにする。
に依って、サイド・ウォール形成後に同じマスクを用い
て低濃度ソース領域の形成と素子分離膜エッチングを行
なっても、少ない熱処理でオーバラップ幅を確保するこ
とができるようにする。
【００３７】
【課題を解決するための手段】本発明では、サイド・ウ
ォール形成後に同じマスクを用いて低濃度ソース領域の
形成と素子分離膜エッチングを行ない、低濃度ソース領
域を形成する際、不純物イオンをゲート側壁に対して角
度をつけて打ち込み、サイド・ウォール下まで不純物が
入り込むようにして、少ない熱処理で所要のオーバラッ
プ幅を確保できるようにすることが基本になっている。
ォール形成後に同じマスクを用いて低濃度ソース領域の
形成と素子分離膜エッチングを行ない、低濃度ソース領
域を形成する際、不純物イオンをゲート側壁に対して角
度をつけて打ち込み、サイド・ウォール下まで不純物が
入り込むようにして、少ない熱処理で所要のオーバラッ
プ幅を確保できるようにすることが基本になっている。
【００３８】前記したところから、本発明に依る半導体
装置の製造方法に於いては、（１）素子分離膜（例えば
素子分離膜４）及びゲート絶縁膜（例えばトンネル酸化
膜５）が形成された基板（例えばシリコン基板１）に於
ける前記ゲート絶縁膜上にゲート（例えばフローティン
グ・ゲート６、層間絶縁膜７、コントロール・ゲート８
など）を形成する工程と、前記ゲート側面にサイド・ウ
ォール（例えばサイド・ウォール１２及び１２Ａ）を形
成してからドレイン領域形成予定部分をレジスト膜（例
えばレジスト膜９）で覆う工程と、前記レジスト膜をマ
スクとしてソース・ライン形成予定部分に表出されてい
る前記素子分離膜をエッチングする工程と、前記レジス
ト膜を残したまま前記サイド・ウォール下に不純物イオ
ンを入り込ませる為に斜めの角度（例えばゲートに対し
て垂直から４°以上の角度）で打ち込んで低濃度ソース
領域（例えば低濃度ソース領域１０Ａ）を形成する工程
と、前記レジスト膜を除去してから前記サイド・ウォー
ル下に不純物イオンを入り込ませる為に斜めの角度で打
ち込んで高濃度ソース領域（例えば高濃度ソース領域１
０Ｂ）及び高濃度ドレイン領域（例えば高濃度ドレイン
領域１１）及び高濃度ソース接続領域（例えば高濃度ソ
ース接続領域１４）を形成する工程とが含まれてなるこ
とを特徴とするか、又は、
装置の製造方法に於いては、（１）素子分離膜（例えば
素子分離膜４）及びゲート絶縁膜（例えばトンネル酸化
膜５）が形成された基板（例えばシリコン基板１）に於
ける前記ゲート絶縁膜上にゲート（例えばフローティン
グ・ゲート６、層間絶縁膜７、コントロール・ゲート８
など）を形成する工程と、前記ゲート側面にサイド・ウ
ォール（例えばサイド・ウォール１２及び１２Ａ）を形
成してからドレイン領域形成予定部分をレジスト膜（例
えばレジスト膜９）で覆う工程と、前記レジスト膜をマ
スクとしてソース・ライン形成予定部分に表出されてい
る前記素子分離膜をエッチングする工程と、前記レジス
ト膜を残したまま前記サイド・ウォール下に不純物イオ
ンを入り込ませる為に斜めの角度（例えばゲートに対し
て垂直から４°以上の角度）で打ち込んで低濃度ソース
領域（例えば低濃度ソース領域１０Ａ）を形成する工程
と、前記レジスト膜を除去してから前記サイド・ウォー
ル下に不純物イオンを入り込ませる為に斜めの角度で打
ち込んで高濃度ソース領域（例えば高濃度ソース領域１
０Ｂ）及び高濃度ドレイン領域（例えば高濃度ドレイン
領域１１）及び高濃度ソース接続領域（例えば高濃度ソ
ース接続領域１４）を形成する工程とが含まれてなるこ
とを特徴とするか、又は、
【００３９】（２）素子分離膜及びゲート絶縁膜が形成
された基板に於ける前記ゲート絶縁膜上にゲートを形成
する工程と、不純物イオンの打ち込みを行って高濃度ソ
ース領域及び高濃度ドレイン領域及び高濃度ソース接続
領域などの高濃度不純物拡散領域を形成する工程と、前
記ゲート側面にサイド・ウォールを形成してからドレイ
ン領域形成予定部分をレジスト膜で覆う工程と、前記レ
ジスト膜をマスクとしてソース・ライン形成予定部分に
表出されている前記素子分離膜をエッチングする工程
と、前記レジスト膜を残したまま前記サイド・ウォール
下に不純物イオンを入り込ませる為に斜めの角度で打ち
込んで低濃度ソース領域を形成する工程とが含まれてな
ることを特徴とする。
された基板に於ける前記ゲート絶縁膜上にゲートを形成
する工程と、不純物イオンの打ち込みを行って高濃度ソ
ース領域及び高濃度ドレイン領域及び高濃度ソース接続
領域などの高濃度不純物拡散領域を形成する工程と、前
記ゲート側面にサイド・ウォールを形成してからドレイ
ン領域形成予定部分をレジスト膜で覆う工程と、前記レ
ジスト膜をマスクとしてソース・ライン形成予定部分に
表出されている前記素子分離膜をエッチングする工程
と、前記レジスト膜を残したまま前記サイド・ウォール
下に不純物イオンを入り込ませる為に斜めの角度で打ち
込んで低濃度ソース領域を形成する工程とが含まれてな
ることを特徴とする。
【００４０】前記手段を採ることに依り、低濃度ソース
領域形成用マスクと素子分離膜エッチング用マスクを兼
用することが可能となるので、製造工程数は減少し、そ
の結果、コスト・ダウンが実現され、また、サイド・ウ
ォール形成後に高濃度ソース領域など高濃度不純物領域
を形成する際、不純物イオンをゲート側壁に対して角度
をもたせて打ち込むことに依って、多大な熱処理を行な
うことなく、オーバラップ領域、即ち、消去領域の幅を
充分に確保することができ、しかも、ソース・ライン領
域形成の不純物イオン注入工程を別設する必要もなくな
る。
領域形成用マスクと素子分離膜エッチング用マスクを兼
用することが可能となるので、製造工程数は減少し、そ
の結果、コスト・ダウンが実現され、また、サイド・ウ
ォール形成後に高濃度ソース領域など高濃度不純物領域
を形成する際、不純物イオンをゲート側壁に対して角度
をもたせて打ち込むことに依って、多大な熱処理を行な
うことなく、オーバラップ領域、即ち、消去領域の幅を
充分に確保することができ、しかも、ソース・ライン領
域形成の不純物イオン注入工程を別設する必要もなくな
る。
【００４１】
【発明の実施の形態】図１乃至図５は本発明に於ける一
実施の形態を説明する為の工程要所に於ける半導体装置
を表す要部切断平面図及び要部切断側面図であって、何
れの図に於いても、（Ａ）が要部切断平面図、また、
（Ｂ）乃至（Ｄ）が要部切断側面図であり、（Ｂ）は
（Ａ）に於ける線Ｘ−Ｘに沿う要部切断側面、（Ｃ）は
（Ａ）に於ける線Ｙ１−Ｙ１に沿う要部切断側面、
（Ｄ）は（Ａ）に於ける線Ｙ２−Ｙ２に沿う要部切断側
面である。以下、これ等の図を参照しつつ説明する。
尚、ここでも、半導体装置はソース消去のＮＯＲ型フラ
ッシュ・メモリであって、図６乃至図１４に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
実施の形態を説明する為の工程要所に於ける半導体装置
を表す要部切断平面図及び要部切断側面図であって、何
れの図に於いても、（Ａ）が要部切断平面図、また、
（Ｂ）乃至（Ｄ）が要部切断側面図であり、（Ｂ）は
（Ａ）に於ける線Ｘ−Ｘに沿う要部切断側面、（Ｃ）は
（Ａ）に於ける線Ｙ１−Ｙ１に沿う要部切断側面、
（Ｄ）は（Ａ）に於ける線Ｙ２−Ｙ２に沿う要部切断側
面である。以下、これ等の図を参照しつつ説明する。
尚、ここでも、半導体装置はソース消去のＮＯＲ型フラ
ッシュ・メモリであって、図６乃至図１４に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
【００４２】本発明に於いても、図６に見られるシリコ
ン基板１の状態から図８に見られるコントロール・ゲー
ト８を形成するまでは、従来の技術と変わりないので、
その説明を省略し、次の段階から説明することにする。
ン基板１の状態から図８に見られるコントロール・ゲー
ト８を形成するまでは、従来の技術と変わりないので、
その説明を省略し、次の段階から説明することにする。
【００４３】図１参照 １−（１） ＣＶＤ法を適用することに依って、厚さが例えば３００
〔ｎｍ〕であるＳｉＯ2 からなる絶縁膜を形成する。
〔ｎｍ〕であるＳｉＯ2 からなる絶縁膜を形成する。
【００４４】１−（２） エッチング・ガスをＣＦ4 ／ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、工程１−（１）で形
成した絶縁膜の異方性エッチングを行なってサイド・ウ
ォール１２を形成する。
ッチング法を適用することに依り、工程１−（１）で形
成した絶縁膜の異方性エッチングを行なってサイド・ウ
ォール１２を形成する。
【００４５】この場合、サイド・ウォール１２は、周辺
回路のトランジスタに於けるゲートの側面にも形成さ
れ、そのサイド・ウォール１２は、ソース領域及びドレ
イン領域の特にドレイン領域をＬＤＤ構造にする為に利
用される。
回路のトランジスタに於けるゲートの側面にも形成さ
れ、そのサイド・ウォール１２は、ソース領域及びドレ
イン領域の特にドレイン領域をＬＤＤ構造にする為に利
用される。
【００４６】図２参照 ２−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ドレイン領域形成予定部分を覆い、コン
トロール・ゲート８と平行に延在するパターンのレジス
ト膜１３を形成する。
ることに依り、ドレイン領域形成予定部分を覆い、コン
トロール・ゲート８と平行に延在するパターンのレジス
ト膜１３を形成する。
【００４７】図３参照 ３−（１） ソース領域形成予定部分上及びソース・ライン領域形成
予定部分上に在る素子分離膜４の部分をエッチングして
分断する。
予定部分上に在る素子分離膜４の部分をエッチングして
分断する。
【００４８】ソース領域形成予定部分及びソース・ライ
ン領域形成予定部分に面するゲートの側面及び素子分離
膜４の側面には、サイド・ウォール１２が除去されて小
さくなった残りやサイド・ウォール１２の影響を受継い
だサイド・ウォールが生成されるので、これをサイド・
ウォール１２Ａとして指示してある。
ン領域形成予定部分に面するゲートの側面及び素子分離
膜４の側面には、サイド・ウォール１２が除去されて小
さくなった残りやサイド・ウォール１２の影響を受継い
だサイド・ウォールが生成されるので、これをサイド・
ウォール１２Ａとして指示してある。
【００４９】図４参照 ４−（１） レジスト膜１３を残したままの状態に於いて、イオン注
入法を適用して、イオン加速エネルギを例えば６０〔ｋ
ｅＶ〕、ドーズ量を例えば１〜５×１０14〔cm-2〕と
し、注入角度をゲートに垂直な方向に対して例えば３０
°の角度をなす斜め方向から燐（Ｐ）イオンの打ち込み
を行ない、低濃度ソース領域１０Ａを形成する。尚、通
常のサイド・ウォールをもつ半導体装置の場合、斜め方
向の角度は４°以上にしないと効果がないことが多い。
入法を適用して、イオン加速エネルギを例えば６０〔ｋ
ｅＶ〕、ドーズ量を例えば１〜５×１０14〔cm-2〕と
し、注入角度をゲートに垂直な方向に対して例えば３０
°の角度をなす斜め方向から燐（Ｐ）イオンの打ち込み
を行ない、低濃度ソース領域１０Ａを形成する。尚、通
常のサイド・ウォールをもつ半導体装置の場合、斜め方
向の角度は４°以上にしないと効果がないことが多い。
【００５０】前記した通り、イオンはゲート側面に対し
て角度をもって注入されるので、サイド・ウォール１２
Ａの下にも充分入り込んでいる。
て角度をもって注入されるので、サイド・ウォール１２
Ａの下にも充分入り込んでいる。
【００５１】図５参照 ５−（１） レジスト剥離液中に浸漬してレジスト膜１３を除去して
から、イオン注入法を適用し、イオン加速エネルギを例
えば６０〔ｋｅＶ〕、ドーズ量を例えば１〜８×１０15
〔cm-2〕、注入角度をゲート側面に対して例えば３０°
として砒素（Ａｓ）イオンの打ち込みを行い、高濃度ソ
ース領域１０Ｂ、高濃度ドレイン領域１１、高濃度ソー
ス接続領域１４を形成する。
から、イオン注入法を適用し、イオン加速エネルギを例
えば６０〔ｋｅＶ〕、ドーズ量を例えば１〜８×１０15
〔cm-2〕、注入角度をゲート側面に対して例えば３０°
として砒素（Ａｓ）イオンの打ち込みを行い、高濃度ソ
ース領域１０Ｂ、高濃度ドレイン領域１１、高濃度ソー
ス接続領域１４を形成する。
【００５２】５−（２） 温度を例えば９００〔℃〕として時間６０〔分〕の熱処
理を行なって、不純物を拡散させ、ゲート・ソースのオ
ーバラップ領域を確保する。
理を行なって、不純物を拡散させ、ゲート・ソースのオ
ーバラップ領域を確保する。
【００５３】本発明は、前記実施の形態に限られること
なく、他に多くの改変を実現することができ、例えば、
高濃度ソース領域、高濃度ドレイン領域、高濃度ソース
接続領域などの高濃度不純物拡散領域の形成をサイド・
ウォール形成前に形成してオーバラップ領域を確保した
後、メモリに於けるトランジスタの低濃度ソース領域を
形成するイオン注入をサイド・ウォールの形成及び素子
分離膜の分断を行なった後に注入角度をつけて実施する
ようにしても良い。
なく、他に多くの改変を実現することができ、例えば、
高濃度ソース領域、高濃度ドレイン領域、高濃度ソース
接続領域などの高濃度不純物拡散領域の形成をサイド・
ウォール形成前に形成してオーバラップ領域を確保した
後、メモリに於けるトランジスタの低濃度ソース領域を
形成するイオン注入をサイド・ウォールの形成及び素子
分離膜の分断を行なった後に注入角度をつけて実施する
ようにしても良い。
【００５４】
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、素子分離膜及びゲート絶縁膜が形成された基板
に於けるゲート絶縁膜上にゲートを形成し、ゲート側面
にサイド・ウォールを形成してからドレイン領域形成予
定部分をレジスト膜で覆い、レジスト膜をマスクとして
ソース・ライン形成予定部分に表出されている素子分離
膜をエッチングし、レジスト膜を残したままサイド・ウ
ォール下に不純物イオンを入り込ませる為に斜めの角度
で打ち込んで低濃度ソース領域を形成し、レジスト膜を
除去してからサイド・ウォール下に不純物イオンを入り
込ませる為に斜めの角度で打ち込んで高濃度ソース領域
及び高濃度ドレイン領域及び高濃度ソース接続領域を形
成する。
いては、素子分離膜及びゲート絶縁膜が形成された基板
に於けるゲート絶縁膜上にゲートを形成し、ゲート側面
にサイド・ウォールを形成してからドレイン領域形成予
定部分をレジスト膜で覆い、レジスト膜をマスクとして
ソース・ライン形成予定部分に表出されている素子分離
膜をエッチングし、レジスト膜を残したままサイド・ウ
ォール下に不純物イオンを入り込ませる為に斜めの角度
で打ち込んで低濃度ソース領域を形成し、レジスト膜を
除去してからサイド・ウォール下に不純物イオンを入り
込ませる為に斜めの角度で打ち込んで高濃度ソース領域
及び高濃度ドレイン領域及び高濃度ソース接続領域を形
成する。
【００５５】前記構成を採ることに依り、低濃度ソース
領域形成用マスクと素子分離膜エッチング用マスクを兼
用することが可能となるので、製造工程数は減少し、そ
の結果、コスト・ダウンが実現され、また、サイド・ウ
ォール形成後に高濃度ソース領域など高濃度不純物領域
を形成する際、不純物イオンをゲート側壁に対して角度
をもたせて打ち込むことに依って、多大な熱処理を行な
うことなく、オーバラップ領域、即ち、消去領域の幅を
充分に確保することができ、しかも、ソース・ライン領
域形成の不純物イオン注入工程を別設する必要もなくな
る。
領域形成用マスクと素子分離膜エッチング用マスクを兼
用することが可能となるので、製造工程数は減少し、そ
の結果、コスト・ダウンが実現され、また、サイド・ウ
ォール形成後に高濃度ソース領域など高濃度不純物領域
を形成する際、不純物イオンをゲート側壁に対して角度
をもたせて打ち込むことに依って、多大な熱処理を行な
うことなく、オーバラップ領域、即ち、消去領域の幅を
充分に確保することができ、しかも、ソース・ライン領
域形成の不純物イオン注入工程を別設する必要もなくな
る。
【図１】本発明に於ける一実施の形態を説明する為の工
程要所に於ける半導体装置を表す要部切断平面図及び要
部切断側面図である。
程要所に於ける半導体装置を表す要部切断平面図及び要
部切断側面図である。
【図２】本発明に於ける一実施の形態を説明する為の工
程要所に於ける半導体装置を表す要部切断平面図及び要
部切断側面図である。
程要所に於ける半導体装置を表す要部切断平面図及び要
部切断側面図である。
【図３】本発明に於ける一実施の形態を説明する為の工
程要所に於ける半導体装置を表す要部切断平面図及び要
部切断側面図である。
程要所に於ける半導体装置を表す要部切断平面図及び要
部切断側面図である。
【図４】本発明に於ける一実施の形態を説明する為の工
程要所に於ける半導体装置を表す要部切断平面図及び要
部切断側面図である。
程要所に於ける半導体装置を表す要部切断平面図及び要
部切断側面図である。
【図５】本発明に於ける一実施の形態を説明する為の工
程要所に於ける半導体装置を表す要部切断平面図及び要
部切断側面図である。
程要所に於ける半導体装置を表す要部切断平面図及び要
部切断側面図である。
【図６】従来の技術を説明する為の工程要所に於けるフ
ラッシュ・メモリを表す要部切断平面図及び要部切断側
面図である。
ラッシュ・メモリを表す要部切断平面図及び要部切断側
面図である。
【図７】従来の技術を説明する為の工程要所に於けるフ
ラッシュ・メモリを表す要部切断平面図及び要部切断側
面図である。
ラッシュ・メモリを表す要部切断平面図及び要部切断側
面図である。
【図８】従来の技術を説明する為の工程要所に於けるフ
ラッシュ・メモリを表す要部切断平面図及び要部切断側
面図である。
ラッシュ・メモリを表す要部切断平面図及び要部切断側
面図である。
【図９】従来の技術を説明する為の工程要所に於けるフ
ラッシュ・メモリを表す要部切断平面図及び要部切断側
面図である。
ラッシュ・メモリを表す要部切断平面図及び要部切断側
面図である。
【図１０】従来の技術を説明する為の工程要所に於ける
フラッシュ・メモリを表す要部切断平面図及び要部切断
側面図である。
フラッシュ・メモリを表す要部切断平面図及び要部切断
側面図である。
【図１１】従来の技術を説明する為の工程要所に於ける
フラッシュ・メモリを表す要部切断平面図及び要部切断
側面図である。
フラッシュ・メモリを表す要部切断平面図及び要部切断
側面図である。
【図１２】従来の技術を説明する為の工程要所に於ける
フラッシュ・メモリを表す要部切断平面図及び要部切断
側面図である。
フラッシュ・メモリを表す要部切断平面図及び要部切断
側面図である。
【図１３】従来の技術を説明する為の工程要所に於ける
フラッシュ・メモリを表す要部切断平面図及び要部切断
側面図である。
フラッシュ・メモリを表す要部切断平面図及び要部切断
側面図である。
【図１４】従来の技術を説明する為の工程要所に於ける
フラッシュ・メモリを表す要部切断平面図及び要部切断
側面図である。
フラッシュ・メモリを表す要部切断平面図及び要部切断
側面図である。
１ シリコン基板 ２ パッド酸化膜 ３ 耐酸化マスク膜 ４ 素子分離膜 ５ トンネル酸化膜 ６ フローティング・ゲート ７ 層間絶縁膜 ８ コントロール・ゲート ９ レジスト膜 １０ ソース領域 １０Ａ 低濃度ソース領域 １０Ｂ 高濃度ソース領域 １１ 高濃度ドレイン領域 １２及び１２Ａ サイド・ウォール １３ レジスト膜 １４ 高濃度ソース接続領域
Claims (2)
- 【請求項１】素子分離膜及びゲート絶縁膜が形成された
基板に於ける前記ゲート絶縁膜上にゲートを形成する工
程と、 前記ゲート側面にサイド・ウォールを形成してからドレ
イン領域形成予定部分をレジスト膜で覆う工程と、 前記レジスト膜をマスクとしてソース・ライン形成予定
部分に表出されている前記素子分離膜をエッチングする
工程と、 前記レジスト膜を残したまま前記サイド・ウォール下に
不純物イオンを入り込ませる為に斜めの角度で打ち込ん
で低濃度ソース領域を形成する工程と、 前記レジスト膜を除去してから前記サイド・ウォール下
に不純物イオンを入り込ませる為に斜めの角度で打ち込
んで高濃度ソース領域及び高濃度ドレイン領域及び高濃
度ソース接続領域を形成する工程とが含まれてなること
を特徴とする半導体装置の製造方法。 - 【請求項２】素子分離膜及びゲート絶縁膜が形成された
基板に於ける前記ゲート絶縁膜上にゲートを形成する工
程と、 不純物イオンの打ち込みを行って高濃度ソース領域及び
高濃度ドレイン領域及び高濃度ソース接続領域などの高
濃度不純物拡散領域を形成する工程と、 前記ゲート側面にサイド・ウォールを形成してからドレ
イン領域形成予定部分をレジスト膜で覆う工程と、 前記レジスト膜をマスクとしてソース・ライン形成予定
部分に表出されている前記素子分離膜をエッチングする
工程と、 前記レジスト膜を残したまま前記サイド・ウォール下に
不純物イオンを入り込ませる為に斜めの角度で打ち込ん
で低濃度ソース領域を形成する工程とが含まれてなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21166397A JP3613312B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21166397A JP3613312B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154638A true JPH1154638A (ja) | 1999-02-26 |
| JP3613312B2 JP3613312B2 (ja) | 2005-01-26 |
Family
ID=16609542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21166397A Expired - Lifetime JP3613312B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3613312B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196479A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| KR100602327B1 (ko) * | 1999-06-28 | 2006-07-14 | 주식회사 하이닉스반도체 | 플래쉬 이이피롬 셀의 자기정렬 소스 형성 방법 |
-
1997
- 1997-08-06 JP JP21166397A patent/JP3613312B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100602327B1 (ko) * | 1999-06-28 | 2006-07-14 | 주식회사 하이닉스반도체 | 플래쉬 이이피롬 셀의 자기정렬 소스 형성 방법 |
| JP2001196479A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| JP4564646B2 (ja) * | 1999-12-27 | 2010-10-20 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3613312B2 (ja) | 2005-01-26 |
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