JPH1153307A - Serial interface bus transmitting and receiving circuit - Google Patents
Serial interface bus transmitting and receiving circuitInfo
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- JPH1153307A JPH1153307A JP21525497A JP21525497A JPH1153307A JP H1153307 A JPH1153307 A JP H1153307A JP 21525497 A JP21525497 A JP 21525497A JP 21525497 A JP21525497 A JP 21525497A JP H1153307 A JPH1153307 A JP H1153307A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、データ信号線お
よびクロック信号線の2本の信号線により情報の転送を
行うシリアルインタフェースバス送受信回路に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial interface bus transmitting / receiving circuit for transferring information by using two signal lines, a data signal line and a clock signal line.
【0002】[0002]
【従来の技術】従来のシリアルインタフェースバス送受
信回路としてはI2 Cバスがあり、TV製品やVTR製
品などの電気回路に用いられるIC間の情報転送に用い
られている。図6は、従来のシリアルインタフェースバ
ス送受信回路の構成を示す回路図であり、図において、
1はシリアルインタフェースバスのデータが出力される
データ信号線、2はシリアルインタフェースバスのクロ
ック信号が出力されるクロック信号線であり、このシリ
アルインタフェースバスは図示していない例えばマイク
ロコントローラなどのマスタデバイスと接続されてい
る。3はデータ信号線1へ出力されたデータをこのシリ
アルインタフェースバス送受信回路へ取り込むためのデ
ータ用入力バッファ回路、4は当該シリアルインタフェ
ースバス送受信回路からデータをデータ信号線1へ出力
するためのデータ用出力バッファ回路、5はクロック信
号線2へ出力されたクロック信号を当該シリアルインタ
フェースバス送受信回路へ取り込むためのクロック用入
力バッファ回路である。2. Description of the Related Art As a conventional serial interface bus transmitting / receiving circuit, there is an I 2 C bus, which is used for information transfer between ICs used in electric circuits such as TV products and VTR products. FIG. 6 is a circuit diagram showing a configuration of a conventional serial interface bus transmission / reception circuit.
1 is a data signal line for outputting data of a serial interface bus, and 2 is a clock signal line for outputting a clock signal of the serial interface bus. This serial interface bus is connected to a master device (not shown) such as a microcontroller. It is connected. Reference numeral 3 denotes a data input buffer circuit for taking in the data output to the data signal line 1 into the serial interface bus transmission / reception circuit, and reference numeral 4 denotes a data input buffer circuit for outputting data from the serial interface bus transmission / reception circuit to the data signal line 1. The output buffer circuit 5 is a clock input buffer circuit for taking the clock signal output to the clock signal line 2 into the serial interface bus transmitting / receiving circuit.
【0003】6はストップ条件およびスタート条件を生
成するストップ・スタート条件生成回路であり、ストッ
プ条件検出用Dフリップフロップ6a、スタート条件検
出用Dフリップフロップ6b、ノア回路6c、ラッチ回
路6d、Dフリップフロップ6e、Dフリップフロップ
6fを備えている。スタート条件検出用Dフリップフロ
ップ6bのリセット端子は、前記マスタデバイスからク
ロック信号線2へ供給されたクロック信号がクロック用
入力バッファ回路5を介して出力されるクロック信号供
給ライン(以下、SCLという)と接続される。また、
スタート条件検出用Dフリップフロップ6bのクロック
信号入力端子は、前記マスタデバイスからデータ信号線
1へ供給されたデータがデータ用入力バッファ回路3を
介して出力されるデータ供給ライン(以下、SDAとい
う)と接続されている。また、スタート条件検出用Dフ
リップフロップ6bのデータ端子はVccラインと接続
されている。ストップ条件検出用Dフリップフロップ6
aのリセット端子は、スタート条件検出用Dフリップフ
ロップ6bの反転Q ̄出力端子と接続されている。ま
た、ストップ条件検出用Dフリップフロップ6aのクロ
ック信号入力端子は、前記SDAと接続されている。ま
た、スタート条件検出用Dフリップフロップ6aのデー
タ端子はVccラインと接続されている。A stop / start condition generating circuit 6 for generating a stop condition and a start condition includes a D flip-flop 6a for detecting a stop condition, a D flip-flop 6b for detecting a start condition, a NOR circuit 6c, a latch circuit 6d, and a D flip-flop. 6e and a D flip-flop 6f. A reset terminal of the start condition detecting D flip-flop 6b is connected to a clock signal supply line (hereinafter, referred to as SCL) through which a clock signal supplied from the master device to the clock signal line 2 is output via the clock input buffer circuit 5. Connected to Also,
A clock signal input terminal of the start condition detecting D flip-flop 6b is connected to a data supply line (hereinafter referred to as SDA) through which data supplied from the master device to the data signal line 1 is output via the data input buffer circuit 3. Is connected to The data terminal of the start condition detecting D flip-flop 6b is connected to the Vcc line. D flip-flop 6 for detecting stop condition
The reset terminal a is connected to the inverted Q # output terminal of the D flip-flop 6b for detecting the start condition. The clock signal input terminal of the stop condition detecting D flip-flop 6a is connected to the SDA. The data terminal of the start condition detecting D flip-flop 6a is connected to the Vcc line.
【0004】ノア回路6cのそれぞれの入力端子は、一
方の入力端子がストップ条件検出用Dフリップフロップ
6aの非反転Q出力端子と接続され、他方の入力端子が
スタート条件検出用Dフリップフロップ6bの非反転Q
出力端子と接続されている。また、ノア回路6cの出力
端子はラッチ回路6dのセット端子およびDフリップフ
ロップ6fのリセット端子と接続されている。Each of the input terminals of the NOR circuit 6c has one input terminal connected to the non-inverted Q output terminal of the D flip-flop 6a for detecting a stop condition and the other input terminal connected to the D flip-flop 6b for detecting a start condition. Non-inverted Q
Connected to output terminal. The output terminal of the NOR circuit 6c is connected to the set terminal of the latch circuit 6d and the reset terminal of the D flip-flop 6f.
【0005】ラッチ回路6dの非反転Q出力端子はDフ
リップフロップ6eのデータ端子と接続され、リセット
端子はDフリップフロップ6fの反転Q ̄出力端子と接
続されており、ラッチ回路6dの反転Q ̄出力端子から
はシリアルインタフェース動作の初期化を行うためのバ
スフリー信号(BUS FREE)が出力される。The non-inverted Q output terminal of the latch circuit 6d is connected to the data terminal of the D flip-flop 6e, the reset terminal is connected to the inverted Q output terminal of the D flip-flop 6f, and the inverted Q output of the latch circuit 6d. A bus free signal (BUS FREE) for initializing the serial interface operation is output from the output terminal.
【0006】Dフリップフロップ6eおよびDフリップ
フロップ6fのクロック信号入力端子は前記SCLと接
続され、Dフリップフロップ6eの非反転Q出力端子は
Dフリップフロップ6fのデータ端子と接続されてい
る。The clock signal input terminals of the D flip-flops 6e and 6f are connected to the SCL, and the non-inverted Q output terminal of the D flip-flop 6e is connected to the data terminal of the D flip-flop 6f.
【0007】7は制御論理部、8は8ビットのデータを
直並列変換または並直列変換する8ビットシフトレジス
タ、9はサブアドレスを内部状態として保持し出力する
Nビットカウンタ、10は8ビットシフトレジスタ8か
ら出力された内部情報またはアクノレッジを出力する出
力選択回路、11は出力選択回路10の出力に対しバス
規格で規定する遅延量を付加するための遅延回路、12
および14はデータ情報が書き込まれるサブアドレスを
デコードするアドレスデコーダ、13はアドレスデコー
ダ12のデコード出力によりデータ情報が書き込まれる
内部レジスタ、15はアドレスデコーダ14のデコード
出力によりデータ情報が書き込まれる内部レジスタであ
る。16および18は内部情報を読み出すためのサブア
ドレスをデコードするアドレスデコーダ、17はアドレ
スデコーダ16のデコード出力により内部情報を読み出
すための情報選択素子、19はアドレスデコーダ18の
デコード出力により内部情報を読み出すための情報選択
素子である。[0007] 7 is a control logic unit, 8 is an 8-bit shift register for converting 8-bit data from serial to parallel or parallel-to-serial, 9 is an N-bit counter for holding and outputting a sub address as an internal state, and 10 is an 8-bit shift register An output selection circuit for outputting internal information or acknowledgment output from 8; 11 a delay circuit for adding a delay amount specified by a bus standard to an output of the output selection circuit 10;
Reference numerals 14 and 14 denote an address decoder for decoding a sub-address to which data information is written, 13 an internal register to which data information is written by a decode output of the address decoder 12, and 15 an internal register to which data information is written by a decode output of the address decoder 14. . 16 and 18 are address decoders for decoding sub-addresses for reading internal information, 17 is an information selection element for reading internal information by decode output of the address decoder 16, and 19 is an information decoder for reading internal information by decode output of the address decoder 18. Information selection element.
【0008】制御論理部7は、データ用入力バッファ回
路3を介して前記SDAへ出力されたデータ、クロック
用入力バッファ回路5を介して前記SCLへ出力された
クロック信号、ラッチ回路6dの反転Q ̄出力端子から
出力されたバスフリー信号、および8ビットシフトレジ
スタ8により変換されたデータが供給され、これら各信
号をもとに操作信号PIDSC、SR8T、DATAO
UTEN、ACKOUT、SAEP、SALDC、ST
RBC、LQBOECを生成し、各制御信号線へ出力す
る。PIDSCは読み出された内部情報を8ビットシフ
トレジスタ8へロードするための操作信号、SR8Tは
8ビットシフトレジスタ8のシフトタイミングを規定す
る操作信号、DATAOUTENは出力選択回路10か
らの内部情報の出力を制御する操作信号、ACKOUT
は出力選択回路10からのアクノレッジの出力を制御す
る操作信号、SAEPはNビットカウンタ9の内部状態
を‘+1’更新するための操作信号である。SALDC
はNビットカウンタ9へサブアドレス情報をロードする
ための操作信号である。STRBCは内部レジスタ1
3,15へデータ情報を書き込むための操作信号であ
る。LQBOECは読み出された内部情報を8ビットシ
フトレジスタ8へ与えるための操作信号である。[0008] The control logic unit 7 comprises: a data output to the SDA via the data input buffer circuit 3; a clock signal output to the SCL via the clock input buffer circuit 5; (4) The bus-free signal output from the output terminal and the data converted by the 8-bit shift register 8 are supplied, and the operation signals PIDSC, SR8T, DATAO
UTEN, ACKOUT, SAEP, SALDC, ST
RBC and LQBOEC are generated and output to each control signal line. PIDSC is an operation signal for loading the read internal information into the 8-bit shift register 8, SR8T is an operation signal for defining the shift timing of the 8-bit shift register 8, and DATAOUTEN is the output of the internal information from the output selection circuit 10. ACKOUT to control the operation signal
Is an operation signal for controlling the output of the acknowledge from the output selection circuit 10, and SAEP is an operation signal for updating the internal state of the N-bit counter 9 by '+1'. SALDC
Is an operation signal for loading the sub-address information into the N-bit counter 9. STRBC is the internal register 1
This is an operation signal for writing data information to 3 and 15. LQBOEC is an operation signal for giving the read internal information to the 8-bit shift register 8.
【0009】次に動作について説明する。図7は、この
シリアルインタフェースバス送受信回路の動作を示すタ
イミングチャートである。先ず、SCL上のクロック信
号レベルが‘H’レベルのときのSDA上のデータの立
ち上がりエッジを検出することでDフリップフロップ6
aがストップ条件を検出する。Dフリップフロップ6a
の非反転Q出力端子からのストップ条件検出出力はノア
回路6cを経てラッチ回路6dのセット端子およびDフ
リップフロップ6fのリセット端子へ与えられる。この
結果、ラッチ回路6dはセットされて、ラッチ回路6d
の反転Q ̄出力であるバスフリー信号が有意となり制御
論理部7の動作を初期化する。引き続いてSCL上のク
ロック信号レベルが‘H’レベルのときのSDA上のデ
ータの立ち下がりエッジを検出することでDフリップフ
ロップ6bがスタート条件を検出する。Dフリップフロ
ップ6bの反転Q ̄出力端子からの出力はDフリップフ
ロップ6aをリセットして、Dフリップフロップ6aか
ら出力されていたストップ条件検出出力を消す。Dフリ
ップフロップ6bの非反転Q出力端子からのスタート条
件検出出力は、ノア回路6cを経てラッチ回路6dのセ
ット端子およびDフリップフロップ6fのリセット端子
へ与えられ、ラッチ回路6dはセット状態を維持し、制
御論理部7は前記初期化を継続する。Next, the operation will be described. FIG. 7 is a timing chart showing the operation of the serial interface bus transmitting / receiving circuit. First, by detecting the rising edge of the data on SDA when the clock signal level on SCL is at “H” level, the D flip-flop 6
a detects a stop condition. D flip-flop 6a
Is output to a set terminal of a latch circuit 6d and a reset terminal of a D flip-flop 6f via a NOR circuit 6c. As a result, the latch circuit 6d is set and the latch circuit 6d is set.
The bus-free signal, which is the inverted Q # output, becomes significant, and the operation of the control logic unit 7 is initialized. Subsequently, the D flip-flop 6b detects the start condition by detecting the falling edge of the data on SDA when the clock signal level on SCL is at "H" level. The output from the inverted Q # output terminal of the D flip-flop 6b resets the D flip-flop 6a and cancels the stop condition detection output output from the D flip-flop 6a. The start condition detection output from the non-inverting Q output terminal of the D flip-flop 6b is applied to the set terminal of the latch circuit 6d and the reset terminal of the D flip-flop 6f via the NOR circuit 6c, and the latch circuit 6d maintains the set state. , The control logic unit 7 continues the initialization.
【0010】次いで、シリアル転送操作が開始されて、
SCL上に負極性のクロック信号がマスタデバイスから
供給される。この結果、最初の前記クロック信号の
‘L’レベルによりDフリップフロップ6bはリセット
され、Dフリップフロップ6bの非反転Q出力端子から
出力されていたスタート条件検出出力は消える。この状
態ではラッチ回路6dはセット状態を維持しており前記
バスフリー信号は有意である。Next, a serial transfer operation is started,
A negative clock signal is supplied from the master device to the SCL. As a result, the D flip-flop 6b is reset by the first "L" level of the clock signal, and the start condition detection output output from the non-inverted Q output terminal of the D flip-flop 6b disappears. In this state, the latch circuit 6d maintains the set state, and the bus free signal is significant.
【0011】前記最初のクロック信号の立ち下がりエッ
ジにより、ラッチ回路6cの非反転Q出力はDフリップ
フロップ6eへ伝わり、さらに前記最初のクロック信号
の立ち上がりエッジにより、Dフリップフロップ6eへ
伝わったラッチ回路6cの非反転Q出力はDフリップフ
ロップ6fへ伝わり、この結果、Dフリップフロップ6
fの反転Q ̄出力によりラッチ回路6cはセット状態か
らリセット状態へ移行する。前記バスフリー信号はこの
時点で非有意となって、制御論理部7は動作を開始す
る。The non-inverted Q output of the latch circuit 6c is transmitted to the D flip-flop 6e by the falling edge of the first clock signal, and the latch circuit transmitted to the D flip-flop 6e by the rising edge of the first clock signal. 6c is transmitted to the D flip-flop 6f, and as a result, the D flip-flop 6f
The latch circuit 6c shifts from the set state to the reset state by the inverted Q # output of f. At this point, the bus free signal becomes insignificant, and the control logic unit 7 starts operating.
【0012】制御論理部7が動作を開始した状態で、始
めにSDA上にデバイスアドレス情報がマスタデバイス
から送られてくる。このデバイスアドレス情報は、8ビ
ットシフトレジスタ8へ入力される。8ビットシフトレ
ジスタ8は、制御論理部7から出力される操作信号SR
8Tにより駆動されて、前記デバイスアドレス情報の8
ビット転送終了時には当該デバイスアドレス情報をライ
ンLDB〈7:0〉へ出力する。このラインLDB
〈7:0〉へ出力されたデバイスアドレス情報が当該シ
リアルインタフェースバス送受信回路のデバイスアドレ
スと一致している場合には、制御論理部7は操作信号A
CKOUTを有意にすると同時に出力選択回路10を操
作信号DATAOUTENにより制御して、出力選択回
路10からアクノレッジ信号を出力する。この結果、デ
ータ信号線1には‘L’レベルのアクノレッジ信号が出
力される。一方、一致していない場合には、制御論理部
7は操作信号ACKOUTを有意にしないで内部動作を
停止する。なお、アクノレッジ期間にはマスタデバイス
は、データ信号線1を開放することによりスレーブのア
クノレッジを監視している。When the control logic unit 7 has started operation, first, device address information is sent from the master device to the SDA. This device address information is input to the 8-bit shift register 8. The 8-bit shift register 8 controls the operation signal SR output from the control logic unit 7.
8T, the device address information 8
At the end of the bit transfer, the device address information is output to line LDB <7: 0>. This line LDB
If the device address information output to <7: 0> matches the device address of the serial interface bus transmission / reception circuit, the control logic unit 7 outputs the operation signal A
At the same time as making CKOUT significant, the output selection circuit 10 is controlled by the operation signal DATAOUTEN to output an acknowledge signal from the output selection circuit 10. As a result, an “L” level acknowledge signal is output to the data signal line 1. On the other hand, if they do not match, the control logic unit 7 stops the internal operation without making the operation signal ACKOUT significant. In the acknowledgment period, the master device monitors the acknowledgment of the slave by opening the data signal line 1.
【0013】デバイスアドレス情報が当該シリアルイン
タフェースバス送受信回路のデバイスアドレスと一致し
ており、‘L’レベルのアクノレッジ信号が出力される
とともにデバイスアドレスのLSBが‘L’レベルであ
る場合には、データ情報の書き込みシーケンスが開始さ
れる。このシーケンスでは、サブアドレス情報がマスタ
デバイスからデータ信号線1を介して送られてくる。こ
のサブアドレス情報の8ビット転送終了時には8ビット
シフトレジスタ8は当該サブアドレス情報をラインLD
B〈7:0〉へ出力する。If the device address information matches the device address of the serial interface bus transmission / reception circuit, an "L" level acknowledge signal is output and the LSB of the device address is "L" level, the data An information writing sequence is started. In this sequence, the sub address information is sent from the master device via the data signal line 1. When the 8-bit transfer of the sub-address information is completed, the 8-bit shift register 8 stores the sub-address information in the line LD.
B <7: 0>.
【0014】制御論理部7は、操作信号ACKOUTを
有意にすると同時に操作信号DATAOUTENで制御
して出力選択回路10の出力にアクノレッジ信号を出力
する。このとき同時に制御論理部7の出力する操作信号
SALDCによりラインLDB<7:0>へ出力された
サブアドレス情報の値をNビットカウンタ9にロード
し、ラインLAB<N−1:0>へ出力されているサブ
アトレス情報を更新する。次に、マスタデバイスから送
られてくる書き込みデータ情報が入力され、8ビット転
送終了時には8ビットシフトレジスタ8は前記書き込み
データ情報をラインLDB〈7:0〉へ出力する。制御
論理部7は操作信号ACKOUTを有意にしてデータ信
号線1に‘L’レベルのアクノレッジ信号を出力すると
同時に内部レジスタへデータ情報の書き込みを行うため
の操作信号STRBCを有意にする。この結果、アドレ
スデコーダ12,14の中で、ラインLAB〈N−1:
0〉へ出力されたサブアドレスに対応するアドレスデコ
ーダだけが前記操作信号STRBCの有意期間中にライ
ンLDB〈7:0〉上の書き込みデータを内部レジスタ
13または内部レジスタ15に格納する。The control logic unit 7 outputs an acknowledge signal to the output of the output selection circuit 10 by controlling the operation signal DATAOUTEN while making the operation signal ACKOUT significant. At this time, the value of the sub-address information output to the line LDB <7: 0> is simultaneously loaded into the N-bit counter 9 by the operation signal SALDC output from the control logic unit 7 and output to the line LAB <N-1: 0>. Update the sub-atres information. Next, the write data information sent from the master device is input, and at the end of the 8-bit transfer, the 8-bit shift register 8 outputs the write data information to the line LDB <7: 0>. The control logic unit 7 makes the operation signal ACKOUT significant and outputs an acknowledgment signal of 'L' level to the data signal line 1 and at the same time makes the operation signal STRBC for writing data information to the internal register significant. As a result, in the address decoders 12 and 14, the line LAB <N-1:
0> stores the write data on the line LDB <7: 0> in the internal register 13 or the internal register 15 during the significant period of the operation signal STRBC.
【0015】以降、引き続いて書き込みデータ情報が8
ビット入力される毎に、制御論理部7の出力する操作信
号SAEPによりNビットカウンタ9の内容が‘+1’
更新される。そして、ラインLAB〈N−1:0〉上の
サブアドレスが更新され前記内部レジスタへの書き込み
データの更新動作が繰り返される。STOP条件の検出
もしくは再START条件の検出により書き込みデータ
更新動作は終了する。Thereafter, the write data information continues to be 8
Every time a bit is input, the operation signal SAEP output from the control logic unit 7 causes the content of the N-bit counter 9 to be "+1".
Be updated. Then, the sub address on the line LAB <N-1: 0> is updated, and the operation of updating the write data to the internal register is repeated. The write data update operation ends when the STOP condition is detected or the START condition is detected again.
【0016】デバイスアドレス情報に対し‘L’レベル
のアクノレッジ信号が出力され、かつデバイスアドレス
のLSBが‘H’レベルである場合にはデータ情報の読
み出しシーケンスが開始される。‘L’レベルのアクノ
レッジ信号を出力した直後に、アドレスデコーダ16,
18の中でラインLAB〈N−1:0〉上に出力されて
いるサブドレスに対応するアドレスデコーダだけが、操
作信号LQBOECの有意期間中に読み出しデータをラ
インLQB〈7:0〉上に出力する。操作信号LQBO
ECの有意期間が十分に覆うタイミングで制御論理部7
により生成され出力された操作信号PIDSCによりラ
インLQB〈7:0〉上の前記読み出しデータが8ビッ
トシフトレジスタ8にロードされる。入力されるSCL
上のクロック信号の立ち上がりエッジとタイミングを同
じにして、制御論理部7から出力される操作信号SR8
Tにより8ビットシフトレジスタ8は読み出しデータを
シリアルデータに変換し出力選択回路10へ出力する。
制御論理部7の出力する操作信号DATAOUTENに
より、出力選択回路10は前記シリアルデータに変換さ
れた前記読み出しデータを出力する。なお、出力選択回
路10から出力された前記読み出しデータは遅延回路1
1によりバス規格が規定する遅延が施されてデータ信号
線1へ出力される。When an acknowledgment signal of "L" level is output for the device address information and the LSB of the device address is at "H" level, a data information read sequence is started. Immediately after outputting the "L" level acknowledge signal, the address decoder 16,
Only the address decoder corresponding to the sub-address output on line LAB <N-1: 0> among 18 outputs read data on line LQB <7: 0> during the significant period of operation signal LQBOEC. . Operation signal LQBO
The control logic unit 7 at the timing when the significant period of EC sufficiently covers
The read data on the line LQB <7: 0> is loaded into the 8-bit shift register 8 by the operation signal PIDSC generated and output by the above. SCL to be input
The operation signal SR8 output from the control logic unit 7 with the same timing as the rising edge of the upper clock signal
According to T, the 8-bit shift register 8 converts the read data into serial data and outputs it to the output selection circuit 10.
In response to the operation signal DATAOUTEN output from the control logic unit 7, the output selection circuit 10 outputs the read data converted to the serial data. Note that the read data output from the output selection circuit 10 is
1 is delayed by the bus standard and output to the data signal line 1.
【0017】8ビット出力後にマスタデバイスがSDA
上のデータを‘L’操作している場合には、制御論理部
7の出力する操作信号SAEPによりNビットカウンタ
9の内部状態は‘+1’更新され、ラインLAB〈N−
1:0〉上のサブアドレスを更新し読み出しデータ出力
動作を繰り返す。8ビット出力後にマスタデバイスがS
DA上のデータを‘H’操作している場合には、データ
信号線1を解放する状態で内部動作を停止する。After the 8-bit output, the master device
When the above data is operated by “L”, the internal state of the N-bit counter 9 is updated by “+1” by the operation signal SAEP output from the control logic unit 7, and the line LAB <N−
1: 0>, and the read data output operation is repeated. Master device outputs S after 8 bits output
When the data on DA is being operated by “H”, the internal operation is stopped in a state where the data signal line 1 is released.
【0018】このようにシリアルインタフェースバス送
受信回路をスレーブとしてマスタデバイスとの間で情報
転送を行うためには、SCL上の信号レベルが‘H’レ
ベルのときのSDA上のデータが‘H’レベルから
‘L’レベルへ変化することで開始条件をマスタデバイ
スが生成し、またSCL上の信号レベルが‘H’レベル
のときのSDA上のデータが‘L’レベルから‘H’レ
ベルへ変化することでマスタデバイスが停止条件を生成
する。また、SCL上の信号レベルが‘H’レベルのと
きのSDA上のデータの状態は一定でなければならず、
‘L’レベルのときのみ状態変更が許される。また、こ
れらの定義を成立させるためにSCL上の信号レベルが
‘H’レベルから‘L’レベルへの変化を起点として最
低300nsecのSDA上のデータが変化してはいけ
ないSDA信号ホールド時間を設けるなどのタイミング
制約条件が決められている。In order to transfer information to and from the master device using the serial interface bus transmission / reception circuit as a slave, data on the SDA when the signal level on the SCL is at the "H" level is "H" level. From the “L” level to the “L” level, the master device generates a start condition, and the data on the SDA when the signal level on the SCL is the “H” level changes from the “L” level to the “H” level. This causes the master device to generate a stop condition. When the signal level on the SCL is “H” level, the state of the data on the SDA must be constant,
State change is allowed only at the "L" level. Further, in order to satisfy these definitions, an SDA signal hold time of at least 300 nsec in which data on the SDA must not change starting from the change of the signal level on the SCL from the “H” level to the “L” level is provided. And other timing constraints.
【0019】[0019]
【発明が解決しようとする課題】従来のシリアルインタ
フェースバス送受信回路は以上のように構成されている
ので、マスタデバイスに接続された複数のスレーブの中
で前記SDA信号ホールド時間を設けるというタイミン
グ制約条件を満足していないシリアルインタフェースバ
ス送受信回路が存在すると、他のスレーブにとってSD
A上のデータとSCL上のクロック信号とが同時的に変
化する場合が生じることになって誤動作する可能性が大
きくなる課題があった。Since the conventional serial interface bus transmission / reception circuit is configured as described above, the timing constraint condition that the SDA signal hold time is provided among a plurality of slaves connected to the master device. If there is a serial interface bus transmitting / receiving circuit that does not satisfy
There has been a problem that the data on A and the clock signal on SCL may change simultaneously and the possibility of malfunction may increase.
【0020】このような誤動作を引き起こす原因は、バ
スに複数のスレーブを接続した状態においては、バスラ
インの保有する抵抗値や寄生容量およびバスに接続する
スレーブの入力容量が各スレーブ入力端でのSDA上の
信号とSCL上の信号の伝搬遅延量をばらつかせるた
め、他のスレーブへのSDA上のデータとSCL上のク
ロック信号とが同時的に変化する場合が生じるからであ
る。この誤動作についてさらに説明すると、誤動作を引
き起こすスレーブがアクノレッジまたはデータ読み出し
出力動作時に、他のスレーブで前記通信の開始条件や停
止条件の検出が成立してしまい、引き続くSDA上の情
報が、マスタデバイスではデータとして管理している転
送サイクルにおいて前記他のスレーブでアドレスとして
受信され、この受信されたアドレスが前記他のスレーブ
のデバイスアドレスと一致した場合に当該スレーブでは
送受信動作が起動されてしまう。このような誤動作を起
す場合には誤反応を起したスレーブのSDA入力端にお
いて遅延要素を付加することにより対処している。しか
しながらこのような誤反応は、対象となるスレーブの持
つ機能の多様性および前述のバスの電気的な環境の変化
が関係することから早期の発見が困難である。また、こ
のようなシリアルインタフェースバス送受信回路を内蔵
した製品のシリアルインタフェース機能をテストする際
には、テスト時間を短縮するためにバス規格で規定して
いる以上の高速安定動作が望まれるが、このように高速
動作させる場合には、前記SDA入力端とSCL入力端
の入力位相管理がテスタの動作精度に左右されず、また
タイミング制約条件の設定が容易であることが望まれる
課題があった。The cause of such a malfunction is that, when a plurality of slaves are connected to the bus, the resistance value and the parasitic capacitance of the bus line and the input capacitance of the slave connected to the bus are changed at each slave input terminal. This is because, in order to vary the amount of propagation delay between the signal on the SDA and the signal on the SCL, data on the SDA to another slave and the clock signal on the SCL may change simultaneously. This malfunction will be further described. When the slave causing the malfunction performs an acknowledgment or data read / output operation, the other slaves detect the start condition and stop condition of the communication, and the subsequent information on the SDA is transmitted to the master device. In the transfer cycle managed as data, the other slave receives the address as an address, and when the received address matches the device address of the other slave, the slave starts a transmission / reception operation. Such a malfunction is dealt with by adding a delay element at the SDA input terminal of the slave that caused the malfunction. However, such an erroneous reaction is difficult to detect early because it is related to the variety of functions of the target slave and the change in the electrical environment of the bus. When testing the serial interface function of a product incorporating such a serial interface bus transmission / reception circuit, high-speed stable operation beyond that specified by the bus standard is desired to reduce the test time. In such a high-speed operation, there is a problem that it is desired that the input phase management of the SDA input terminal and the SCL input terminal does not depend on the operation accuracy of the tester, and that it is easy to set timing constraint conditions.
【0021】この発明は、上記のような課題を解決する
ためになされたもので、マスタデバイスに接続された複
数のスレーブの中で他のスレーブの誤動作の原因となる
前記タイミング制約条件を満足しないものがあっても、
誤動作の影響を受けにくい、誤動作に対する耐性を向上
させたシリアルインタフェースバス送受信回路を得るこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and does not satisfy the timing constraint condition which causes a malfunction of another slave among a plurality of slaves connected to a master device. Even if there is something,
An object of the present invention is to provide a serial interface bus transmission / reception circuit which is hardly affected by a malfunction and has improved resistance to a malfunction.
【0022】また、この発明はシリアルインタフェース
機能をテストする際のテスト時間を短縮できるシリアル
インタフェースバス送受信回路を得ることを目的とす
る。It is another object of the present invention to provide a serial interface bus transmitting / receiving circuit capable of reducing a test time for testing a serial interface function.
【0023】[0023]
【課題を解決するための手段】請求項1記載の発明に係
るシリアルインタフェースバス送受信回路は、データ信
号線を介して前記マスタデバイスから入力された前記デ
ータおよび前記クロック信号線を介して前記マスタデバ
イスから入力されたクロック信号をもとに、マスタデバ
イスとの間のデータ送受の停止および前記データ送受の
開始を検出して当該検出結果を出力するとともに、前記
クロック信号の信号レベルによりリセットされるデータ
送受停止・開始検出手段と、該データ送受停止・開始検
出手段による検出結果をもとに時限動作を行い、設定さ
れた時間経過後にストップ条件認識信号およびスタート
条件認識信号を出力する条件認識信号時限出力手段と、
前記データ送受のための初期化を指示する初期化指示信
号を前記条件認識信号時限出力手段の出力をもとに生成
し出力する初期化指示信号生成手段と、前記クロック信
号をもとに前記初期化指示信号生成手段が出力した前記
初期化指示信号をリセットする初期化指示信号リセット
手段と、前記初期化指示信号生成手段の出力する初期化
指示信号をもとにデータ送受のための初期化を実行し、
前記初期化指示信号リセット手段により前記初期化指示
信号がリセットされた後、前記クロック信号と同期して
データを前記マスタデバイスとの間で送受する制御手段
とを備えるようにしたものである。According to a first aspect of the present invention, there is provided a serial interface bus transmitting / receiving circuit according to the present invention, wherein the data input from the master device via a data signal line and the master device via the clock signal line. Based on the clock signal input from the CPU, the stop of data transmission / reception to / from the master device and the start of the data transmission / reception are detected to output the detection result, and the data reset by the signal level of the clock signal A condition recognition signal time period for performing a timed operation based on detection results by the transmission / reception stop / start detection means and the data transmission / reception stop / start detection means, and outputting a stop condition recognition signal and a start condition recognition signal after a set time has elapsed. Output means;
Initialization instruction signal generation means for generating and outputting an initialization instruction signal for instructing initialization for data transmission / reception based on the output of the condition recognition signal timed output means; and Initialization instruction signal reset means for resetting the initialization instruction signal output by the initialization instruction signal generation means, and initialization for data transmission / reception based on the initialization instruction signal output from the initialization instruction signal generation means. Run,
After the initialization instruction signal is reset by the initialization instruction signal reset means, control means for transmitting and receiving data to and from the master device in synchronization with the clock signal is provided.
【0024】請求項2記載の発明に係るシリアルインタ
フェースバス送受信回路は、条件認識信号時限出力手段
の出力またはデータ送受停止・開始検出手段が検出した
マスタデバイスとの間のデータ送受の停止、前記データ
送受の開始の検出結果をもとに、データ送受のための初
期化を指示する初期化指示信号を生成し出力する初期化
指示信号生成手段を備えるようにしたものである。According to a second aspect of the present invention, there is provided a serial interface bus transmission / reception circuit which stops the data transmission / reception to / from the master device detected by the output of the condition recognition signal timed output means or the data transmission / reception stop / start detection means. An initialization instruction signal generating means for generating and outputting an initialization instruction signal for instructing initialization for data transmission / reception based on a detection result of start of transmission / reception is provided.
【0025】請求項3記載の発明に係るシリアルインタ
フェースバス送受信回路は、データ信号線を介して入力
されたデータとクロック信号線を介して入力されたクロ
ック信号との相互入力条件を判定するために使用する判
定データを格納する判定データ格納手段と、該判定デー
タ格納手段に格納した判定データをもとに、前記相互入
力条件を判定する相互入力条件判定手段と、該相互入力
条件判定手段による判定結果を格納する判定結果格納手
段と、該判定結果格納手段に格納した前記判定結果をマ
スタデバイスから読み出す判定結果読出手段とを備える
ようにしたものである。According to a third aspect of the present invention, there is provided a serial interface bus transmitting / receiving circuit for determining a mutual input condition between data input through a data signal line and a clock signal input through a clock signal line. Determination data storage means for storing determination data to be used, mutual input condition determination means for determining the mutual input condition based on the determination data stored in the determination data storage means, and determination by the mutual input condition determination means A judgment result storing means for storing a result, and a judgment result reading means for reading the judgment result stored in the judgment result storing means from a master device are provided.
【0026】[0026]
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1は、この実施の形態1のシリアルイ
ンタフェースバス送受信回路の構成を示す回路図であ
る。図1において、1はシリアルインタフェースバスの
データが出力されるデータ信号線、2はシリアルインタ
フェースバスのクロック信号が出力されるクロック信号
線であり、このシリアルインタフェースバスは図示して
いない例えばマイクロコントローラなどのマスタデバイ
スと接続されている。3はデータ信号線1へ出力された
データをこのシリアルインタフェースバス送受信回路へ
取り込むためのデータ用入力バッファ回路、4は当該シ
リアルインタフェースバス送受信回路からデータをデー
タ信号線1へ出力するためのデータ用出力バッファ回
路、5はクロック信号線2へ出力されたクロック信号を
当該シリアルインタフェースバス送受信回路へ取り込む
ためのクロック用入力バッファ回路である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below. Embodiment 1 FIG. FIG. 1 is a circuit diagram showing a configuration of the serial interface bus transmitting / receiving circuit according to the first embodiment. In FIG. 1, reference numeral 1 denotes a data signal line to which data of a serial interface bus is output, and 2 denotes a clock signal line to which a clock signal of the serial interface bus is output. Connected to the master device. Reference numeral 3 denotes a data input buffer circuit for taking in the data output to the data signal line 1 into the serial interface bus transmission / reception circuit, and reference numeral 4 denotes a data input buffer circuit for outputting data from the serial interface bus transmission / reception circuit to the data signal line 1. The output buffer circuit 5 is a clock input buffer circuit for taking the clock signal output to the clock signal line 2 into the serial interface bus transmitting / receiving circuit.
【0027】100はストップ条件およびスタート条件
を生成するストップ・スタート条件生成回路であり、ス
トップ条件検出用Dフリップフロップ(データ送受停止
・開始検出手段)6a、スタート条件検出用Dフリップ
フロップ(データ送受停止・開始検出手段)6b、第1
時限計測回路(条件認識信号時限出力手段)54、第2
時限計測回路(条件認識信号時限出力手段)56、NO
R回路6c、ラッチ回路(初期化指示信号生成手段)6
d、Dフリップフロップ(初期化指示信号リセット手
段)6e、Dフリップフロップ(初期化指示信号リセッ
ト手段)6fを備えている。第1時限計測回路54およ
び第2時限計測回路56に設定されている時限値は、ス
トップ条件、スタート条件をマスタデバイスが生成する
ためのデータ、クロックの変化であるか、スレーブデバ
イスのアクノレッジ出力や読み出しデータ出力の動作に
よるデータ、クロックの変化であるかの識別を可能にす
る値に設定されている。ストップ条件検出用Dフリップ
フロップ6a、スタート条件検出用Dフリップフロップ
6bのリセット端子は、前記マスタデバイスからクロッ
ク信号線2へ供給されたクロック信号がクロック用入力
バッファ回路5を介して入力されるSCL(クロック信
号供給ライン)と接続されている。また、ストップ条件
検出用Dフリップフロップ6aおよびスタート条件検出
用Dフリップフロップ6bのクロック信号入力端子は、
前記マスタデバイスからデータ信号線1へ供給されたデ
ータがデータ用入力バッファ回路3を介して入力される
SDA(データ供給ライン)と接続されている。また、
ストップ条件検出用Dフリップフロップ6aおよびスタ
ート条件検出用Dフリップフロップ6bのデータ端子は
Vccラインと接続されている。Reference numeral 100 denotes a stop / start condition generating circuit for generating a stop condition and a start condition. The stop condition detection D flip-flop (data transmission / reception stop / start detection means) 6a and the start condition detection D flip-flop (data transmission / reception) are provided. Stop / start detection means) 6b, first
Time measurement circuit (condition recognition signal time output means) 54, second
Time measurement circuit (condition recognition signal time output means) 56, NO
R circuit 6c, latch circuit (initialization instruction signal generation means) 6
d, a D flip-flop (initialization instruction signal resetting means) 6e and a D flip-flop (initialization instruction signal resetting means) 6f. The time value set in the first time measurement circuit 54 and the second time measurement circuit 56 may be a change in data or clock for generating a stop condition and a start condition by the master device, or an acknowledge output of the slave device. The value is set to a value that enables identification of a change in data or clock due to a read data output operation. The reset terminals of the D flip-flop 6a for detecting the stop condition and the D flip-flop 6b for detecting the start condition are connected to the SCL to which the clock signal supplied from the master device to the clock signal line 2 is input via the clock input buffer circuit 5. (Clock signal supply line). The clock signal input terminals of the D flip-flop 6a for detecting the stop condition and the D flip-flop 6b for detecting the start condition are:
The data supplied from the master device to the data signal line 1 is connected to an SDA (data supply line) input via a data input buffer circuit 3. Also,
The data terminals of the D flip-flop 6a for detecting the stop condition and the D flip-flop 6b for detecting the start condition are connected to the Vcc line.
【0028】ストップ条件検出用Dフリップフロップ6
aの非反転Q出力端子は、第1時限計測回路54のリセ
ット端子と接続されている。また、スタート条件検出用
Dフリップフロップ6bの非反転Q出力端子は第2時限
計測回路56のリセット端子と接続されている。第1時
限計測回路54および第2時限計測回路56のクロック
入力端子には内部クロックが供給されている。NOR回
路6cの一方の入力端子は第1時限計測回路54のFL
AG出力端子と接続され、また他方の入力端子は第2時
限計測回路56のFLAG出力端子と接続されている。
第2時限計測回路56のFLAG出力端子は、また、第
1時限計測回路54の第2リセット端子(R_FLA
G)と接続されている。NOR回路6cの出力端子はラ
ッチ回路6dのセット端子およびDフリップフロップ6
fのリセット端子と接続されている。D flip-flop 6 for detecting stop condition
The non-inverted Q output terminal of a is connected to the reset terminal of the first time measurement circuit 54. The non-inverted Q output terminal of the D flip-flop 6b for detecting a start condition is connected to the reset terminal of the second time measuring circuit 56. Internal clocks are supplied to clock input terminals of the first time measurement circuit 54 and the second time measurement circuit 56. One input terminal of the NOR circuit 6c is connected to the FL of the first time measurement circuit 54.
The other input terminal is connected to the FLAG output terminal of the second time measuring circuit 56.
The FLAG output terminal of the second time measurement circuit 56 is connected to the second reset terminal (R_FLA) of the first time measurement circuit 54.
G). The output terminal of the NOR circuit 6c is connected to the set terminal of the latch circuit 6d and the D flip-flop 6.
f is connected to the reset terminal.
【0029】ラッチ回路6dの非反転Q出力端子はDフ
リップフロップ6eのデータ端子と接続され、リセット
端子はDフリップフロップ6fの反転Q ̄出力端子と接
続されており、ラッチ回路6dの反転Q ̄出力端子から
はシリアルインタフェース動作の初期化を行うためのバ
スフリー信号(BUS FREE)が出力される。The non-inverted Q output terminal of the latch circuit 6d is connected to the data terminal of the D flip-flop 6e, the reset terminal is connected to the inverted Q output terminal of the D flip-flop 6f, and the inverted Q output of the latch circuit 6d. A bus free signal (BUS FREE) for initializing the serial interface operation is output from the output terminal.
【0030】Dフリップフロップ6eおよびDフリップ
フロップ6fのクロック信号入力端子は前記SCLと接
続され、Dフリップフロップ6eの非反転Q出力端子は
Dフリップフロップ6fのデータ端子と接続されてい
る。The clock signal input terminals of the D flip-flops 6e and 6f are connected to the SCL, and the non-inverted Q output terminal of the D flip-flop 6e is connected to the data terminal of the D flip-flop 6f.
【0031】7は制御論理部(制御手段)、8は8ビッ
トのデータを直並列変換または並直列変換する8ビット
シフトレジスタ、9はサブアドレスを内部状態として保
持し出力するNビットカウンタ、10は8ビットシフト
レジスタ8から出力された内部データまたはアクノレッ
ジを出力する出力選択回路、11は出力選択回路10の
出力に対しバス規格で規定する遅延量を付加するための
遅延回路、12および14はデータ情報が書き込まれる
サブアドレスをデコードするアドレスデコーダ、13は
アドレスデコーダ12のデコード出力によりデータ情報
が書き込まれる内部レジスタ、15はアドレスデコーダ
14のデコード出力によりデータ情報が書き込まれる内
部レジスタである。16および18は内部データを読み
出すためのサブアドレスをデコードするアドレスデコー
ダ、17はアドレスデコーダ16のデコード出力により
内部データを読み出すための情報選択素子、19はアド
レスデコーダ18のデコード出力により内部データを読
み出すための情報選択素子である。7 is a control logic unit (control means), 8 is an 8-bit shift register that converts 8-bit data into serial-parallel or parallel-serial, 9 is an N-bit counter that holds and outputs a subaddress as an internal state, and 10 is An output selection circuit for outputting internal data or acknowledgment output from the 8-bit shift register 8; 11, a delay circuit for adding a delay amount specified by the bus standard to the output of the output selection circuit 10; An address decoder 13 decodes a sub-address to which information is written, 13 is an internal register to which data information is written by a decode output of the address decoder 12, and 15 is an internal register to which data information is written by a decode output of the address decoder 14. 16 and 18 are address decoders for decoding sub-addresses for reading internal data, 17 is an information selection element for reading internal data based on the decoded output of the address decoder 16, and 19 is an information decoder for reading internal data based on the decoded output of the address decoder 18. Information selection element.
【0032】制御論理部7は、データ用入力バッファ回
路3を介して前記SDAへ入力されたデータ、クロック
用入力バッファ回路5を介して前記SCLへ入力された
クロック信号、ラッチ回路6dの反転Q ̄出力端子から
出力されたバスフリー信号、および8ビットシフトレジ
スタ8により変換されたデータが供給され、これら各信
号をもとに操作信号PIDSC、SR8T、DATAO
UTEN、ACKOUT、SAEP、SALDC、ST
RBC、LQBOECを生成し、各制御信号線へ出力す
る。PIDSCは読み出された内部情報を8ビットシフ
トレジスタ8へロードするための操作信号、SR8Tは
8ビットシフトレジスタ8のシフトタイミングを規定す
る操作信号、DATAOUTENは出力選択回路10か
らの内部情報の出力を制御する操作信号、ACKOUT
は出力選択回路10からのアクノレッジの出力を制御す
る操作信号、SAEPはNビットカウンタ9の内部状態
を‘+1’更新するための操作信号である。SALDC
はNビットカウンタ9へサブアドレス情報をロードする
ための操作信号である。STRBCは内部レジスタ1
3,15へデータ情報を書き込むための操作信号であ
る。LQBOECは読み出された内部情報を8ビットシ
フトレジスタ8へ与えるための操作信号である。The control logic unit 7 is configured to control the data input to the SDA via the data input buffer circuit 3, the clock signal input to the SCL via the clock input buffer circuit 5, and the inverted Q of the latch circuit 6d. (4) The bus-free signal output from the output terminal and the data converted by the 8-bit shift register 8 are supplied, and the operation signals PIDSC, SR8T, DATAO
UTEN, ACKOUT, SAEP, SALDC, ST
RBC and LQBOEC are generated and output to each control signal line. PIDSC is an operation signal for loading the read internal information into the 8-bit shift register 8, SR8T is an operation signal for defining the shift timing of the 8-bit shift register 8, and DATAOUTEN is the output of the internal information from the output selection circuit 10. ACKOUT to control the operation signal
Is an operation signal for controlling the output of the acknowledge from the output selection circuit 10, and SAEP is an operation signal for updating the internal state of the N-bit counter 9 by '+1'. SALDC
Is an operation signal for loading the sub-address information into the N-bit counter 9. STRBC is the internal register 1
This is an operation signal for writing data information to 3 and 15. LQBOEC is an operation signal for giving the read internal information to the 8-bit shift register 8.
【0033】ストップ条件検出用Dフリップフロップ6
aおよびスタート条件検出用Dフリップフロップ6b
は、SCL上のクロック信号のレベルが‘L’レベルの
ときには非有意化される。ストップ条件検出用Dフリッ
プフロップ6aは、SCL上のクロック信号のレベルが
‘H’レベルのときのSDA上へ供給されているデータ
の立ち上がりエッジを検出し、非反転Q出力端子からの
出力であるSTOP条件を有意化する。また、スタート
条件検出用Dフリップフロップ6bは、SCL上のクロ
ック信号のレベルが‘H’レベルのときのSDA上へ供
給されているデータの立ち下かりエッジを検出し、非反
転Q出力端子からの出力であるSART条件を有意化す
る。D flip-flop 6 for detecting stop condition
a and D flip-flop 6b for detecting start condition
Is made insignificant when the level of the clock signal on the SCL is 'L' level. The stop condition detecting D flip-flop 6a detects a rising edge of data supplied to the SDA when the level of the clock signal on the SCL is at the “H” level, and outputs the signal from the non-inverted Q output terminal. STOP condition is significant. The start condition detecting D flip-flop 6b detects the falling edge of the data supplied to the SDA when the level of the clock signal on the SCL is at the “H” level, and outputs the signal from the non-inverted Q output terminal. The SART condition which is the output of is made significant.
【0034】STOP条件もしくはSTART条件が成
立すると第1時限計測回路54、第2時限計測回路56
が動作を開始し、既定の時限に達すると第1時限計測回
路54のFLAG出力端子からの信号WDT_STO
P、第2時限計測回路56のFLAG出力端子からの信
号WDTSTARTが有意になる。ストップ条件検出用
Dフリップフロップ6aの非反転Q出力端子から出力さ
れるSTOP条件が非有意の場合、第1時限計測回路5
4の時限計測機能は初期化される。但し、信号WDT_
STOPの出力機能の初期化は、信号WDT_STAR
Tの非有意から有意への変化エッジにより実行される。
START条件が非有意の場合、第2時限計測回路56
の時限計測機能と信号WDT_STARTの出力機能は
共に初期化される。これら信号WDT_STOP、WD
T_STARTによりNOR回路6cの出力が有意とな
りラッチ回路6dをセットする。ラッチ回路6dの反転
Q ̄出力端子からの出力は、バスフリー信号としてシリ
アルインタフェース動作を初期化する。When the STOP condition or the START condition is satisfied, the first time measuring circuit 54 and the second time measuring circuit 56
Starts operation, and when a predetermined time period is reached, a signal WDT_STO from the FLAG output terminal of the first time measurement circuit 54 is output.
P, the signal WDTSTART from the FLAG output terminal of the second time measurement circuit 56 becomes significant. If the STOP condition output from the non-inverted Q output terminal of the D flip-flop 6a for detecting a stop condition is insignificant, the first time measurement circuit 5
The time measurement function of No. 4 is initialized. However, the signal WDT_
The initialization of the STOP output function is performed by the signal WDT_STAR.
Implemented by the transition edge from T insignificant to significant.
If the START condition is insignificant, the second time measurement circuit 56
The time measurement function and the output function of the signal WDT_START are both initialized. These signals WDT_STOP, WD
The output of the NOR circuit 6c becomes significant by T_START, and the latch circuit 6d is set. The output from the inverted Q # output terminal of the latch circuit 6d initializes the serial interface operation as a bus-free signal.
【0035】ラッチ回路6dの非反転Q出力端子からの
出力は、SCL上の負極性クロック信号の立ち下がりエ
ッジでDフリップフロップ6eに取り込まれ非反転Q出
力端子から出力され、この出力は前記負極性クロック信
号の次の立ち上がりエッジでDフリップフロップ6fに
伝搬する。Dフリップフロップ6fの反転Q ̄出力端子
からの出力はラッチ回路6dをリセットして、ラッチ回
路6dから出力されていたバスフリー信号を終了させ
る。この結果、シリアルインタフェース動作が始まる。
Dフリップフロップ6fは、バスフリー信号の非有意が
ラッチ回路6dから伝搬して非有意となるか、またはノ
ア回路6cの出力により非有意化される。SDA上へ供
給されたデータのシリアル信号は8ビットシフトレジス
タ8により8ビットのパラレル信号に直並列変換されL
DB〈7:0〉に出力される。こうしてLDB〈7:
0〉上へ出力されたパラレル信号は、内部レジスタ1
3,15のサブアドレスを内容とするタイミングにおい
て、Nビットカウンタ9にロードされ内部レジスタ1
3,15のサブアドレスとして保持され、LAB〈N−
1:0〉へ出力される。LAB〈N−1:0〉へ出力さ
れている前記サブアドレスは、内部レジスタ13,15
へデータ情報を書き込み内部で使用する情報とする場合
の内部レジスタ13,15を選択するレジスタ選択指定
用として、または内部データを外部へ読み出す場合の内
部情報選択指定用として用いられる。The output from the non-inverted Q output terminal of the latch circuit 6d is taken into the D flip-flop 6e at the falling edge of the negative clock signal on the SCL and output from the non-inverted Q output terminal. Propagate to the D flip-flop 6f at the next rising edge of the active clock signal. The output from the inverted Q # output terminal of the D flip-flop 6f resets the latch circuit 6d and terminates the bus free signal output from the latch circuit 6d. As a result, the serial interface operation starts.
In the D flip-flop 6f, the insignificance of the bus-free signal propagates from the latch circuit 6d and becomes insignificant, or is made insignificant by the output of the NOR circuit 6c. The serial signal of the data supplied to the SDA is serial-parallel converted to an 8-bit parallel signal by an 8-bit shift register 8, and
Output to DB <7: 0>. Thus LDB <7:
0> is output to the internal register 1
At the timing with the contents of the sub-addresses 3 and 15, the internal register 1 is loaded into the N-bit counter 9 and
3 and 15 are stored as LAB <N-
1: 0>. The subaddress output to LAB <N-1: 0> is stored in the internal registers 13 and 15.
It is used for register selection designation for selecting the internal registers 13 and 15 when writing data information to be used internally for writing, or for internal information selection designation when reading internal data to the outside.
【0036】次に、このシリアルインタフェースバス送
受信回路の動作について説明する。このシリアルインタ
フェースバス送受信回路の動作の説明では、図7に示す
タイミングチャートを参照する。SCL上のクロック信
号のレベルが‘H’レベルのときのSDA上へ供給され
たデータの立ち上がりエッジを検出し、ストップ条件検
出用Dフリップフロップ6aはSTOP条件を検出す
る。このSTOP条件を検出するとストップ条件検出用
Dフリップフロップ6aの非反転Q出力端子の出力は
‘H’レベルに変化し、このタイミングからさらに既定
の時限後に第1時限計測回路54から出力される信号W
DT_STOPが有意となる。この結果、NOR回路6
cの出力によりラッチ回路6dがセットされ、反転Q ̄
出力端子から出力されるバスフリー信号が有意となり制
御論理部7の動作が初期化される。Next, the operation of the serial interface bus transmitting / receiving circuit will be described. In the description of the operation of the serial interface bus transmitting / receiving circuit, reference is made to the timing chart shown in FIG. When the level of the clock signal on the SCL is at the “H” level, the rising edge of the data supplied to the SDA is detected, and the stop condition detecting D flip-flop 6a detects the STOP condition. When this STOP condition is detected, the output of the non-inverted Q output terminal of the D flip-flop 6a for detecting the stop condition changes to "H" level, and a signal output from the first time measuring circuit 54 after a predetermined time from this timing. W
DT_STOP becomes significant. As a result, the NOR circuit 6
The output of c sets the latch circuit 6d, and the inverted Q #
The bus free signal output from the output terminal becomes significant, and the operation of the control logic unit 7 is initialized.
【0037】引き続いて、SCL上のクロック信号のレ
ベルが‘H’レベルのときのSDA上へ供給されたデー
タの立ち下がりエッジを検出し、スタート条件検出用D
フリップフロップ6bはSTART条件を検出する。こ
のSTART条件を検出するとスタート条件検出用Dフ
リップフロップ6bの非反転Q出力端子の出力は‘H’
レベルに変化し、このタイミングからさらに既定の時限
後に第2時限計測回路56から出力される信号WDT_
STARTが有意となる。この結果、NOR回路6cの
出力によりラッチ回路6dが再びセットされる。信号W
DT_STARTが有意になると、第1時限計測回路5
4の出力は初期化され、第1時限計測回路54の出力で
ある有意となっていた信号WDT_STOPは非有意と
なる。この時点ではバスフリー信号は制御論理部7の動
作の初期化を続ける。Subsequently, the falling edge of the data supplied to the SDA when the level of the clock signal on the SCL is at the "H" level is detected, and the start condition detection signal D is detected.
The flip-flop 6b detects a START condition. When this START condition is detected, the output of the non-inverted Q output terminal of the D flip-flop 6b for detecting the start condition becomes "H".
Level, and the signal WDT_ output from the second time measuring circuit 56 after a predetermined time from this timing.
START is significant. As a result, the latch circuit 6d is set again by the output of the NOR circuit 6c. Signal W
When DT_START becomes significant, the first time measurement circuit 5
4 is initialized, and the significant signal WDT_STOP, which is the output of the first time measurement circuit 54, becomes insignificant. At this time, the bus free signal continues to initialize the operation of the control logic unit 7.
【0038】そして、シリアル転送操作が開始され、S
CL上へ負極性クロックが入力される。最初のSCL上
へ入力された最初の前記負極性クロックにより、ストッ
プ条件検出用Dフリップフロップ6aおよびスタート条
件検出用Dフリップフロップ6bはリセットされ初期化
されて、前記STOP条件と前記START条件は消え
る。STOP条件が消えてストップ条件検出用Dフリッ
プフロップ6aの非反転Q出力端子のレベルが‘L’レ
ベルになることにより、第1時限計測回路54の時限計
測機能は初期化される。また、START条件が消えて
スタート条件検出用Dフリップフロップ6bの非反転Q
出力端子のレベルが‘L’レベルになることにより、第
2時限計測回路56の時限計測機能と出力機能は初期化
されて信号WDT_STARTは非有意となる。SCL
上へ入力されたクロック信号の最初の立ち下がりエッジ
で、バスフリー信号を出力しているラッチ回路6dの有
意状態がDフリップフロップ6eに伝搬し、さらに前記
クロック信号の次の立ち上がりエッジでDフリップフロ
ップ6fへ伝わり、Dフリップフロップ6fの反転Q ̄
出力端子からの出力によりラッチ回路6cはリセットさ
れ、バスフリー信号は非有意となり、この時点で制御論
理部7は動作を開始する。Then, a serial transfer operation is started, and S
A negative clock is input to CL. By the first negative polarity clock input to the first SCL, the stop condition detecting D flip-flop 6a and the start condition detecting D flip-flop 6b are reset and initialized, and the STOP condition and the START condition disappear. . When the STOP condition disappears and the level of the non-inverted Q output terminal of the D flip-flop 6a for detecting the stop condition becomes “L” level, the time measurement function of the first time measurement circuit 54 is initialized. Also, the START condition disappears and the non-inverted Q of the D flip-flop 6b for detecting the start condition is turned off.
When the level of the output terminal becomes “L” level, the time measurement function and the output function of the second time measurement circuit 56 are initialized, and the signal WDT_START becomes insignificant. SCL
At the first falling edge of the clock signal input upward, the significant state of the latch circuit 6d outputting the bus-free signal propagates to the D flip-flop 6e, and further at the next rising edge of the clock signal, To the flip-flop 6f.
The latch circuit 6c is reset by the output from the output terminal, the bus free signal becomes insignificant, and the control logic unit 7 starts operating at this time.
【0039】マスタデバイスからは、始めにデバイスア
ドレス情報が入力され、制御論理部7の出力する操作信
号SR8Tで駆動される8ビットシフトレジスタ8は、
8ビット転送終了時にはLDB〈7:0〉へデバイスア
ドレス情報を出力する。このときのLDB〈7:0〉へ
出力された前記デバイスアドレス情報がこのシリアルイ
ンタフェースバス送受信回路のデバイスアドレスと一致
している場合には、制御論理部7は操作信号ACKOU
Tを有意にすると同時に操作信号DATAOUTENで
出力選択回路10を制御して、出力選択回路10の出力
にアクノレッジを出力する。この結果、データ信号線1
に‘L’レベルのアクノレッジ信号が出力される。一
方、前記デバイスアドレス情報がこのシリアルインタフ
ェースバス送受信回路のデバイスアドレスと一致してい
ない場合には、制御論理部7は操作信号ACKOUTを
有意にしないて内部動作を停止する。なお、アクノレッ
ジ期間には、マスタデバイスはデータ信号線1を解放す
ることによりスレーブ出力するアクノレッジ信号を監視
している。The device address information is first input from the master device, and the 8-bit shift register 8 driven by the operation signal SR8T output from the control logic unit 7
At the end of the 8-bit transfer, device address information is output to LDB <7: 0>. If the device address information output to LDB <7: 0> at this time matches the device address of the serial interface bus transmitting / receiving circuit, the control logic unit 7 operates the operation signal ACKOU.
At the same time as making T significant, the output selection circuit 10 is controlled by the operation signal DATAOUTEN, and an acknowledge is output to the output of the output selection circuit 10. As a result, the data signal line 1
ACK signal of 'L' level is output. On the other hand, if the device address information does not match the device address of the serial interface bus transmitting / receiving circuit, the control logic unit 7 does not make the operation signal ACKOUT significant and stops the internal operation. In the acknowledgment period, the master device monitors the acknowledgment signal output from the slave by releasing the data signal line 1.
【0040】‘L’レベルのアクノレッジ信号が出力さ
れた場合であり、かつデバイスアドレスのLSBが
‘L’である場合には、データ情報の書き込みシーケン
スが始まる。データ信号線1にはマスタデバイスからサ
ブアドレス情報が入力され、8ビット転送終了時には8
ビットシフトレジスタ8は前記サブアドレス情報をLD
B〈7:0〉に出力する。制御論理部7は操作信号AC
KOUTを有意にすると同時に操作信号DATAOUT
ENで出力選択回路10を制御して、出力選択回路10
の出力にアクノレッジ信号を出力する。このとき同時に
制御論理部7の出力する操作信号SALDCによりLD
B〈7:0〉へ出力されている前記サブアドレス情報の
値をNビットカウンタ9にロードし、LAB〈N−1:
0〉上へ出力されていたサブアドレス情報が更新され
る。When the acknowledgment signal at the "L" level is output and the LSB of the device address is "L", the data information write sequence starts. Sub address information is input to the data signal line 1 from the master device.
The bit shift register 8 stores the sub address information in LD
B <7: 0>. The control logic unit 7 operates the operation signal AC.
At the same time as making KOUT significant, the operation signal DATAOUT
The output selection circuit 10 is controlled by EN and the output selection circuit 10
An acknowledgment signal is output to the output of. At this time, the operation signal SALDC output from the control logic unit 7 simultaneously causes LD
B <7: 0> is loaded into the N-bit counter 9 with the value of the sub-address information, and LAB <N−1:
0> The sub address information that has been output upward is updated.
【0041】次に、書き込みデータ情報が入力される。
この書き込みデータ情報は、8ビット転送終了時には8
ビットシフトレジスタ8からLDB〈7:0〉に出力さ
れる。制御論理部7は、操作信号ACKOUTを有意に
してデータ信号線1へ‘L’レベルのアクノレッジを出
力すると同時に、内部レジスタ13,15へデータ情報
を書き込むための操作信号(ストローブ信号)STRB
Cを有意にする。アドレスデコーダ12,14の中で、
LAB〈N−1:0〉へ出力されているサブアトレス情
報に対応するアドレスデコーダだけが前記操作信号ST
RBCの有意期間にストローブ信号を生成し、LDB
〈7:0〉上の書き込みデータを内部レジスタ13また
は内部レジスタ15に格納する。Next, write data information is input.
This write data information is stored at the end of the 8-bit transfer.
The data is output from the bit shift register 8 to LDB <7: 0>. The control logic unit 7 makes the operation signal ACKOUT significant and outputs an acknowledgment of “L” level to the data signal line 1, and at the same time, an operation signal (strobe signal) STRB for writing data information to the internal registers 13 and 15.
Make C significant. In the address decoders 12 and 14,
Only the address decoder corresponding to the sub address information output to LAB <N-1: 0> is operated by the operation signal ST.
A strobe signal is generated during the significant period of RBC, and LDB is generated.
The write data on <7: 0> is stored in the internal register 13 or the internal register 15.
【0042】以降、引き続いて書き込みデータ情報が8
ビット入力される毎に、制御論理部7の出力する操作信
号SAEPによりNビットカウンタ9の内容が+1更新
される。そして、LAB〈N−1:0〉へ出力されてい
るサブアドレス情報の指定するサブアドレスが更新され
内部レジスタへの書き込みデータ更新動作を繰り返す。
なお、STOP条件の検出または再START条件の検
出により書き込みデータ更新動作は終了する。Thereafter, the write data information continues to be 8
Every time a bit is input, the content of the N-bit counter 9 is updated by +1 by the operation signal SAEP output from the control logic unit 7. Then, the subaddress specified by the subaddress information output to LAB <N-1: 0> is updated, and the operation of updating the write data to the internal register is repeated.
Note that the write data update operation is completed by detecting the STOP condition or the re-start condition.
【0043】デバイスアドレス情報に対するアクノレッ
ジ信号を出力した場合であり、かつデバイスアドレスの
LSBが‘H’である場合には内部データの読み出しシ
ーケンスが始まる。‘L’レベルのアクノレッジ信号を
出力した直後に、LAB〈N−1:0〉へ出力されてい
るサブアドレス情報の指定するサブアドレスに対応する
アドレスデコーダ16またはアドレスデコーダ18だけ
が、操作信号(情報選択期間信号)LQBOECの有意
期間中に内部データをLQB〈7:0〉上に出力させ
る。操作信号LQBOECの有意期間が十分に覆うタイ
ミングで生成される制御論理部7の出力する操作信号P
IDSCにより、LQB〈7:0〉へ読み出された前記
内部データの値は8ビットシフトレジスタ8にロードさ
れる。SCL上へ入力されたクロック信号の立ち上がり
エッジとタイミングを同じにして制御論理部7から出力
される操作信号SR8T毎に、8ビットシフトレジスタ
8が前記内部データを並直列変換し、制御論理部7の出
力する操作信号DATAOUTENにより出力選択回路
10は前記並直列変換された内部データを出力する。な
お、出力選択回路10の出力は、遅延回路11によりバ
ス規格が規定する遅延が施されてデータ信号線1へ出力
される。In the case where an acknowledgment signal for the device address information is output and the LSB of the device address is "H", the internal data read sequence starts. Immediately after outputting the acknowledgment signal at the “L” level, only the address decoder 16 or the address decoder 18 corresponding to the subaddress specified by the subaddress information output to LAB <N−1: 0> receives the operation signal (information selection). Period signal) The internal data is output on LQB <7: 0> during the significant period of LQBOEC. An operation signal P output from the control logic unit 7 generated at a timing at which the significant period of the operation signal LQBOEC sufficiently covers the operation signal P
The value of the internal data read into LQB <7: 0> is loaded into the 8-bit shift register 8 by the IDSC. For each operation signal SR8T output from the control logic unit 7 at the same timing as the rising edge of the clock signal input to the SCL, the 8-bit shift register 8 converts the internal data from parallel to serial, The output selection circuit 10 outputs the parallel-to-serial converted internal data in response to the operation signal DATAOUTEN output by. The output of the output selection circuit 10 is delayed by the delay circuit 11 according to the bus standard and is output to the data signal line 1.
【0044】8ビット出力後にマスタデバイスがSDA
上の信号レベルを‘L’操作している場合には、制御論
理部7の出力する操作信号SAEPによりNビットカウ
ンタ9の内部状態を‘+1’更新してLAB〈N−1:
0〉へ出力されているサブアドレス情報の指定するサブ
アドレスを更新し、前記内部データ出力動作を繰り返
す。8ビット出力後に、マスタデバイスがSDA上の信
号レベルを‘H’操作している場合には、データ信号線
1を解放する状態で内部動作を停止する。After 8-bit output, the master device
When the upper signal level is operated by “L”, the internal state of the N-bit counter 9 is updated by “+1” by the operation signal SAEP output from the control logic unit 7 and LAB <N−1:
0> is updated, and the internal data output operation is repeated. When the master device operates the signal level on the SDA to “H” after outputting 8 bits, the internal operation is stopped while the data signal line 1 is released.
【0045】図2は、SDA上に入力されたデータとS
CL上に入力されたクロック信号とが同時的に変化する
従来のシリアルインタフェースバス送受信回路では誤動
作してしまう状況を示すタイミングチャートである。こ
のタイミングチャートに示すように、SCL上のクロッ
ク信号とSDA上のデータとが同時変化しても、SCL
上のクロック信号の‘L’レベルによりストップ条件検
出用Dフリップフロップ6aおよびスタート条件検出用
Dフリップフロップ6bは共にリセットされ、さらに第
2時限計測回路56が前記クロック信号の‘L’レベル
によりリセットされる。このため、SCL上のクロック
信号とSDA上のデータとが同時変化した時点でストッ
プ条件検出用Dフリップフロップ6aによりストップ条
件が検出されても、その直後に前記クロック信号の
‘L’レベルにより前記ストップ条件は消滅し、図8に
示すような誤動作が防止できる。FIG. 2 shows the relationship between data input on SDA and S
9 is a timing chart showing a situation in which a conventional serial interface bus transmission / reception circuit in which a clock signal input to a CL simultaneously changes causes a malfunction. As shown in this timing chart, even if the clock signal on SCL and the data on SDA change simultaneously,
Both the stop condition detecting D flip-flop 6a and the start condition detecting D flip-flop 6b are reset by the "L" level of the upper clock signal, and the second time measurement circuit 56 is reset by the "L" level of the clock signal. Is done. For this reason, even if the stop condition is detected by the stop condition detecting D flip-flop 6a at the time when the clock signal on the SCL and the data on the SDA change simultaneously, the "L" level of the clock signal immediately follows the stop condition. The stop condition disappears, and the malfunction as shown in FIG. 8 can be prevented.
【0046】以上のように、この実施の形態1によれ
ば、第1時限計測回路54および第2時限計測回路56
に設定されている時限値は、ストップ条件、スタート条
件をマスタデバイスが生成するためのデータ、クロック
であるか、スレーブデバイスのアクノレッジ出力や読み
出しデータ出力の動作によるデータ、クロックであるか
の識別を可能にする値に設定されており、バスフリー信
号を生成するためのラッチ回路6cをセットする信号
は、前記第1時限計測回路54が出力するWDT_ST
OPおよび第2時限計測回路56が出力するWDT_S
TARTである。SDA上に入力されたデータとSCL
上に入力されたクロック信号とが同時的に変化する従来
のシリアルインタフェースバス送受信回路では誤動作し
てしまう状況下では、ストップ条件検出用Dフリップフ
ロップ6aおよびスタート条件検出用Dフリップフロッ
プ6bの非反転Q出力から‘H’レベルの信号が短時間
出力される。しかしながら、この実施の形態のシリアル
インタフェースバス送受信回路では、前記‘H’レベル
の信号出力期間より充分期間の長い時限値が第1時限計
測回路54および第2時限計測回路56に設定されてい
る。このため、前記時限値に対応する時間が経過してW
DT_STOPやWDT_STARTが出力される前に
前記‘H’レベルの信号は消えてしまい、ストップ条件
検出用Dフリップフロップ6aおよびスタート条件検出
用Dフリップフロップ6b、さらに第1時限計測回路5
4および第2時限計測回路56がSCL上のクロック信
号レベル‘L’によりリセットされる。As described above, according to the first embodiment, the first time period measuring circuit 54 and the second time period measuring circuit 56
The time limit value set in (1) is used to identify whether the stop condition and start condition are data and a clock for the master device to generate, or whether the data is a clock or data from the acknowledgment output or read data output operation of the slave device. The signal for setting the latch circuit 6c for generating the bus-free signal is set to a value enabling the WDT_ST output from the first time measurement circuit 54.
OP and WDT_S output by the second time measurement circuit 56
TART. Data input on SDA and SCL
Under a situation where the conventional serial interface bus transmission / reception circuit in which the clock signal inputted thereto changes simultaneously, malfunctions, the non-inversion of the D flip-flop 6a for detecting the stop condition and the D flip-flop 6b for detecting the start condition is performed. An “H” level signal is output from the Q output for a short time. However, in the serial interface bus transmitting / receiving circuit of this embodiment, a time value that is sufficiently longer than the signal output period of the “H” level is set in the first time measurement circuit 54 and the second time measurement circuit 56. Therefore, the time corresponding to the time limit elapses and W
Before the output of DT_STOP or WDT_START, the signal of the “H” level disappears, and the D flip-flop 6a for detecting the stop condition, the D flip-flop 6b for detecting the start condition, and the first time measurement circuit 5
The fourth and second time measurement circuits 56 are reset by the clock signal level “L” on the SCL.
【0047】従って、マスタデバイスに接続された複数
のスレーブの中で他のスレーブの誤動作の原因となるタ
イミング制約条件を満足しないものがある、SDA上に
入力されたデータとSCL上に入力されたクロック信号
とが同時的に変化する従来のシリアルインタフェースバ
ス送受信回路では誤動作してしまう状況に対し、誤動作
の影響を受けにくい、誤動作に対する耐性を向上させた
シリアルインタフェースバス送受信回路が得られる効果
がある。Therefore, among the plurality of slaves connected to the master device, there are some slaves that do not satisfy the timing constraint conditions that cause malfunction of the other slaves. The data input to the SDA and the data input to the SCL are not satisfied. A conventional serial interface bus transmission / reception circuit in which a clock signal changes simultaneously has the effect of providing a serial interface bus transmission / reception circuit that is less susceptible to a malfunction and has improved immunity to a malfunction. .
【0048】実施の形態2.図3は、この実施の形態2
のシリアルインタフェースバス送受信回路を示す回路図
であり、図3において図1と同一または相当の部分につ
いては同一の符号を付し説明を省略する。図において、
200はストップ条件およびスタート条件を生成するス
トップ・スタート条件生成回路、58はバスフリー信号
を反転Q ̄出力端子から出力するセット端子、リセット
端子が付加されたDフリップフロップ(初期化指示信号
生成手段)、59はストップ条件検出用Dフリップフロ
ップ6aの非反転Q出力端子の出力であるストップ条件
およびスタート条件検出用Dフリップフロップ6bの非
反転Q出力端子の出力であるスタート条件が共に有意の
状態を検出するNAND回路、61はNOR回路6cの
出力とNAND回路59の出力のAND結果を、Dフリ
ップフロップ6fをリセットするリセット信号として出
力するAND回路であり、ストップ・スタート条件生成
回路200の他の構成は前記実施の形態1のストップ・
スタート条件生成回路100と同様である。Embodiment 2 FIG. 3 shows the second embodiment.
3 is a circuit diagram showing a serial interface bus transmission / reception circuit. In FIG. 3, the same or corresponding parts as those in FIG. In the figure,
Reference numeral 200 denotes a stop / start condition generating circuit for generating a stop condition and a start condition, and 58 denotes a D flip-flop to which a set terminal and a reset terminal for outputting a bus free signal from an inverted Q # output terminal (initialization instruction signal generating means) ) And 59 indicate that both the stop condition which is the output of the non-inverted Q output terminal of the D flip-flop 6a for detecting the stop condition and the start condition which is the output of the non-inverted Q output terminal of the D flip-flop 6b for detecting the start condition are significant. Is an AND circuit which outputs an AND result of the output of the NOR circuit 6c and the output of the NAND circuit 59 as a reset signal for resetting the D flip-flop 6f. The configuration of the stop
This is the same as the start condition generation circuit 100.
【0049】なお、この実施の形態2の動作と前記実施
の形態1の動作の違いはストップ・スタート条件生成回
路200における動作の違いのみであるため、ストップ
・スタート条件生成回路200の動作について説明す
る。このストップ・スタート条件生成回路200では、
SCL上のクロック信号のレベルが‘H’のときのSD
A上へ供給されたデータの立ち上がりエッジを検出し、
ストップ条件検出用Dフリップフロップ6aがSTOP
条件検出出力を非反転Q出力端子から出力する。ストッ
プ条件検出用Dフリップフロップ6aの非反転Q出力端
子が‘H’に変化してSTOP条件が検出され、STO
P条件検出出力が前記非反転Q出力端子から出力される
と、第1時限計測回路54は既定の時限後に出力信号W
DT_STOPを有意にする。この結果、NOR回路6
cの出力によりDフリップフロップ58がセットされて
バスフリー信号が有意となり制御論理部7の動作を初期
化する。Since the only difference between the operation of the second embodiment and the operation of the first embodiment is the difference in the operation of the stop / start condition generation circuit 200, the operation of the stop / start condition generation circuit 200 will be described. I do. In this stop / start condition generation circuit 200,
SD when the level of the clock signal on SCL is 'H'
A rising edge of the data supplied on A is detected,
Stop condition detection D flip-flop 6a is STOP
The condition detection output is output from the non-inverting Q output terminal. The non-inverted Q output terminal of the D flip-flop 6a for detecting the stop condition changes to "H", and the STOP condition is detected.
When the P condition detection output is output from the non-inverting Q output terminal, the first time measurement circuit 54 outputs the output signal W after a predetermined time.
Make DT_STOP significant. As a result, the NOR circuit 6
The D flip-flop 58 is set by the output of c, the bus free signal becomes significant, and the operation of the control logic unit 7 is initialized.
【0050】引き続いて、スタート条件検出用Dフリッ
プフロップ6bは、SCL上のクロック信号のレベルが
‘H’のときのSDA上へ出力されたデータの立ち下が
りエッジを検出してTART条件検出出力を非反転Q出
力端子から出力する。スタート条件検出用Dフリップフ
ロップ6bの非反転Q出力端子が‘H’に変化してST
ART条件が検出され、START条件検出出力が前記
非反転Q出力端子から出力されると、第2時限計測回路
56はSTART条件検出出力が出力されてから既定の
時限後に出力信号WDT_STARTを有意にする。そ
して、NOR回路6cの出力を有意にしてDフリップフ
ロップ58は再びセットされる。出力信号WDT_ST
ARTが有意になると、この変化エッジにより第1時限
計測回路54の出力は初期化され、第1時限計測回路5
4の出力信号WDT_STOPは非有意となる。この時
点ではバスフリー信号は制御論理部7の動作の初期化を
続ける。Subsequently, the start condition detecting D flip-flop 6b detects the falling edge of the data output to SDA when the level of the clock signal on SCL is "H", and outputs the TART condition detection output. Output from the non-inverted Q output terminal. The non-inverted Q output terminal of the start condition detecting D flip-flop 6b changes to "H" and ST
When an ART condition is detected and a START condition detection output is output from the non-inverting Q output terminal, the second time measurement circuit 56 makes the output signal WDT_START significant after a predetermined time period from when the START condition detection output is output. . Then, the output of the NOR circuit 6c is made significant, and the D flip-flop 58 is set again. Output signal WDT_ST
When the ART becomes significant, the output of the first time measuring circuit 54 is initialized by this changing edge, and the first time measuring circuit 5
The output signal WDT_STOP of No. 4 becomes insignificant. At this time, the bus free signal continues to initialize the operation of the control logic unit 7.
【0051】シリアル転送操作が開始され、SCL上に
負極性クロックが入力される。この入力された最初の負
極性クロックの‘L’により、ストップ条件検出用Dフ
リップフロップ6aおよびスタート条件検出用Dフリッ
プフロップ6bは初期化され、STOP条件とSTAR
T条件は消える。STOP条件が消えて‘L’になるこ
とにより第1時限計測回路54の時限計測機能は初期化
される。また、START条件が消えて‘L’になるこ
とにより第2時限計測回路56の計測機能と出力機能は
初期化されて第2時限計測回路56の出力信号WDT_
STARTは非有意となる。The serial transfer operation is started, and a negative polarity clock is input on SCL. The "L" of the first input negative polarity clock causes the D flip-flop 6a for detecting the stop condition and the D flip-flop 6b for detecting the start condition to be initialized.
The T condition disappears. When the STOP condition disappears and becomes “L”, the time measurement function of the first time measurement circuit 54 is initialized. When the START condition disappears and becomes “L”, the measurement function and the output function of the second time measurement circuit 56 are initialized, and the output signal WDT_ of the second time measurement circuit 56 is output.
START becomes non-significant.
【0052】また、SCL上のクロック信号の最初の立
ち下がりエッジで、バスフリー信号を生成しているDフ
リップフロップ58の有意状態がDフリップフロップ6
eへ伝搬し、クロック信号の次の立ち上がりエッジでD
フリップフロップ6eの状態がDフリップフロップ6f
へ伝わり、Dフリップフロップ6fの反転Q ̄出力がD
フリップフロップ58をリセットする。バスフリー信号
はこの時点で非有意となり制御論理部7は動作を開始す
る。At the first falling edge of the clock signal on the SCL, the significant state of the D flip-flop 58 generating the bus-free signal changes to the D flip-flop 6.
e at the next rising edge of the clock signal.
The state of the flip-flop 6e is the D flip-flop 6f
And the inverted Q # output of the D flip-flop 6f
The flip-flop 58 is reset. The bus free signal becomes insignificant at this point, and the control logic unit 7 starts operating.
【0053】次にテスト時のバス操作仕様に基づく回路
動作を説明する。SCL上のクロック信号のレベルが
‘H’のときのSDA上のデータの立ち上がりエッジを
検出し、ストップ条件検出用Dフリップフロップ6aは
STOP条件を検出する。この結果、第1時限計測回路
54が時限計測している途中で、SCL上のクロック信
号が‘H’のときのSDA上のデータの立ち下がりエッ
ジを検出すると、スタート条件検出用Dフリップフロッ
プ6bはSTART条件を検出し、非反転Q出力を
‘H’レベルにする。この‘H’レベルへの立ち上がり
エッジでDフリップフロップ58は、データ端子へ供給
されているSTOP条件をサンプルしてバスフリー信号
を有意にし制御論理部7の動作を初期化する。Next, the circuit operation based on the bus operation specification at the time of the test will be described. The rising edge of the data on SDA when the level of the clock signal on SCL is "H" is detected, and the D flip-flop 6a for detecting the stop condition detects the STOP condition. As a result, if the falling edge of the data on the SDA when the clock signal on the SCL is “H” is detected during the time measurement by the first time measurement circuit 54, the D flip-flop 6 b for detecting the start condition is detected. Detects the START condition and sets the non-inverted Q output to the “H” level. At the rising edge to the “H” level, the D flip-flop 58 samples the STOP condition supplied to the data terminal, makes the bus free signal significant, and initializes the operation of the control logic unit 7.
【0054】シリアル転送操作が開始され、SCLに負
極性クロックが入力される。SCL上へ入力された負極
性クロックの最初の‘L’によりスタート条件検出用D
フリップフロップ6bは初期化されてSTART条件は
消え、START条件が消えて‘L’となることにより
第2時限計測回路56も初期化されて信号WDT_ST
ARTは非有意を継続する。また、Dフリップフロップ
58はバスフリー信号の出力を維持している。SCL上
の負極性クロックの最初の立ち下がりエッジ、さらに次
の立ち上がりエッジでDフリップフロップ6fにDフリ
ップフロップ58の有意状態が伝搬し、Dフリップフロ
ップ6fの反転Q ̄出力がDフリップフロップ58をリ
セットする。バスフリー信号は、この時点で非有意とな
り制御論理部7は動作を開始する。A serial transfer operation is started, and a negative clock is input to SCL. The start condition detection D is determined by the first "L" of the negative polarity clock input to the SCL.
The flip-flop 6b is initialized and the START condition disappears, and the START condition disappears and becomes “L”, whereby the second time measurement circuit 56 is also initialized and the signal WDT_ST
ART continues to be insignificant. Further, the D flip-flop 58 maintains the output of the bus free signal. The significant state of the D flip-flop 58 propagates to the D flip-flop 6f at the first falling edge of the negative polarity clock on the SCL and further at the next rising edge, and the inverted Q # output of the D flip-flop 6f causes the D flip-flop 58 to output. Reset. The bus free signal becomes insignificant at this point, and the control logic unit 7 starts operating.
【0055】テスト時のバス操作仕様においては、第1
時限計測回路54、第2時限計測回路56が共に時限計
測中にシリアル転送操作が開始される。このテスト時に
は、ストップ条件検出用Dフリップフロップ6aがST
OP条件を検出し、非反転Q出力を‘H’レベルに変化
させる。次いでストップ条件検出用Dフリップフロップ
6bがSTART条件を検出し、非反転Q出力を‘H’
レベルに変化させると、この立ち上がりエッジによりD
フリップフロップ58はデータ端子へ供給されているス
トップ条件検出用Dフリップフロップ6aの‘H’レベ
ルの非反転Q出力を読み込んでバスフリー信号を出力す
る。前記実施の形態1では、第1時限計測回路54が信
号WDT_STOPを有意にした後、さらに第2限計測
回路56がWDT_STARTを有意にする時間を経て
シリアル転送操作が開始できる構成であったが、この実
施の形態2のシリアルインタフェースバス送受信回路で
は、ストップ条件検出用Dフリップフロップ6aがST
OP条件を検出し、非反転Q出力を‘H’レベルに変化
させた後、ストップ条件検出用Dフリップフロップ6b
がSTART条件を検出すると、第1時限計測回路54
および第2時限計測回路56の時限動作を待たずにシリ
アル転送操作が開始できる。In the bus operation specification at the time of the test, the first
The serial transfer operation is started during the time measurement of both the time measurement circuit 54 and the second time measurement circuit 56. During this test, the stop condition detecting D flip-flop 6a
The OP condition is detected, and the non-inverted Q output is changed to the “H” level. Next, the D flip-flop 6b for detecting the stop condition detects the START condition, and outputs the non-inverted Q output to “H”.
Level, this rising edge causes D
The flip-flop 58 reads the "H" level non-inverted Q output of the stop condition detecting D flip-flop 6a supplied to the data terminal and outputs a bus-free signal. In the first embodiment, after the first time measurement circuit 54 makes the signal WDT_STOP significant, the second time measurement circuit 56 can start the serial transfer operation after a time that makes WDT_START significant. In the serial interface bus transmitting / receiving circuit of the second embodiment, D flip-flop 6a for detecting a stop condition
After detecting the OP condition and changing the non-inverted Q output to the “H” level, the stop condition detecting D flip-flop 6 b
Detects the START condition, the first time measurement circuit 54
The serial transfer operation can be started without waiting for the timed operation of the second timed measurement circuit 56.
【0056】以上のように、この実施の形態2によれ
ば、前記実施の形態1の効果に加えて、第1時限計測回
路54および第2時限計測回路56の時限動作を待たず
にテストを開始できるため、テスト時間を短縮できるシ
リアルインタフェースバス送受信回路が得られる効果が
ある。As described above, according to the second embodiment, in addition to the effect of the first embodiment, a test can be performed without waiting for the timed operation of the first time measurement circuit 54 and the second time measurement circuit 56. Since it can be started, there is an effect that a serial interface bus transmission / reception circuit that can reduce the test time can be obtained.
【0057】実施の形態3.図4は、この実施の形態3
のシリアルインタフェースバス送受信回路を示す回路図
であり、図4において図1と同一または相当の部分につ
いては同一の符号を付し説明を省略する。この実施の形
態3のシリアルインタフェースバス送受信回路は、前記
実施の形態1においてSTOP条件もしくはSTART
条件が成立すると動作が起動される第1時限計測回路5
4および第2時限計測回路56を、第1の時限と第2の
時限(第1の時限>第2の時限)を計測できる第3時限
計測回路(相互入力条件判定手段)70および第4時限
計測回路(相互入力条件判定手段)72に置き換え、か
つ第3時限計測回路70および第4時限計測回路72の
第2の時限の計測結果をバスのステータスとしてフラグ
レジスタ(判定結果格納手段)74へフラグ出力し、マ
スタデバイスはシリアルインタフェース通信により前記
フラグレジスタ74に設定されたフラグを読み取ること
で、データとクロック間の相互入力遅延条件を実動作状
態において判定できる構成である。なお、この場合の前
記第2の時限値はマスタデバイスから内部レジスタ(判
定データ格納手段)13に設定された値である。Embodiment 3 FIG. 4 shows the third embodiment.
5 is a circuit diagram showing the serial interface bus transmitting / receiving circuit of FIG. 4. In FIG. 4, the same or corresponding parts as those in FIG. The serial interface bus transmission / reception circuit of the third embodiment is different from the first embodiment in that the STOP condition or the START
First time measurement circuit 5 whose operation is started when the condition is satisfied
The fourth time period measuring circuit 56 and the third time period measuring circuit (mutual input condition determining means) 70 capable of measuring the first time period and the second time period (first time period> second time period). The measurement circuit (mutual input condition determination means) 72 is replaced with the measurement result of the second time period of the third time measurement circuit 70 and the fourth time measurement circuit 72 as a bus status to the flag register (judgment result storage means) 74. The master device outputs a flag, and the master device reads the flag set in the flag register 74 by serial interface communication, so that a mutual input delay condition between data and clock can be determined in an actual operation state. In this case, the second time limit value is a value set in the internal register (determination data storage means) 13 from the master device.
【0058】図4において、300はストップ条件およ
びスタート条件を生成するストップ・スタート条件生成
回路、70は第1の時限と第2の時限を計測できる第3
時限計測回路、72は第1の時限と第2の時限を計測で
きる第4時限計測回路、74は制御論理部(判定結果読
出手段)7が出力する操作信号LQBOECをもとにバ
スステータスフラッグをLDB〈7:0〉へ出力するフ
ラグレジスタである。なお、ストップ・スタート条件生
成回路300の他の構成は前記実施の形態1のストップ
・スタート条件生成回路100と同様である。In FIG. 4, reference numeral 300 denotes a stop / start condition generation circuit for generating a stop condition and a start condition, and reference numeral 70 denotes a third time period capable of measuring a first time period and a second time period.
A time measurement circuit, 72 is a fourth time measurement circuit capable of measuring the first time period and the second time period, and 74 is a bus status flag based on the operation signal LQBOEC output from the control logic unit (judgment result reading means) 7. This is a flag register for outputting to LDB <7: 0>. The other configuration of the stop / start condition generation circuit 300 is the same as that of the stop / start condition generation circuit 100 of the first embodiment.
【0059】次に動作について説明する。この実施の形
態3のシリアルインタフェースバス送受信回路の動作
は、前記実施の形態1のシリアルインタフェースバス送
受信回路の動作とほぼ同じであるが、実施の形態1の動
作に加えて∵第3時限計測回路70および第4時限計測
回路72からの各第2の時限計測結果がバスのステータ
スとしてフラグレジスタ74にセットされる。このフラ
グレジスタ74は、マスタデバイスのバスのステータス
読み取り動作後にリセットされる。Next, the operation will be described. The operation of the serial interface bus transmission / reception circuit of the third embodiment is substantially the same as the operation of the serial interface bus transmission / reception circuit of the first embodiment, except that in addition to the operation of the first embodiment, the third time measurement circuit Each of the second time measurement results from 70 and the fourth time measurement circuit 72 is set in the flag register 74 as a bus status. This flag register 74 is reset after the status reading operation of the bus of the master device.
【0060】マスタデバイスから送られてきた第2の時
限値は内部レジスタ13に格納される。この内部レジス
タ13に格納された第2の時限値は、第3時限計測回路
70および第4時限計測回路72に設定され、第3時限
計測回路70および第4時限計測回路72のリセットが
解除されてから第3時限計測回路70や第4時限計測回
路72にFLAG2が立つ前記第2の時限値に対応した
時刻が経過するまでの時間を規定する。SDA上のデー
タとSCL上のクロック信号との相互入力遅延条件を満
足しない前記データと前記クロック信号が同時的に変化
する状況では、ストップ条件検出用Dフリップフロップ
6aやスタート条件検出用Dフリップフロップ6bの非
反転Q出力からはストップ条件検出出力、スタート条件
検出出力として短期間、‘H’レベルの信号が出力され
る場合がある。この短期間出力されることのある‘H’
レベルの信号は第3時限計測回路70や第4時限計測回
路72のリセットを解除するが、このような短期間リセ
ットが解除される場合には前記実施の形態1で説明した
ように、第3時限計測回路70や第4時限計測回路72
からは信号WDT_STOP、WDT_STARTは出
力されないので、ラッチ回路6dはバスフリー信号を有
意にすることはない。The second time limit value sent from the master device is stored in the internal register 13. The second time value stored in the internal register 13 is set in the third time measurement circuit 70 and the fourth time measurement circuit 72, and the reset of the third time measurement circuit 70 and the fourth time measurement circuit 72 is released. After that, the time until the time corresponding to the second time value when the FLAG 2 is set to the third time measurement circuit 70 or the fourth time measurement circuit 72 elapses is defined. In a situation where the data and the clock signal which do not satisfy the mutual input delay condition between the data on the SDA and the clock signal on the SCL change simultaneously, the D flip-flop 6a for detecting the stop condition and the D flip-flop for detecting the start condition are used. From the non-inverted Q output of 6b, a signal of the "H" level may be outputted for a short period as a stop condition detection output and a start condition detection output. 'H' that may be output for a short time
The signal of the level releases the reset of the third time measuring circuit 70 and the fourth time measuring circuit 72. When such a short-time reset is released, as described in the first embodiment, the third time measuring circuit 70 and the fourth time measuring circuit 72 release the third signal. Time measurement circuit 70 and fourth time measurement circuit 72
Does not output the signals WDT_STOP and WDT_START, the latch circuit 6d does not make the bus-free signal significant.
【0061】しかしながら第3時限計測回路70や第4
時限計測回路72に設定される前記第2の時限値が、前
記ストップ条件検出用Dフリップフロップ6aやスター
ト条件検出用Dフリップフロップ6bの非反転Q出力端
子から短期間‘H’レベルとして出力される信号の出力
期間内であれば、第3時限計測回路70や第4時限計測
回路72のFLAG2端子からは前記ストップ条件検出
用Dフリップフロップ6aやスタート条件検出用Dフリ
ップフロップ6bの非反転Q出力端子からの‘H’レベ
ルから‘L’レベルに変化するタイミングで‘H’パル
ス状のFLAG2が出力され、フラグレジスタ74は
‘H’レベルにセットされる。また、前記第2の時限値
が、前記ストップ条件検出用Dフリップフロップ6aや
スタート条件検出用Dフリップフロップ6bの非反転Q
出力端子から短期間‘H’レベルとして出力される信号
の出力期間後であれば、第3時限計測回路70や第4時
限計測回路72のFLAG2端子からは、前記ストップ
条件検出用Dフリップフロップ6aやスタート条件検出
用Dフリップフロップ6bの非反転Q出力端子からの
‘H’レベルから‘L’レベルに変化するタイミングで
‘H’パルス状のFLAG2は出力されず、フラグレジ
スタ74にもフラグがセットされることはない。SDA
上のデータとSCL上のクロック信号との相互入力遅延
条件を満足する信号が入力される状況では、前記ストッ
プ条件検出用Dフリップフロップ6aやスタート条件検
出用Dフリップフロップ6bの非反転Q出力端子からは
ストップ条件検出出力やスタート条件検出出力として第
2の時限値はもとより第1の時限値を満たす期間‘H’
レベルの信号が出力される。この場合は、第1の時限値
経過後であることによりWDT_STOP、WDT_S
TARTが‘H’レベルとなることにより、前記ストッ
プ条件検出用Dフリップフロップ6aやスタート条件検
出用Dフリップフロップ6bの非反転Q出力端子からの
‘H’レベルから‘L’レベルに変化するタイミングで
は‘H’パルス状のFLAG2は出力されない動作をす
る。従って、前記第2の時限値を徐々に短くするように
操作することで、前記相互入力遅延条件を満足しない前
記データと前記クロック信号が同時的に変化する状況を
実操作状態において判定できる。However, the third time measuring circuit 70 and the fourth
The second time value set in the time measurement circuit 72 is output as the “H” level for a short period from the non-inverted Q output terminal of the D flip-flop 6a for detecting the stop condition or the D flip-flop 6b for detecting the start condition. During the signal output period, the FLAG2 terminal of the third time measuring circuit 70 or the fourth time measuring circuit 72 outputs the non-inverted Q of the stop condition detecting D flip-flop 6a or the start condition detecting D flip-flop 6b. At the timing when the output terminal changes from the “H” level to the “L” level, the “H” pulse FLAG2 is output, and the flag register 74 is set to the “H” level. Further, the second time limit value is the non-inverted Q of the stop condition detecting D flip-flop 6a and the start condition detecting D flip-flop 6b.
After the output period of the signal output as the "H" level from the output terminal for a short period, the stop condition detection D flip-flop 6a is output from the FLAG2 terminal of the third time measurement circuit 70 or the fourth time measurement circuit 72. At the timing when the H level changes from the “H” level to the “L” level from the non-inverting Q output terminal of the start condition detecting D flip-flop 6b, the “H” pulse-shaped FLAG 2 is not output, and the flag is also output to the flag register 74. It is not set. SDA
When a signal that satisfies the mutual input delay condition between the above data and the clock signal on the SCL is input, the non-inverted Q output terminals of the D flip-flop 6a for detecting the stop condition and the D flip-flop 6b for detecting the start condition are input. The period “H” that satisfies the first time limit as well as the second time limit as the stop condition detection output and the start condition detection output
A level signal is output. In this case, since the first time limit value has elapsed, WDT_STOP, WDT_S
The timing at which TART changes to “L” level from the “H” level from the non-inverted Q output terminal of the D flip-flop 6a for detecting the stop condition or the D flip-flop 6b for detecting the start condition when the TART becomes “H” level. In this case, the operation of outputting the FLAG2 in the form of an “H” pulse is not performed. Therefore, by operating the second time limit value to be gradually shortened, it is possible to determine in the actual operation state that the data and the clock signal that do not satisfy the mutual input delay condition change simultaneously.
【0062】なお、この実施の形態3ではSTOP条件
用、START条件用の第2の時限値のみを共通に可変
設定できる構成であるが、第1の時限および第2の時限
を共に可変設定できる構成、さらにはSTOP条件用お
よびSTART条件用の時限を独立にそれぞれ可変設定
できる構成にしてもよい。In the third embodiment, only the second time value for the STOP condition and the second time value for the START condition can be commonly variably set. However, both the first time period and the second time period can be variably set. The configuration, and further, the time limit for the STOP condition and the time limit for the START condition may be independently and variably set.
【0063】以上のように、この実施の形態3によれ
ば、前記実施の形態1の効果に加えて、相互入力遅延条
件を満足しないSDA上のデータとSCL上のクロック
信号が同時的に変化する状況を実動作状態において判定
できるシリアルインタフェースバス送受信回路が得られ
る効果がある。As described above, according to the third embodiment, in addition to the effect of the first embodiment, the data on SDA and the clock signal on SCL which do not satisfy the mutual input delay condition change simultaneously. Thus, there is an effect that a serial interface bus transmitting / receiving circuit that can determine a situation in an actual operation state is obtained.
【0064】実施の形態4.図5は、この実施の形態4
のシリアルインタフェースバス送受信回路を示す回路図
であり、図5において図3および図4と同一または相当
の部分については同一の符号を付し説明を省略する。こ
の実施の形態4のシリアルインタフェースバス送受信回
路は、前記実施の形態2で説明したシリアルインタフェ
ースバス送受信回路と前記実施の形態3で説明したシリ
アルインタフェースバス送受信回路の特徴を共に備えた
構成をストップ・スタート条件生成回路が備えている。
図5において、400はストップ・スタート条件生成回
路である。Embodiment 4 FIG. 5 shows the fourth embodiment.
5 is a circuit diagram showing a serial interface bus transmission / reception circuit. In FIG. 5, the same or corresponding parts as those in FIGS. 3 and 4 are denoted by the same reference numerals and description thereof is omitted. The serial interface bus transmitting / receiving circuit according to the fourth embodiment has a configuration in which both the features of the serial interface bus transmitting / receiving circuit described in the second embodiment and the serial interface bus transmitting / receiving circuit described in the third embodiment are used. A start condition generation circuit is provided.
In FIG. 5, reference numeral 400 denotes a stop / start condition generation circuit.
【0065】この実施の形態4のシリアルインタフェー
スバス送受信回路の動作は、テスト時のバス操作仕様に
おいて第3時限計測回路70、第4時限計測回路72が
共に時限計測中にシリアル転送操作を開始するため、第
3時限計測回路70、第4限計測回路72が信号WDT
_STOP、WDT_STARTを有意にする時間を介
さずにシリアル転送操作が開始できるという前記実施の
形態2の動作と、相互入力遅延条件を満足しないデータ
とクロック信号が同時的に変化する状況を実動作状態に
おいて判定できるという前記実施の形態3の動作が両立
する。The operation of the serial interface bus transmission / reception circuit of the fourth embodiment is such that the third time measurement circuit 70 and the fourth time measurement circuit 72 both start the serial transfer operation during the time measurement in the bus operation specification at the time of the test. Therefore, the third time measurement circuit 70 and the fourth time measurement circuit 72 output the signal WDT.
The operation of the second embodiment in which the serial transfer operation can be started without the time for making _STOP and WDT_START significant, and the situation in which the data and the clock signal that do not satisfy the mutual input delay condition change simultaneously are described in the actual operating state. And the operation of the third embodiment can be determined.
【0066】従って、この実施の形態4では、前記実施
の形態2の効果と前記実施の形態3の効果を実現するシ
リアルインタフェースバス送受信回路が得られる効果が
ある。Therefore, the fourth embodiment has an effect of obtaining a serial interface bus transmission / reception circuit realizing the effects of the second embodiment and the third embodiment.
【0067】[0067]
【発明の効果】以上のように、請求項1記載の発明によ
れば、データ信号線を介してマスタデバイスから入力さ
れたデータおよびクロック信号線を介して前記マスタデ
バイスから入力されたクロック信号をもとに、前記マス
タデバイスとの間のデータ送受の停止および前記データ
送受の開始を検出して当該検出結果を出力するととも
に、前記クロック信号の信号レベルによりリセットされ
るデータ送受停止・開始検出手段と、該データ送受停止
・開始検出手段による検出結果をもとに時限動作を行
い、設定された時間経過後にストップ条件認識信号およ
びスタート条件認識信号を出力する条件認識信号時限出
力手段とを備えるように構成したので、データ信号線を
介して入力されたデータとクロック信号線を介して入力
されたクロック信号が相互入力条件を満足していない状
況にあっても、すなわち前記信号両者が同時的に変化す
るような場合であっても、ストップ条件認識信号および
スタート条件認識信号は条件認識信号時限出力手段から
出力されず、誤動作の原因にはならず、誤動作の影響を
受けにくい誤動作に対する耐性を向上できる効果があ
る。As described above, according to the first aspect of the present invention, the data input from the master device via the data signal line and the clock signal input from the master device via the clock signal line are used. Data transmission / reception stop / start detecting means for detecting the stop of data transmission / reception with the master device and the start of the data transmission / reception and outputting the detection result, and resetting by the signal level of the clock signal And a condition recognition signal timed output means for performing a timed operation based on the detection result by the data transmission / reception stop / start detection means and outputting a stop condition recognition signal and a start condition recognition signal after a set time has elapsed. The data input via the data signal line and the clock signal input via the clock signal line Even in a situation where the mutual input condition is not satisfied, that is, even when both signals change simultaneously, the stop condition recognition signal and the start condition recognition signal are output from the condition recognition signal timed output means. However, it is possible to improve the resistance to a malfunction that does not cause a malfunction and is not easily affected by the malfunction.
【0068】請求項2記載の発明によれば、条件認識信
号時限出力手段の出力またはデータ送受停止・開始検出
手段が検出したマスタデバイスとの間のデータ送受の停
止、前記データ送受の開始の検出結果をもとに、データ
送受のための初期化を指示する初期化指示信号を生成し
出力する初期化指示信号生成手段を備えるように構成し
たので、条件認識信号時限出力手段を介さないで初期化
指示信号を生成し出力することができ、シリアルインタ
フェース機能をテストする際のテスト時間を短縮できる
効果がある。According to the second aspect of the present invention, the output of the condition recognition signal timed output means or the stop of data transmission / reception with the master device detected by the data transmission / reception stop / start detection means and the detection of the start of the data transmission / reception are detected. Based on the result, an initialization instruction signal generating means for generating and outputting an initialization instruction signal for instructing initialization for data transmission / reception is provided, so that the initialization is performed without passing through the condition recognition signal timed output means. Thus, it is possible to generate and output a conversion instruction signal, which has the effect of shortening the test time when testing the serial interface function.
【0069】請求項3記載の発明によれば、データ信号
線を介して入力されたデータとクロック信号線を介して
入力されたクロック信号との相互入力条件を判定するた
めに使用する判定データを格納する判定データ格納手段
と、該判定データ格納手段に格納した判定データをもと
に、前記相互入力条件を判定する相互入力条件判定手段
と、該相互入力条件判定手段による判定結果を格納する
判定結果格納手段と、該判定結果格納手段に格納した前
記判定結果をマスタデバイスから読み出す判定結果読出
手段とを備えるように構成したので、前記相互入力条件
を満足しないデータとクロック信号が同時的に変化する
状況などを実動作状態において判定できる効果がある。According to the third aspect of the present invention, the determination data used for determining the mutual input condition between the data input through the data signal line and the clock signal input through the clock signal line is determined. Determination data storage means for storing, mutual input condition determination means for determining the mutual input condition based on the determination data stored in the determination data storage means, and determination for storing a determination result by the mutual input condition determination means Since the apparatus is provided with a result storage means and a judgment result reading means for reading the judgment result stored in the judgment result storage means from a master device, the data and the clock signal which do not satisfy the mutual input condition change simultaneously. There is an effect that a situation in which an error occurs can be determined in an actual operation state.
【図1】 この発明の実施の形態1によるシリアルイン
タフェースバス送受信回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a serial interface bus transmitting / receiving circuit according to a first embodiment of the present invention.
【図2】 この発明の実施の形態1によるシリアルイン
タフェースバス送受信回路のストップ・スタート条件生
成回路の動作を示すタイミングチャートである。FIG. 2 is a timing chart showing an operation of the stop / start condition generation circuit of the serial interface bus transmission / reception circuit according to the first embodiment of the present invention.
【図3】 この発明の実施の形態2によるシリアルイン
タフェースバス送受信回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a serial interface bus transmitting / receiving circuit according to a second embodiment of the present invention.
【図4】 この発明の実施の形態3によるシリアルイン
タフェースバス送受信回路の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a serial interface bus transmitting / receiving circuit according to a third embodiment of the present invention.
【図5】 この発明の実施の形態4によるシリアルイン
タフェースバス送受信回路の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a serial interface bus transmitting / receiving circuit according to a fourth embodiment of the present invention.
【図6】 従来のシリアルインタフェースバス送受信回
路の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a conventional serial interface bus transmitting / receiving circuit.
【図7】 シリアルインタフェースバス送受信回路の動
作を示すタイミングチャートである。FIG. 7 is a timing chart showing the operation of the serial interface bus transmitting / receiving circuit.
【図8】 従来のシリアルインタフェースバス送受信回
路のストップ・スタート条件生成回路における正常動作
および異常動作を示すタイミングチャートである。FIG. 8 is a timing chart showing normal operation and abnormal operation in a stop / start condition generation circuit of a conventional serial interface bus transmission / reception circuit.
1 データ信号線、2 クロック信号線、6a ストッ
プ条件検出用Dフリップフロップ(データ送受停止・開
始検出手段)、6b スタート条件検出用Dフリップフ
ロップ(データ送受停止・開始検出手段)、6d ラッ
チ回路(初期化指示信号生成手段)、6e,6f Dフ
リップフロップ(初期化指示信号リセット手段)、7
制御論理部(制御手段、判定結果読出手段)、13 内
部レジスタ(判定データ格納手段)、54 第1時限計
測回路(条件認識信号時限出力手段)、56 第2時限
計測回路(条件認識信号時限出力手段)、58 Dフリ
ップフロップ(初期化指示信号生成手段)、70 第3
時限計測回路(相互入力条件判定手段)、72 第4時
限計測回路(相互入力条件判定手段)、74 フラグレ
ジスタ(判定結果格納手段)。1 data signal line, 2 clock signal line, 6a D flip-flop for detecting stop condition (data transmission / reception stop / start detection means), 6b D flip-flop for start condition detection (data transmission / reception stop / start detection means), 6d latch circuit ( Initialization instruction signal generation means), 6e, 6f D flip-flop (initialization instruction signal reset means), 7
Control logic unit (control means, judgment result reading means), 13 internal register (judgment data storage means), 54 first time measurement circuit (condition recognition signal time output means), 56 second time measurement circuit (condition recognition signal time output) Means), 58 D flip-flop (initialization instruction signal generating means), 70 third
Time period measuring circuit (mutual input condition judging means), 72 Fourth time measuring circuit (mutual input condition judging means), 74 Flag register (judgment result storing means).
Claims (3)
りマスタデバイスと接続され、前記クロック信号線を介
して前記マスタデバイスから入力されたクロック信号に
同期して、前記データ信号線を介して前記マスタデバイ
スとシリアルにデータの送受信を行うシリアルインタフ
ェースバス送受信回路において、 前記データ信号線を介して前記マスタデバイスから入力
された前記データおよび前記クロック信号線を介して前
記マスタデバイスから入力されたクロック信号をもと
に、前記マスタデバイスとの間のデータ送受の停止およ
び前記データ送受の開始を検出して当該検出結果を出力
するとともに、前記クロック信号の信号レベルによりリ
セットされるデータ送受停止・開始検出手段と、 該データ送受停止・開始検出手段による検出結果をもと
に時限動作を行い、設定された時間経過後にストップ条
件認識信号およびスタート条件認識信号を出力する条件
認識信号時限出力手段と、 前記データ送受のための初期化を指示する初期化指示信
号を前記条件認識信号時限出力手段の出力をもとに生成
し出力する初期化指示信号生成手段と、 前記クロック信号をもとに前記初期化指示信号生成手段
が出力した前記初期化指示信号をリセットする初期化指
示信号リセット手段と、 前記初期化指示信号生成手段の出力する初期化指示信号
をもとにデータ送受のための初期化を実行し、前記初期
化指示信号リセット手段により前記初期化指示信号がリ
セットされた後、前記クロック信号と同期してデータを
前記マスタデバイスとの間で送受する制御手段とを備え
ていることを特徴とするシリアルインタフェースバス送
受信回路。1. A master device connected to a master device via a data signal line and a clock signal line, and synchronized with a clock signal input from the master device via the clock signal line, via the data signal line. And a serial interface bus transmitting and receiving circuit for transmitting and receiving data serially, wherein the data input from the master device via the data signal line and the clock signal input from the master device via the clock signal line are also used. A data transmission / reception stop / start detecting means for detecting the stop of data transmission / reception with the master device and the start of the data transmission / reception and outputting the detection result, and being reset by the signal level of the clock signal; Detection result by the data transmission / reception stop / start detection means Performing a timed operation based on the condition recognition signal timed output means for outputting a stop condition recognition signal and a start condition recognition signal after a lapse of a set time, and an initialization instruction signal for instructing initialization for data transmission and reception. Initialization instruction signal generation means for generating and outputting based on the output of the condition recognition signal timed output means; and resetting the initialization instruction signal output by the initialization instruction signal generation means based on the clock signal. Initialization instruction signal reset means, for performing initialization for data transmission / reception based on the initialization instruction signal output from the initialization instruction signal generation means, and the initialization instruction signal reset means Control means for transmitting and receiving data to and from the master device in synchronization with the clock signal after resetting the clock signal. Le interface bus transceiver circuit.
号時限出力手段の出力またはデータ送受停止・開始検出
手段が検出したマスタデバイスとの間のデータ送受の停
止、前記データ送受の開始の検出結果をもとに、データ
送受のための初期化を指示する初期化指示信号を生成し
出力することを特徴とする請求項1記載のシリアルイン
タフェースバス送受信回路。2. An initialization instruction signal generating means for detecting the output of the condition recognition signal timed output means or the stop of data transmission / reception with the master device detected by the data transmission stop / start detection means, and the detection of the start of the data transmission / reception 2. The serial interface bus transmission / reception circuit according to claim 1, wherein an initialization instruction signal for instructing initialization for data transmission / reception is generated and output based on the result.
とクロック信号線を介して入力されたクロック信号との
相互入力条件を判定するために使用する判定データを格
納する判定データ格納手段と、 該判定データ格納手段に格納した判定データをもとに、
前記相互入力条件を判定する相互入力条件判定手段と、 該相互入力条件判定手段による判定結果を格納する判定
結果格納手段と、 該判定結果格納手段に格納した前記判定結果をマスタデ
バイスから読み出す判定結果読出手段とを備えたことを
特徴とする請求項1または請求項2記載のシリアルイン
タフェースバス送受信回路。3. Determination data storage means for storing determination data used to determine a mutual input condition between data input via a data signal line and a clock signal input via a clock signal line; Based on the judgment data stored in the judgment data storage means,
Mutual input condition determining means for determining the mutual input condition; determination result storage means for storing a determination result by the mutual input condition determining means; determination result for reading the determination result stored in the determination result storage means from a master device 3. The serial interface bus transmitting / receiving circuit according to claim 1, further comprising a reading unit.
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---|---|---|---|
JP21525497A JP3929559B2 (en) | 1997-08-08 | 1997-08-08 | Serial interface bus transceiver circuit |
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JPH1153307A true JPH1153307A (en) | 1999-02-26 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7802036B2 (en) | 2007-02-06 | 2010-09-21 | Seiko Epson Corporation | Serial communication system using an I2C bus as a serial bus |
JP2011250967A (en) * | 2010-06-01 | 2011-12-15 | Takasago Electric Ind Co Ltd | Game machine |
JP2015062519A (en) * | 2013-09-25 | 2015-04-09 | 株式会社藤商事 | Game machine |
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1997
- 1997-08-08 JP JP21525497A patent/JP3929559B2/en not_active Expired - Fee Related
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