JPH11513209A

JPH11513209A - 圧縮通信及び記憶システム

Info

Publication number: JPH11513209A
Application number: JP9510643A
Authority: JP
Inventors: エル．グルネンバーグ，エリオット
Original assignee: ディジタルコンプレッションテクノロジー，エル．ピイ．
Priority date: 1995-08-22
Filing date: 1996-08-21
Publication date: 1999-11-09
Also published as: BR9610351A; WO1997008845A1; EP0870368A1; RU2187889C2; EP0870368A4; CA2229921A1; US6075817A; AU6913096A; TW379508B

Abstract

(57)【要約】本発明は伝送ディジタル情報の圧縮法に関する。並列通信ブランチ（１０３，１０３（ａ）．．．１０３（ｎ））がコード化ビットの集合を伝送するようにコード化され、共に加算（２０３）されて、干渉なく単一の伝送チャネルを通って送られる。デコードは受信ステーション（６）において行われる。本発明によれば、多数の同時信号の変調を反復する方法により、多数の間隔が密な信号を、狭帯域幅フィルタ（１０６）へ通す。送信ステーションと受信ステーションとを接続する通信ハイウエイの帯域幅は、同時ビット集合の通信ビット率により決定される。本発明はまた、圧縮ディジタル蓄積システムにも用いられる。

Description

【発明の詳細な説明】圧縮通信及び記憶システム関連出願本出願は、1991年12月22日出願の米国特許出願第07/812,417号の一部継続出願である1993年11月３日出願の米国特許出願第08/150,231号の一部継続出願である。技術分野本発明は、ディジタル化ビデオ信号及びその他のグラフィック情報信号を、著しく少ない帯域幅及びメモリで伝達し記憶する方法及び装置に関する。従来技術の記載 1991年７月特許の米国特許第5,029,210号には、協同通信システムが記載されている。この特許は、本発明に部分的に採用されている通信システムの作動原理を開示している。この米国特許第5,029,210号の教示を、本明細書において参考とすることとする。この作動原理及びこれに付け加わる発明概念によって、新規な通信伝送システムが開発されたのである。このシステムは、テレビジョンまたはその他のディジタル化情報の伝送に要する帯域幅を大幅に減少させる。これに加えて、この新規な方法は、任意の種類の情報のディジタル化伝送に要する帯域幅を著しく減少するものである。ＴＶ伝送の従来法では、材料を高速の電子ビームで走査し、一般にスクリーンとして認識されているラスター状の画面を多数のピクセルまたは光点で一杯にすることを必要としていた。受信端においては、このピクセルのための受信輝度値が再生され、例えば陰極線管のような装置のスクリーン上の対応ピクセル位置に配置される。この方法では、ピクセルは順次式に即ち経時連続的に伝達される。このようにして、500×500または250,000のピクセル位置を包含する１つのシーン（画面）を、大略1/30秒の時間間隔で受信場所に送り出さなければならない。この時間間隔は、画像の持続に必要な更新時間によって支配されている。このような方法では、7.5メガヘルツの伝送帯域幅を必要とする結果となる。しかしながら、これを４メガヘルツ以下とするために、インターレース法が現在用いられている。現在、500×500ピクセルラスターよりも高い精細度の要求があり、例えば1,00 0×1,000即ち1,000,000ピクセルイメージが高精細度ＴＶ（ＨＤＴＶ）において計画されている。本発明は、上述の走査要求をなくし、送信スクリーンから受信スクリーンへの情報を並列伝送する方法を提供するものである。本発明システムによれば、このようなビデオ情報は、例えば60ヘルツのような狭い帯域幅で伝送することができる。従って、本発明の目的は、非常に狭い帯域幅で高精細度ビデオ情報の伝達ができる伝送システムを提供することにある。本発明の他の目的は、狭い及び広い伝送媒体上で操作できる情報伝送量を増加させたディジタル伝送を提供するにある。本発明の目的はまた、同じ情報データ率の伝送のために劇的に少ない電力しか必要としないビデオ及びその他のデータのディジタル伝送システムを提供することにある。本発明の他の目的は、高データ率伝送を果たすことを容易とすることにある。本発明の目的は、狭帯域幅施設を介する情報伝達率を改善するに要するコードの数及び複雑性を著しく減少させることにある。本発明の目的はまた、ネットワークコンピュータ及び同様な装置や端末の接続性を改善することにある。本発明の目的は更に、例えばビデオ電話のような２ウェイビデオ伝送システムを容易とすることにある。本発明の目的は、３次元グラフィックの伝送を簡易化することにある。本発明の更なる目的は、イメージやその他のデータブロックを効率よく迅速にエンコード化したり復号したりすることにより実質的に少ないメモリ内に記憶させることにある。発明の開示ビデオ材料の通常伝送では、情報は基本面積（ピクセル）に分割され、これらの面積がビームにより、シーン中の対象物の動きにより決定される割合、または目の残像時間（フリッカー）により決定される割合、または走査しようとするエレメントの数により決定される割合で走査される。受信機はこの走査割合に同期されており、受信機ではピクセルをスクリーン上の正しい位置に配置する。このような構成では、伝送率は、そのほとんどがピクセルを正しい場所に置くことの要求により決定され、シーン中の情報の実際の変化によって決定されることはほとんどない。ピクセル配置の計画は、送信側及び受信側に知られているので、１つのピクセルが”１”である時はいつもピクセル位置のコード化指示を送り、ピクセルが”０”であるときはこのような指示は送らないことにより、伝送に大きな節減を果たすことができる。（グルイスケールは、別途議論すべき”ビット”のシーケンスにより取り扱われ得るもので、最終分析ではこれはディジタルピクセルの数における増加に相当する。）例えばＴＶのような広帯域データ伝送の従来法は、上述の時分割法による以外に、各入力（ピクセル）に各別の周波数チャネルを割り当てたり、ピクセルに各別のコードを割り当てたりすることを包含している。受信機は、各ピクセルについて対応する周波数チャネルを採用しなければならない。この周波数チャネルの帯域幅は、ピクセル情報の可能な変化の時間割合を収容するに充分広くなければならない。充分な帯域幅は、任意のピクセル情報または全部のピクセル情報のために提供されねばならない。即ち、ｔを予想されるピクセル情報の最も短い時間変化とし、ｎをラスターのためのピクセルの最大数とする時、ｎ(１／ｔ)の帯域幅でなければならない。それ故、この方法は、現行の順次式走査法と同じ帯域幅を必要とする。１つのシーン中の全部のピクセルを同時に送り出して、チャネル帯域幅をこのシーンの変化率（フレーム率）に等しくしようとすれば、多数のグループのビットを同時に送り出すという問題に直面する。現存の手段を用いて、１つの独特の振幅（または位相、または位相と振幅の組み合わせ）レベルを伝送しなければならない。この１つの振幅レベルは１つの数を表し、この数は１つのビットグループを特定し、これはこの時間間隔中に存在するピクセルグループを表示する。従って受信機は、どのグループが送られたかを正確に決定できる。このグループが可能なｎ個のビットからなるものであると、このようなグループ中でのｎ個のビットの組合せの数は２ⁿである。この数は、ｎが増加するにつれ、急速に大きくなり、扱うことが不可能となる。周知のように、レベルの数が増加するにつれ、信号対雑音比も増大し、所要伝送電力も増大する。第１図には、この電力が圧縮比の増大に伴って指数関数的に増加することが示されている。これは対照的に本発明システムでは、電力は圧縮比に直線的な関係でのみ増加している。本発明がこの問題を回避する方法は、受信機に各グループの各ビットを個別に識別する方法を提供することにある。本発明方法は、グループ内の各別のビット位置をコード化することに基づいている。これらのコードは、直角性の特性を有する。この直角性という特性を以下に説明する。今、周期ｎＴ中に存在する同時信号グループｘ_i（ｔ）を考えると、このような信号は以下の関係が成立すると直角性であるという。これは、これらのビットが時間ｎＴの間に存在する直角波形によって表されるならば、この周期の終わりに、このグループの２つのメンバｉ及びｊの乗算積分数は、ｉ及びｊが等しくない限り０であることを意味する。ｉとｊとが等しい（同じ波形を有する）場合は、結果は１となる。信号ｘ_i（ｔ）が受信機に送られると、受信機はこの波形を記憶し、伝送信号にこれを乗算してｘ_i（ｔ）コードだけが、ｎＴ期間の終わりに出力を示す。直角性コード化信号の２つの一般的な型式は、グルネンバーグ（Ｇruenberg）著、1967年マグローヒル社発行の「ザハンドブックオブテレメトリアンドリモートコントロール」9-39頁ないし9-54頁に記載されているコード化位相コヒーレント法及びＰＦＭ型式である。これらの方法は、そのオリジネータが一度に１つのグループの１つのコードを送り出すことにより使用されるだけであることに注目されたい。これは、２ⁿのファクタにより指数関数的に、１つのグループのピクセルを送り出す時間を増大することに相当する。コード化位相コヒーレント法では、ビテリビ（Ｖiterbi）のためにｘ_i（ｔ）波形は、持続時間Ｔの一連のｎ個のキャリアパルスから成る。これらのキャリアパルスのそれぞれは、同じ振幅で０または180度位相を異にする。即ち、ν＝０または１とする時(ａ)( cos)(ωt+νπ)の関係にある。このようなシーケンスのパターンは直角性のものであり、ｎ＝８ピクセルの直角性コードを示す第２図に表されている通りである。これらのコードは持続時間Ｔの短いパルスを収容するに十分な広い伝送帯域幅を必要とする。本発明によれば、多数のこのようなコード化信号を同時に送り、エネルギ検出により独自にデコードすることができる。しかしながら、本発明者は研究の結果、ｎ個のコード化ビットはｎの伝送帯域幅を必要とし、これは１つのビットのための帯域幅と同じ帯域幅であることとなりながら、信号対ノイズ比はｎの倍数によって減じられ、またこの方法は帯域幅以上に電力要求を減少させることを見い出した。ロシエル（Ｒochelle）に基づくＰＦＭ法は、直角性を達成するために異なった周波数の正弦波を使用している。すなわち、ｘ_i（ｔ）＝ sinω_i t 及びｘ_j（ｔ）＝ sin（ω_i＋２ｎν／ｎＴ）ｔ＋φ ここで、ω_i（ｔ）＝キャリヤ周波数（基準） ν ＝ ±１，±２，±３などｎＴ＝前述と同様コード化ビットの持続期間 φ ＝最初の位相 φ＝０の時、許容できる間隔は、△ｆ＝１／２ｎＴである。１／ｎＴは１つのビットのために必要なチャネル幅であり、このため、この方法は、倍数２により帯域幅を改善している。さもなければ、この方法はまた、並列ビットの数が増加するにつれ、増大する帯域幅を必要とする。本発明は、直角性コードの等価効果を与えながら、同時に帯域幅を減少する新規な方法を採用している。作動の原理は送信機及び受信機の両方における信号の再循環に依存している。図面の簡単な説明第１図は、従来のシステムと本発明のシステムの電力要求比較して示すグラフである。第２図は、直角性コードの例を示す表である。第３Ａ図及び第３Ｂ図は、本発明による位相加算法を示すブロック図及び位相図である。第４図は、位相加算法の出力対ｎ＝60についてのベクトル位相差△φを示すグラフである。第５図は、位相加算法を採用した本発明システムのブロック図である。第６図は、位相加算法の出力対ｎ＝60で４入力のベクトル位相差△φを示すグラフである。第７図は、異なった周波数の信号入力のためのｎ循環の関数として位相差法の振幅出力を示すグラフである。第８図は、直列共振回路の全般的な共振特性曲線のグラフである。第９図は、共振回路を用いた無走査テレビジョンシステムのための位相コード法の回路図である。第９Ａ図は、超共振送信機の回路図である。第９Ｂ図は、超共振受信機の回路図である。第９Ｃ図は、単一インダクタ送信機の回路図である。第９Ｄ図は、単一インダクタ受信機の回路図である。第１０図は、無走査テレビジョンシステムの全体ブロック図である。第１１図は、本発明による伝送システムのブロック図である。第１２図は、第１１図の伝送システムの作動の理解を容易にするための波形図である。第１３図は、帯域幅を減じさせたディジタル伝送のための本発明システムのブロック図である。第１４図は、ビット位置ごとに２つのコードを用いた時の受信ビットのＡＮＤ組合せを示す図である。第１４Ａ図は、ＡＮＤ論理に対する起こり得る偽の応答を示す図である。第１４Ｂ図は、本発明による２次元受信論理を示す図である。第１４Ｃ図は、ｎ＝16について２進コード化した２次元コーディングを示すグラフである。第１４Ｄ図は、２進コード化した２次元コーディングのための受信論理を示す図である。第１４Ｅ図は、ｎ＝256についての２進コード化した２次元コーディングを示す表である。第１４Ｆ図は、グレイスケールエンコード化法及び他の属性を示す図である。第１５図は、本発明による多次元２進エンコード化システムを示す図である。第１６Ａ図及び第１６Ｂ図は、２つの型式のスイッチインバータの詳細を示す回路図である。第１７図は、単一チャネル送信システムのブロック図である。第１８図は、受信機におけるインバータを用いる固定双方向システムを示す回路図である。第１９図は、本発明の原理に基づいたディジタル記憶システムのブロック図である。第２０図は、位相コーディングを用いた周波数並進無走査テレビジョンシステムの回路図である。第２１図は、実験装置のブロック図である。詳細な説明振幅が等しく各項（メンバ）間の位相差が固定されている正弦波の和は、であることは周知である。ここで、△φを、ベクトルとして可視化され得るメンバ間の位相差とする。この和は、△φたけシフトした入力を第３Ａ図及び第３Ｂ図に示した入力に加えることにより、送信機への入力から形成することができる。ここでは、信号入力ｅ^j ^ωtは、各パス（ブランチ）における振幅との和を形成するものとする。第３Ａ図において、符号１はチャネルフィルタであり、これは、周波数帯域を受け取り加算器２へ供給する。加算器２の出力は位相シフト装置３で位相シフトされる。位相シフト装置３は、周波数の関数として位相をシフトする。位相シフト装置３の出力は、データかタイミングビットである制御信号によりスイッチ４でオンオフ制御される。このスイッチ４の出力は、加算器２へ戻され、第３Ｂ図にベクトルが示されているような位相関係で入力に加算される。この図は、ループ内に時間遅延がないものとして示されている。ブランチ（パス）の△φが、送信器においてなされたのと同じようにして入力信号の周波数の関数として得られるものとすると、これらのパスは、その周波数に従って入来する信号とは関係なく応答することとなる。このようにして、送り側への入来する信号のグループは第３図の構成によって強められることとなる。入力信号は、この加算中は実質的に不変である。ｎ＝６０についての結果的なプロットが第４図に示されている。このプロットは、△φ＝０について出力はｎ＝６０であるが、π／ｎよりも大きい△φについては振幅は０に近いことを示している。このようにして、互いに２π／ｎシフトしたこのようなパス位相のグループは、基本的には互いに干渉しない。スイッチド位相インバータは、それぞれの独立位相パスに接続され、情報ビットの制御の下に180度位相シフトを導入することにより各パスにおけるビルトアップ信号を制御する。これがなされると、加算器は減算器となり、パスから信号を除去する。第５図はこのようなビット制御増分位相信号のための配置を示す図である。このシステムは、それぞれいくつかのブランチがある送信及び受信場所から成る。位相シフタ１０１，１０１ａ，１０１ｂ，．．．１０１ｎが、送信ステーションブランチのそれぞれに配置されている。これらの位相シフト△φ₁，△φ₂，．．．△φ_nのそれぞれは、各別に周波数と共に変化する。スイッチドインバータ１０３，１０３ａ，１０３ｂ，．．．１０３ｎがまた、各ブランチにある。これらのスイッチは、異なったディジタル制御パルスシーケンスを各個のブランチへ供給するコーダ１００からの制御信号に応答する。これらのスイッチは、上述のようにブランチ信号の位相を変換するか、または単に制御信号に従ってブランチをオンオフさせる。タイミングはクロック１０２により制御される。全てのブランチの出力は、加算器２００に供給され、この加算器はまた、フィルタ１０６からの一連の信号を受ける。この一連の信号ε₁cosω₁t，ε₂cosω₂t，．．．ε_ncosω_ntは、ノイズまたは受信機からの戻りパスに発している。フィルタ１１４は伝送チャネル帯域幅を示す。送信機プロセスにより選択された周波数グループは、加算器２０５に供給される。加算器２０５は、この入力を受信機ブランチの出力に加算する。加算器２０５の出力はブランチの全てに行く。位相シフタ１１６，１１６ａ，１１６ｂ，．．．１１６ｎは、位相シフタ１０１，１０１ａ，１０１ｂ，．．．１０１ｎと同様であり、対応する送信機ブランチの同じ周波数についての対応する位相シフトを提供する。ユニット１４０，１４０ａ，．．．１４０ｎは、このブランチにおいての信号の形成を制限する。これは、クロック１０２ａにより制御されるだけのビット長期間のためチャネルを開くことにより成される。ビットは、形成信号がしきい値を越えた時、振幅検出器１３０，１３０ａ，．．．１３０ｎにより検出される。クロック１０２及び１０２ａは同期されなければならない。増幅器１１５は受信機と送信機との間の伝送損失を抑制するのに用いられる。第６図は、４つのパスに能力を使い、１つのパスを抑制した結果を示す。プロットでは、抑制したパスが明らかに識別できる。第６図では、ｎ＝６０についてプロットされているが、この結果は、任意のｎの値について成立する。このグラフは、”１”または”０”ビットの存在を決定するためのサンプリング点である点△φ２π／ｎ，４π／ｎ，ビット／ｎ等を示している。存在するビットのためのこれらのビット値は、グラフの上の部分に示されている。他の全てのビットは、所定のビットのサンプリング点においてゼロの出力を有する。このことは、この方法でコード化された時並列ビットの組合せの任意のサイズｎに対してインターシンボル干渉がないことを意味している。入力は、これらがインバータ作用により抑制されない限り、振幅において係数ｎにより増大される。更に、この増大は、クロックによりビット時間間隔ｎＴのサブ時間間隔Ｔに渡って生じるように制御され、この振幅増大は、第７図に示すようにビット時間間隔ｎＴに渡って次第に成長する。これは、帯域幅１／ｎＴの帯域幅フィルタが、再循環システムの出力信号を通すことを意味する。同時に、受信機の入力は、各ブランチの位相コードに従って、このブランチにおいて別々に増大され、同一のコードの受信ブランチは、対応する送信ブランチの周波数だけに応答する。周波数の関数として位相差△φを生ずる１つの方法は、中心周波数が、パスの位相シフトが０（ゼロ）の周波数を確立する同調回路を各ブランチ（パス）に用いることである。ターマンラジオエンジニアリングハンドブック（1943年マグローヒル社発行）の137頁に記載され第８図に示された一般的な共振特性曲線は、直列共振回路の位相シフトオフ共振は、± 45度にわたって周波数オフ共振△ｆと直線関係にあるが、振幅変化は3db以内であることを示している。第４図に示すように、６度だけのシフト（0.1ラジアン）は、ｎ＝60について０に振幅を減ずるに充分である。オフ共振周波数差は次の式で与えられる。 △ｆ＝（ａ／Ｑ）ｆ₀ ここで、ｆ₀は共振周波数、Ｑは共振回路のＱ、ａはフラクショナルデチューニングファクターである。６度の位相シフトのためには、ａは0.05であり、Ｑが50ではフラクショナルデチューニングは、ｆ₀の0.05/50即ち1/1000となる。１／ｎＴが、得られるチャネル帯域幅であるとすると、△ｆは１／ｎ²Ｔでなければならない。これは、帯域幅１／ｎＴ内にｎの△ｆがあるからである。例えば１／ｎＴが500kＨzであると、△ｆは500kＨz/ ｎである。ｎ＝60では、△ｆ＝500kＨz/60＝8.33kＨzである。前述のようにａ＝ 0.05で、ｆ₀＝500kＨzであると、この間隔は、ａ（ｆ₀／△ｆ）＝0.05（500,000 ／8,333）＝0.05×60＝3のＱを使って達成され得る。このようにして、非常に低いＱ回路を用いて、60の周波数を500kＨzの伝送帯域幅内に分離して、データ伝送を60倍増大せしめることができる。であることがわかる。１ビット幅だけ動かす周波数変化は、次の設定により見い出すことができる。これはｎとは無関係。単一のインダクタンスを、パスの全てについて用い、１つだけのコンデンサを各パス（ブランチ）に用い、これにより集積回路の形成を実現することができる。第９図参照。この第９図においては、詳細なブランチ回路は送信装置側だけに示されており、第５図の△φボックス及び第５図及び第９図の受信装置に置き換えられている。共通インダクタンスＬ（符号１０）およびキャパシタ（コンデンサ）Ｃ₁，Ｃ₂．．．Ｃｎ（符号１１，１１ａ．．．１１ｎ）は各ブランチにおいて各別の共振回路を構成している。コンデンサＣ₁，Ｃ₂．．．Ｃ_n（符号１１，１１ａ．．．１１ｎ）は各ブランチにおいて各別の位相シフト△φ₁，△φ₂，．．．△φ_nを確立する。送信側ブランチへの入力は、第５図に示すような送信装置の帯域幅制限受け入れチャネルから発している。これらの入力は、異なった周波数により生じた異なった位相シフトにより各ブランチにより異なったように処理される。これらの位相シフト出力は、各共振回路の抵抗１２，１２ａ，．．．１２ｎから引き出される。受信機のブランチは、同様にして共通チャネル１１２からの入力に作用し、各個の位相シフト１１６，１１６ａ．．．１１６ｎに従ってブランチ検出器１３０，１３０ａ．．．１３０ｎに出力を提供する。結果として検出された出力は、第６図に示したものと同様であり、各出力は、入力周波数が入力において存在するならば、チャネルの特定の位相シフトに対応する。リミッタ１４０，１４０ａ．．．１４０ｎが、システムをループモードで使用する時、帯域振幅が過剰に大きくなるのを妨げるように用いられる。受信の別の方法によれば、例えばノイズのような望ましくない入力信号を、１ビット周期の間固定している定常信号から弁別する利点を有する。受信側から受けた”１”ビット信号は、ビット持続時間中振幅が大きくなることを、思い出されたい。干渉信号Ｎ（ｔ）は、そうではない。第９図の受信側加算装置２０５を減算器に変えることにより、干渉信号は、ｎ回の繰り返しのそれぞれの後に減算されるが、送信側からの信号は、”１”ビットが送られた時、繰り返し時間間隔の始めと終わりの振幅差に等しい定常出力を生じる。検出器１３０，１３０ａ．．．１３０ｎは、この出力をしきい値を越えるものとして検出するが、打ち消された干渉信号は検出されない。この作動は、ポスト検出積分を用いることにより、また、ビット期間の終わりにおいてサンプリングすることにより、検出器１３０，１３０ａ．．．１３０ｎに積分または加算能力を与えることによって強められる。この方法の利点は、送信側の電力が、高度の圧縮比のために実質的に更に減少することにある。送信側は、米国特許第5,029,210号に記載の”協同通信システム”に教示されているのと同様な方法を用いて第９図に示すような戻りパスを介して受信側に接続される。これは、送信装置により選択された信号を補強するのに用いられ、雑音余裕度、受信側と発信側との同期、及び安全の目的に有効である。上述の加算選択方法は、直角性プロセスの積分に等価な加算があり、結果が特定の時間におけるプロセスの終わりに得られるので、直角性方法に類似である。直角性方法は、波形と位相の敏感な検出の乗算を要する。加算プロセスはいかなる乗算も用いず、波形の加算だけに頼り、エネルギ（振幅）検出を用いる。加算プロセスは所望の入力を増強し、その他の方法ではこのようなことは行わない。これらの態様は、加算法が、チャネル間の周波数間隔を他の方法よりも減少させ、伝送能力に大きな改善を果たすことを可能とする。制御された超共振とは、本発明を記述するのに用いることができる用語であり、システムに拡張された通信チャネル容量を提供することを可能にする以下の属性を有する。前述の式は、所要の周波数チャネル幅が、使用同調回路のＱ及び再循環の数に比例して減少することを示している。この数は、特定のチャネルを制御する情報ビット幅により支配される有限の時間間隔により決定される。プロセスは各ビット間隔をもって開始し停止する。この時間間隔が長ければ長いほど、ビット当たりの所要アナログ周波数チャネルは狭くなる。本方法は、例えばＡＭ，ＦＭ，ＰＭのような乗算変調法を用いない点で、従来の情報伝達法とは異なっている。ノイズ信号は、独特の周波数選択増幅及び形成法により増強される。再循環は、ビット時間間隔内での可能な再循環の数に正弦を構成するループにおける伝播時間遅延を包含している。そのため、再循環のためのローカルフィードバックを用いるのが好適である。これは、ナノ秒の持続時間の倍数の非常に短い伝播時間となることを許容している。ローカルフードバックは、送信側及び受信側の両方で行われている。第９Ａ図は、超共振送信機を示す。これは、２つの増幅段Ｕ１及びＵ２と、アナログスイッチとから成り、小振幅信号がコンデンサ１１００において入る。しかしながら、好適な作動の方法は、再循環ループにより増強された入力増幅器１１０５の固有ノイズを用いることである。ここで、ノイズ信号は広い周波数範囲に渡って等しい振幅信号で構成されているということを思い出されたい。共振回路１１０８，１１０９の中心周波数に対応する周波数成分だけが、位相０度のシフト及び最高利得を経験し、この周波数が、ビット時間間隔の終わりにおいて最大に増強されて選択される。抵抗１１０１及び１１０２は、抵抗１１０４及びフィードバック制御増幅器としての増幅器１１０５と結合して作動し、ブロッキングコンデンサ１１００及び１１０３を介して受ける信号を加算する。この増幅器の出力は、カップリングコンデンサ１１０６を介して第２の増幅段１１１０へ送られる。この段での利得は、同調回路１１０８及び１１０９により制御され、この同調回路は、ブロッキングコンデンサ１１１１と直列の増幅器１１１０の両端でシャントされている。同調回路は、抵抗１１０７とともに、演算増幅器のフィードバック率が周波数の関数となるようにする。同調回路の共振周波数は、最高の抵抗と最大の段間利得とを、送信機ユニットのループの最少位相シフトとともに提供している。この段の出力は、カップリングコンデンサ１１１２を介してスイッチ１１１３への入力とされる。スイッチ１１１３は、容易に入手できる集積回路チップであるＩＣ４０６６とすることができる。スイッチ１１１３は情報ビットの流れによって制御される。１つの”１”ビットが伝送されるべき時、制御電圧が４０６６に印加され、このＩＣが、コンデンサ１１１２の出力を分割回路１１１４および１１１５に接続し、分割回路１１１４及び１１１５の接続点に低電圧を与える。この電圧は、パス中の制御電圧クロストークの存在を減ずるように、低いものとされている。この電圧は、伝送ラインへの出力電圧として、またコンデンサ１１０２へのフィードバック電圧としても用いられている。この電圧は、加算増幅器１１０５への入力において抵抗１１０３へ供給されている。これは、制御ビット信号の持続期間中信号を連続的にかつ反復的に加算するようにするループフィードバックシステムを意図している。情報ビットが”０”であると、制御ビットは１１１２の出力を設置に接続し、信号の形成を妨げるフィードバックパスを遮断し、”０”ビットの持続時間中、０電圧出力を生じさせる。好適な伝送方法では、ループ利得は、このビット持続時間中の固有ノイズから充分な信号形成が行われるように調節される。受信モード（第９Ｂ図）においては、入力信号はコンデンサ１１００の入力に与えられ、ループの利得は、固有ノイズよりも大きい振幅の信号を要求するように低めに調節される。スイッチ４０６６へ与えられた制御信号は、”１”ビット間隔に等しい”オン”持続時間と、ビット間隔に等しい”オフ”持続時間とを有する。この方法は、長い持続時間の信号に対して過度の形成を妨げるのに用いられる。この方法は、各チャネルに用いられる同一共振周波数に同調させた２つの受信装置を必要とする。第２の受信機におけるオン時間の制御信号は、第１の受信機のオフ時間中に生ずる。第１の受信機がオフの時（第９Ｂ図）、オンへの切替が生ずる。このようにして、全ての信号が受信される。別の方法では、制御信号が、規定した数の”１”ビットの出現後、自動的に切り換えられ、受信機制御プロトコルが、同じ規定された数の１ビットについてオンに止まるように変わり、任意のオフ期間中自動的にオフに切り換えられるが、制御信号は、”１”ビットととして応答することを必要とする。第９Ｃ図及び第９Ｄ図は、多チャネル（ビット）システムの経済的な実施例を示す。このシステムは、多数の共振チャネルを備えた共通インダクタンス回路を用いている。インダクタの数を最小限とすることは、インダクタは共振回路網の中で最も高価な構成要素であるので、好ましいことである。送信機は第９Ｃ図に示されている。共通の演算増幅器３１５は、多数のチャネルからのフィードバック信号の全てのための加算増幅器として用いられ、これらのフィードバック信号は、カップリングコンデンサ３１０−１ないし３１０−ｎ及び入力抵抗３１１−１ないし３１１−ｍを介してこの加算増幅器に入力される。抵抗３１４は、或る周波数帯域のための集積回路７４１である演算増幅器の利得を設定する。加算増幅器３１５は、カップリングコンデンサ３１６を介して共通インダクタ３１７へ信号を与える。このインダクタは、ｎチャネルの全てに信号を与える。コンデンサ３１８−１ないし３１８−ｎは、チャネルのそれぞれについて異なった周波数でインダクタ３１７と共振し、演算増幅器３２０−１ないし３２０−ｎへ入力インピーダンス（コンダクタ３１７とともに）を提供する。抵抗３１９−１ないし３１９−ｎは、直列共振回路３１７及び３１８−１ないし３１８−ｎと共に各増幅器の利得を設定する。各演算増幅器は、電圧コンデンサ３２２−１ないし３２２−ｎ及び電圧分割器３２４−１ないし３２４−ｎを介してスイッチ３２３−１ないし３２３−ｎに給電する。スイッチ３２３−１ないし３２３−ｎは、情報ビット電圧によって独立に制御され、”１”ビットがある時、所定のチャネルへ得られるようにフィードバックされることを許容し、ゼロビットのために接地に接続する。超共振であるが故に、信号は、ループを巡る多数回の反復の後、固有のノイズから大きな信号に発展する。フィードバックは、例えばスイッチ３２３−ｘが加算増幅器３１５に接続された時に生ずる。これらのチャネルが、１つの”１” ビットがこれらのチャネルをチャネル同調回路を介してのフィードバックを有することを可能とするように形成される。チャネル間には相互作用はない。同様に、受信機は、多数のチャネルに役立つ１つのインダクタを用いている。各チャネルは、それ自体の周波数決定コンデンサを有している。これは、第９Ｄ図に示されている。ここでは、交互のビット時間間隔で作動する各別の受信機が用意されている。受信機は、受信機プロセスが、長い”１”ビットシーケンスにおいて過度の振幅を形成することから妨げるのに、一定の時間を要することは、既に述べている。コンデンサ３５２を介する伝送系から信号を受け取り、この信号を入力抵抗３５３に供給することにより加算演算増幅器３５５への入力とする。回路３５５の利得は抵抗３５３及び３５４の比により制御される。多数のチャネルのフィードバック信号の全てはまた、カップリングコンデンサ３５１−１ないし３５１−ｎ及び３５０ａ−１ないし３５０ａ−ｎを介して増幅器３５５に入力する。これらのコンデンサは、抵抗３５１−ｎ及び３５１ａ−１ないし３５１ａ−ｎを介して入力抵抗３５１−１に給電する。増幅器３５５はインダクタ３５７に給電する。インダクタ３５７は、コンデンサ３５８−１ないし３５８−ｎ及び３５８ａ− １ないし３５８ａ−ｎを介してチャネル（ブランチ）入力コンデンサのそれぞれと直列共振し、このブランチの共振周波数を決定する。増幅器３６０−１．．．３６０−ｎ及び３６０−１．．．３６０ａ−ｎは、各入力コンデンサから信号を受け、基本的に特定チャネルの共振周波数に対応する周波数の信号を選択的に移送する。所定のチャネルの活性化は、スイッチ３６２−ｘまたは３６２ａ−ｘにより制御される。スイッチ３６２−１ないし３６２−ｎ及び３６２ａ−１ないし３６２ａ−ｎは、ビット率で作動するタイミング信号により制御される。これらの制御３６２−１ないし３６２−ｎ、Ｔ１は、スイッチ３６２ａ−１ないし３６２ａ−ｎについて制御信号Ｔ２とは位相が異なっている。コンデンサ３６１−１ないし３６１−ｎ及び３６１ａ−１ないし３６１ａ−ｎは、電圧分割器３６３−１ないし３６３−ｎ及び３６３ａ−１ないし３６３ａ−ｎを介して各スイッチに接続されるカップリングコンデンサである。電圧分割器の目的は、信号パスとのタイミング制御信号のクロストークを減少させることである。電圧分割器の出力は、加算増幅器のフィードバック入力を提供して、所定のチャネルの共振周波数に整合する信号の相互作用形成を生じさせる。電圧分割器の出力はまた、信号の存在を検出するのに用いられ、コンデンサ３６５を介して検出器３６５及びしきい値ユニット３６６へ送られ、特定の共振の信号が発生すると必ずビットを報告する。それ故、本発明は、協同通信システムを包含し、このシステムは、コードにより指示された任意の”１”ビットを、各ピクセルのためのデコーダを備えた他所へ伝送することを可能とする。異なったピクセルから受信機側の幾何配置的に対応するピクセルへのコードの伝送は同時的になされ、対応するピクセルだけに応答する。この伝送システムは、米国特許第5,029,210号記載の協同通信システムの要素を使用するものである。このようにして、ｒをシーンサンプルを変えるのに要求される比率とする時、ｎ素子ピクチャを得るためには、伝送チャネルの数は、ｒｎではなく、ｒでよいこととなる。毎秒ｒ＝30シーンであると、従来の伝送率は、毎秒30×1,000,000 ＝30,000,000パルス（ピクセル位置ごとに１パルス）となり、これに対してこの新規な方法では、本発明の全部の態様が用いられるとすれば、伝送率は毎秒30パルスとなる。本発明においては、送信機電力は、ピクセル（ビット）の数に直線的に比例してだけ増加する。これに対して、従来公知の並列伝送法の場合には指数関数的に増大する。このスケールにおいて圧縮を達成する制限は、例えば第９Ａ図及び第９Ｂ図に示したシステムにおいて用いられたコンデンサの許容誤差を達成するような実際的な考慮によって課せられる。第４図及び第６図に示された結果は、本発明によって顕著な同時伝送が達成できることを示している。この方法は、伝送帯域幅を増大するコストにおいて究極の場合よりも小さい圧縮比で有用である。即ち、システムは、例えば60Ｈzのような狭い帯域幅に圧縮しないでも、まだ有用なのである。他のピクセルと共通の伝送チャネルを用いる各ピクセルは、第１０図に示した通信システムに接続される。この通信システムは、新規な送信及び受信装置を包含している。エネルギの伝送は、受信端末におけるインバータの状態に依存する。この装置は、各受信ピクセルが、対応するコードを有する伝送ピクセルだけに応答する。もしもこれらの長さｎのｎ個のコードが例えば本手段により同時に伝送されるとしたら、ｎ×（１／ｔ）の共通チャネル帯域幅が必要とされる。ここで、ｔはシーンにおける情報の変化により必要とされる時間であり、帯域幅の節減とはならない。しかしながら、最も意義あることに、本発明は、帯域幅の要求を１／ｔに減少させる方法を提供するのである。各送信機ビット位置は（ピクセル）、共通対の伝送パスを介して送信機内の対応ビット位置にリンクしてあり、エネルギを、送信点から受信点へ、受信点から送信位置へと通過することを許容している。エネルギ形成は、コードが対応していない時はいつも抑制される。受信機における各個のビット位置は、各個に、送信機における対応ビット位置の対応コードの存在を検出する。（前述するように、ビット位置は、ＴＶカメラのシーンにおける照明点、及び受信機におけるＴＶスクリーンの各個の光発生点に接続される。しかしながら、一般に、これらのビット位置は、シフトレジスタに記憶されたディジット位置または他のアクセス可能なビット記憶位置とする。）エネルギは、受信及び送信コードが一致しないことを検出されると十分に形成されず、このため相補的にのみに、受信ビット位置は対応する送信ビット位置を検出する。送信機から受信機へ、及び受信機から送信機へと流れる共通チャネル伝送リンクのエネルギ振幅は、同時に付勢されるピクセル（または”１”ビットを登録するビット位置）の数に伴って増加する。しかし、帯域幅は固定のままで、狭い帯域フィルタにより制御される。受信ビット位置は、対応する送信ビット位置が１つのビットを積極的に送信しないならば、ビット”１”を登録しない。他の送信ビットは、共通伝送リンクにエネルギ電圧を存在させず、不活性ピクセル位置を付勢しない。これは、前述のブランチコードの作動のためである。このようにして、ビット位置中の干渉が解消される。本発明の伝送システムは半二重で作動するが、第９図及び第１０図に示される戻りチャネルの使用は、このシステムの雑音余裕度を改善する。第４図及び第６図の信号は、例えば帯域限定ホワイトノイズのような均一の帯域の信号入力により発生される。しかしながら、米国特許第5,029,210号に教示されるような再生ループフィードバックは、第６図のスペクトル出力を直線スペクトルに変える。この効果は、各受信機ブランチにリミタを設け、ループ利得を１（unity）よりも大きくすることにより助成される。この方法は、最強の信号を発生させ、再循環回路により発生させられる弱い信号を禁止する。これは、所望信号に対してノイズを抑制し、このようにして送信電力及びエラー率を著しく減少し、同時にビット周波数位置間の間隔を更に近づけて帯域幅圧縮を改善する。従って、本発明は、同時に得られる情報の集合を、狭い帯域幅のチャネルを通して送信することができる。この帯域幅は、送信ビットの集合全体の時間変化率によってのみ決定される。ＴＶまたは動きのあるビデオの場合には、この変化率はシーン中の動きによって決定される。各個のビット位置に変化だけを送ることは、この集合中の同時伝送ビットの数を減らす。この効果は、伝送率及び帯域幅を更に減らすのに利用されよう。帯域幅要求の減少はまた、信号がノイズと競合する所では、伝送電力要求を帯域幅に比例して減少させる。この電力減少は著しいものがある。第１０図において、符号５は、シーン材料７の伝送のための本発明の送信装置を示している。また、符号６は、伝送された情報を受信スクリーンのために利用できる情報に変換する本発明の受信装置を示している。シーン７は、行及び列の形に整列した各個のピクセルから成る。これらのピクセルは、光線感受性を有し、特定の色に感じるものでもよい。各ピクセルは、ライン１０ないし１Ｎ及び２０ないし２Ｎを介して送信装置へ各個に関連づけられている。自由選択的には、各ピクセルは、２つの接続ラインを介して送信装置５へ接続することができる。このようにして、各ピクセルは、後に詳述するようにライン１０及び２Ｎにより接続される。ピクセルごとに２つの接続を用いることは、伝送システムに用いなければならない各個のコードの数を大きく節減する結果となる。接続１０ないし２Ｎは、例えば第１１図に符号１００及び１０７により示す、送信装置のビット発生器に各個に接続されている。送信装置は、伝送リンク１１２を介して受信装置に接続されている。戻りリンク１１３も用いられている。これらのリンクは、帯域幅が非常に狭いことを要する。受信装置は、例えば第１１図に符号１１９及び１２３により示すビット受信機を介してスクリーンに接続されている。スクリーンは各個の光点から成る。各個のピクセルの照度値は、ビット受信機により決定される。各ピクセルは各個にライン３０ないし４Ｎを介して接続されるが、ピクセルごとに２つの接続、即ち１つの列接続及び１つの行接続を用いるのが好適である。行接続は３０ないし３Ｎであり、列接続は４０ないし４Ｎである。このようにして、特定のピクセルの照明が、伝送ライン１０及び２０に対応するライン３０及び４０により決定される。特定のピクセルの照度は、ライン３０及び４０の出力を論理的に加えるＡＮＤ回路の使用により支配される。シーン７からシーン８へのイメージの伝送を果たすための伝送システムの理解は、伝送システムの詳細を示す第１１図を参照することを必要とする。送信装置の各ピクセルは、第１１図に符号１００により示すようなビット発生器に接続されている。このようにして、このシステムは、ディジタル情報即ち２進数の形の情報を伝送するのに特に有用である。ピクセルがディジタル型式でない場合には、これらのピクセル値を２進値型式に変換することが必要である。このための１つの手段は、ビットプレーンの形でグルイスケール情報を送ることであろう。ビットプレーンは、共通値または意義レベルのビットを包含するシーンである。従って、グルイスケールは４ビットを必要とし、各別に及び連続的に、一度に１つのビットプレーンを伝送することができる。これは、帯域幅を４の倍数として増加させる。例えば30から120herzに増加させる。ビット発生器１００は、ビットがＸＯＲユニット１０９ａにある時これらのビットを送信する。クロック２０１は、ＸＯＲユニット１０９ａにあるこの信号を、出力と混合し、スイッチドインバータ１０３を制御する。インバータ１０３の作用は、これが一方の位置から他方の位置に切り替わった時位相の逆転（180度のシフト）を与えることである。インバータ１０３は、これらの２つの作動位置しか持たない。この位相反転は、米国特許第5,029,210号に記載されているように、１つの増幅段を入れたり除いたりするスイッチングにより与えられる。スイッチドインバータ１０３は、このインバータ１０３、コーダ１０１、結合器２０３、加算器２００及びスプリッタ２０４により構成されるループ内で作動する。コーダ１０１は直列共振回路から成り、ビット間隔ごとにｎの時間間隔のそれぞれに増分位相シフトを提供する。クロック２０１は、スイッチドインバータ１０３を制御し、スイッチドインバータ１０３は、ループを制御して、ビット時間間隔ごとにｎ回の再循環が起こるようにする。ｎは圧縮比に依存し、圧縮比は、すべてのピクセルが同時に送信されるとすると、おそらくは1,000,000のような高いものとなり、最小限の帯域幅を達成することとなろう。もう１つのピクセルは、適宜照明され活性化されると、ビット発生器１０７を付勢する。このチャネルの作動は、ビット発生器１００に接続されたチャネルの作動と全く同様であるが、コーダ１０８は、コーダ１０１とは異なった増分位相シフトを有し、デコーダ１１７に収容されているコードに対応する。活性化されたビット発生器が、ＸＯＲユニット１０９ｂ内のクロック２０２を混合する。ＸＯＲユニット１０９ｂは、スイッチドインバータ１１０を制御する。これは、コーダ１０８、スイッチドインバータ１１０、結合器２０３、加算器２００及びスプリッタ２０４を包含するループの一部を構成している。結合器、スプリッタ及び加算器はリニアオペレータである。結合器２０３の出力はホワード伝送リンク１１２に供給され、ホワード伝送リンク１１２は、２つだけを図示している送信側（送信機）の全てのブランチの和を伝送する。結合器はまた、加算器２００へのフィードバックパスに給電し、前述（第３Ｂ図）したように送信側の増分作動を可能とする。フィルタ１１４は、全ての送信側信号が通らなければならない狭い帯域幅のチャネルである。受信ユニット６では、デコーダ１１６は、コーダ１０１と同じ増分位相シフトを有し、デコーダ１１７は、コーダ１０８に対応する増分位相シフトを有する。これらの異なった増分位相シフトは、ブランチコードを構成し、このブランチコードは、時間間隔ｎＴにおける特定のサンプリング時間において受信機側の伝送ビットを分離するのに用いられる。この検出は、例えばビット受信機１１９及び１２３において成される。デコーダ１１６、結合器２０６、加算器２０５及びスプリッタ２０８は、コード１０１にだけ応答するループを形成する。デコーダ１１７を包含するロープは、コード１０８だけに応答する。ループは、第５図に関連して前述した送信機ループと同様に機能する。受信機結合器２０６の出力は、リンク１１３を介して送信側にフィードバックされ、送信側への入力である信号１２４を補強する。これによる利益は、既に前述した。そうしなければ、システムは、送信側入力からの帯域制限ノイズにより、または同期されたｃｗ信号により作動させられよう。このことは、第１１図に２つが示されているピクセルの任意のものの作動が、１つの共通伝送パスを使用し、シーン（またはビット集合）要求の変化により基本的に決定される同じ狭い帯域幅を正に要することを意味する。もしこれが、場面の維持よりも頻繁でなく変化するピクセルの変化だけを送るものであるならば、伝送リンク１１２及び１１３の帯域幅を更に狭めることが可能である。これは、ビット発生器を変更し、変化伝送機能を与えることを必要とする。ビット受信機の変更は、変化が受信された時ピクセル値を変更することを必要とする。第１２図は、第１１図に示した伝送システムの作動を説明するのに用いられる。第１２図の列１は伝送されるビット値が”１”であるか”０”であるかを示す。列２は、任意に選んだピクセル位置の数を示す。列３は伝送コードを、列４は伝送ビット波形を示す。列５は、伝送スイッチドインバータの結果的な状態、すなわち反転（”１”）状態か、非反転（”０”）状態かを示す。反転状態の時には、山が示されており（伝送不能）、非反転状態では山が示されていない（伝送可能）。列６は、伝送リンク１１２（第１１図）における伝送波形を示す。列７は、受信機の対応ブランチの検出器における受信波形を示す。列８は、ビット波形の受信（”１”）または非受信（”０”）を示す。非受信はゼロエネルギを示す直線により示されている。ここで、実際のビット受信は、受信波形がしきい値に達した時に生ずることを注意されたい。最後に、列９は、第１１図のフィードバック伝送ライン１１３の状態を示す。行１は、ピクセル１からの伝送を表す。この場合、ピクセル１は、列３に示されたような入力周波数ｆ₁に応答して異なった位相シフト△φ₁の伝送コードを有し、第１１図の送信スイッチドインバータ（符号１０３）を非判定（０度位相シフト）状態とさせる。第１１図の対応受信ピクセル位置は、列７に示されたデコーダ１１６の対応コードを有し、ビット受信機１１９は、列８に示されたような ”１”ビットの受信を表す振幅を受ける。伝送チャネルには、列６に示されているような波形と周波数の振幅信号がある。ピクセル２は、ピクセル１に用いられたものとは異なった位相シフト△φ₂の異なったコードを有し、入力周波数ｆ₂に応答する。列２に示すように、スイッチドインバータ１１０を０度に設定することにより伝送される”１”ビットは、列３のコードとともに、列６の伝送パターンを生ずる。これは、列７の受信パターン中に、１つの”１”ビットを、列８に示されるようなピクセル２に存在させることを結果する。列６に示されたような伝送リンクに振幅信号がある。ピクセル１及び２が両方とも活性状態であるならば、伝送ラインの振幅は、これら２つのピクセルの電力の和に上昇する。行３及び４は、”０”ビットがピクセル１及び２から送られてきた時の作動を示す。列３に示された伝送コードは前述と同じである。両ブランチの伝送ビットは、スイッチドインバータを反転位相（180度位相シフトを加える）とし、これにより、送信側ループにおける信号の取り消しを生じさせる。これは、伝送に振幅がなく（列６）、”０”ビットが列７及び８に示されたように受信されていることを結果する。行５及び６は、ピクセルが異なったビットを送る場合を示す。それぞれの受信ピクセルは、その対応ピクセル値を受け取るが、伝送ラインの振幅は、１つの能動状態のピクセルにより生じられる値にのみ上昇する。ここで、ピクセル１の受信ビットレベルは、伝送ラインの振幅の存在にもかかわらず、伝送レベルに対応してゼロであることに注意されたい。これは、周波数ｆ₂に応答しない受信機デコーダ１０６の作用の結果であり、周波数ｆ₁は、インバータ１０３により導入された位相反転（列５）故に、伝送されない。この受信ビットレベルは、ビット時間間隔の終わりにゼロとなる。行７ないし１０は、ピクセルのグループの作動を示す。この場合、３つの送信 ”１”と１つの送信”０”がある。これはまた、第６図に示す場合である。この場合は、エネルギを送る多数の”１”の存在にもかかわらず”０”が受信されることを示すので重要である。各ピクセルのためのコードは、異なった位相シフト △φ_iであり、これは特定の入力周波数ｆ_iだけに応答し、位相インバータの導入により”０”ビットの場合に禁止する（列５、行８）。”１”は僅かに異なる周波数の波形により伝送され、この周波数の波形は、ビット時間間隔の間に次第に大きくなり、正しい受信ピクセルブランチでデコードされ（列７）、”０”ビットに影響を及ぼすことなく、” １”ビットを供給する。伝送チャネルの電力は活性状態のビットの和である。無走査ＴＶシステムの具体化に用いられる伝送システムは、所定の情報率のためのディジタル伝送システムの帯域幅要求を減少させるのに用いることができる。この場合、第１３図に示すように、ＴＶシステムはバッファ５１及び５２に置き換えられる。バッファ５１は、伝送ライン５０から直列ディジタル伝送情報を受け、バッファ５１は直列伝送ライン５３に情報を供給する。バッファ５１は、並列情報を伝送装置１に供給する。並列情報ビットは、スイッチドインバータへ入力を提供するビット発生器へ送られる前述のピクセルと同じである。ｎ個の並列ビットは、共通チャネル１１２及び１１３を介して受信装置２へ伝送され、受信装置は、ｔ秒ごとにバッファ５２へ並列ビット位置の受信信号を運ぶ。このバッファはローカルクロックにより直列的に読み出される。このバッファは、中間記憶領域を包含し、これにより、新たなデータを受けながら、その前のｔ秒間の終わりに受信したデータを記録する。この過程は、伝送ライン１１２，１１３のビット率を、ライン５０及び５３のビット率の１／ｎとすることを可能とする。ここで、ｎはバッファした並列ビット位置の数とする。このようにして、当初のラインのデータ率を100,000ビットとし、ｎを100とすると、伝送ライン１１２及び１１３の有効ビット率は毎秒 1,000ビットとなる。従って、ディジタル音声を、狭い帯域幅の音声周波数チャネルで容易に伝送することができる。1,544ＭＢＰＳで作動するＴ−１チャネルはまた、ｎ＝1500とする時、狭帯域幅の音声周波数ラインを介して作動させることができる。第１３図に示すようなディジタル伝送用の記憶バッファは、同じ装置で音声及びビデオの結合された信号を送るのに用いることができる。ビデオがＣ＝2,000 コードを要するとすると、音声用にはｂ＝２の付加的なコードを加えればよい。毎秒100,000ビットの割合のディジタル音声がビデオに伴うならば、画像供給率は毎秒100フレームで、1,000ビットの音声が、ビデオに使われる2,000コードに対してＣ＝２（1,000）^1/2＝66付加コードの使用により、フレームごとに同時に伝送することができる。伝送リンク１１２及び１１３には、非常に僅かな制約しかない。共通チャネル伝送周波は、送信側で発振周波と混合され任意好適な周波数に変換され、受信端において元に戻されて信号とすることができる。伝送リンク１１２及び１１３は同じように取り扱うことができる。混合発振は、アドレス選択のために用いることができる。有線または無線の両方の装置を用いることができる。このシステムはまた、レトロディレクティブ発振ループに直接に作用して、伝送容量を増加させるとともに、米国特許第5,757,335号に教示されるような自動指向性を与えることができる。ピクセルは、文字どおり画素である。これは、シーンまたはイメージを定める配列中の位置を表す。このような位置において、例えばグルイスケール（照度）、色合い及び色相のような変化情報がある。この情報は、変化する数のビットを必要とし、その結果一般にビットの総数はピクセル位置の数の倍数となる。多数のビットがピクセルに配置されている時はいつでも、このピクセルは、１つのビットをそれぞれ包含する多数の要素ピクセルにより置き換えられる。これは、伝送する並列ビットの数の乗算を意味し、与えられた所定の帯域幅のための圧縮の要求が大きくなるだけであるゆえに、圧縮伝送システムにより容易に取り扱うことができる。例えば、もしもピクセルが12ビットの照度、色合い、色相の情報を提供すると、500×500即ち250,000ピクセル位置があり、従って、12×250 ,000＝3,000,000ビットが、1/30秒ごとにシーンを全部描くのに必要である。これは、伝送要求として毎秒90,000ビットとなる。本発明圧縮システムでは、この 3,000,000要素ピクセルを、1/30秒ごとに１つのチャネル内へ圧縮することが要求される。受信機は、最終ピクセル照度、色合い及び色相を再構成し、これらの要素ピクセルから正しいピクセル位置（ビット）を再構成する論理を備えている。コードの数がピクセル（または送ろうとする並列ビット）の数に等しいとすると、伝送リンクは各ピクセルを別々に移送する。これは、ｎ個の独立の可制御パスがあるからである。ｎピクセル（またはｎビットの蓄積）の所定のシーン（または集合）に要するコードの数は、ソースに依存する、起こり得るプロセスエラーの犠牲の下に、ピクセル当たりの多数のコードの使用により減少される。２次元の場合には、２つのコードＣ_x及びＣ_yによりそれぞれのピクセル位置を定める。これらのコードは、それぞれｘ及びｙの座標にそれぞれ対応する。従って、Ｃ_x及びＣ_yコードは、方形のイメージではそれぞれ√ｎであり、ｎ＝１０⁶ では、1000Ｃ_x及びＣ_yコードとなる。各受信ピクセルは、第１４図に示されるようなＡＮＤ論理を備えていなければならない。このＡＮＤ回路は、ｘ３０，３１及びｙ４０，４１コード、例えばＣ_x1及びＣ_y1を受け取らなければならない。しかしながら、もしも２つが同時に伝送されている途中であると、偽の受信ピクセルを発生する可能性がある。第１４Ａ図において、ピクセルＩ_i及びＩ_jが同時に伝送されると仮定する。Ｉ_i のためのコードはＣ_xnＣ_y1であり、Ｉ_jのためのコードはＣ_x1Ｃ_ynである。これらのコードの一部、即ちＣ_x1及びＣ_y1は、ピクセルＩ₁を活性状態とする。これは、このピクセルが、これらのコードを受けて適当なＡＮＤ回路を作用させるからである。このような偽の応答は、独特の識別コードＩ_nを加えることによりなくされる。ｎ＝10⁶では、Ｉ_nコードの長さは20ビットである。Ｃ_x及びＣ_yコードごとに20 ビットを送ることにより、偽の応答はなくなる。このｎ＝10⁶を行うのに必要なコードの総数は、Ｃ_xＩ_n＝1000x20＝20000 Ｃ_yＩ_n＝1000x20＝20000 40000 である。これらの40000コードビットは、シーンにおける1,000,000ピクセルの位置を表す。これは、ｎ＝10⁶に対して25のコード圧縮を表す。同じような計算によりｎ＝10⁸のための圧縮比は約200となる。伝送されたピクセルＩ₁は、Ｃ_x1Ｉ₁及びＣ_y1Ｉ₁を付勢する。このピクセルＩ₁ は、展開型式でＩ₁₁，Ｉ₁₂，Ｉ₁₃．．．Ｉ_1nである。これは、識別コードのビットシーケンスを表す。このコードの長さは、ｂ＝log₂ｎである。送信機は、このシーケンスのビットのそれぞれを、Ｃ_x1及びＣ_y1コードとＡＮＤ論理積とする。ピクセル１の伝送に用いられているのは、Ｃ_x1及びＩ₁₁，Ｃ_x1及びＩ₁₂，Ｃ_x1及びＩ₁₃．．．Ｃ_x1及びＩ_1n、更にＣ_y1及びＩ₁₁、Ｃ_y1及びＩ₁₂、Ｃ_y1及びＩ₁₃．．．Ｃ_y1及びＩ_1nである。これらがＡＮＤ機能を表している。各別の送信コードが、これらの構成要素のそれぞれのために必要である。ｎ個のピクセルのそれぞれは同様に処理される。結果として得られる40,000個のコードのそれぞれが、40 ,000”チップ”の長さを必要とする。各ピクセルを各別に送り、ディメンジョナルコーディングを用いないと、1,000,000チップから大きなコード長さの減少が得られる。第１４Ｂ図は、所定のピクセルを受けるに用いられる論理構造を示す。多重ＡＮＤ回路が受信ピクセルＩ₁位置で構成されている。ＡＮＤ回路４０２，４０３．．．４０４は、第１４Ｂ図に示すようなピクセル１のためにＣ_x及びＩ₁，Ｃ_y 及びＩ₁ビットをＡＮＤ論理積することにより、識別コードＩ₁＝Ｉ₁₁，Ｉ₁₂Ｉ_lb（ここでｂ＝log₂ ｎ）を導くのに用いられる。これらのビットは、第１０図及び第１１図に示されるようなコード化ループ信号により受信機へ運ばれる。これらのＡＮＤ回路は、受信しようとする特定のピクセルのためのビット出力へだけ接続されている。ｂｘ入力とｂｙ入力（ｎ＝10⁶に対してｂ＝20）があり、これらからｂ識別コードＩ₁₁，．．．Ｉ_1bが導かれる。比較器４０５は、ｂ入力が全て”１”である時だけ、出力を与える。ピクセル１は、独特なセットのコードが受けられた時に活性化されるだけである。伝送に用いられたコードの数及び長さは、各ピクセルのｘ及びｙコードを２進数にコード化することにより、更に減少させることができる。第１４Ｂ図に示された従来法とは対称的にピクセル位置は２進コードグループにより表される。各ビットは各別のループにより運ばれる。いくつかのビットが同時に送られるので、より少ないコードが要求される。この方法は、ｂ＝log₂ｎＣ_xコード及びｂ＝ log₂ｎＣ_yコードを要求し、これにより、受信機が、活性ピクセルの受信を示す ”１”ビットの正しい一致を受信する（”０”ビットはこのシステムを作動させない）２進数のビットのそれぞれは、前述のように識別ビットとＡＮＤ論理積されなければならない。このようにして、例えばｎ＝16の時、第１４Ｃ図の位置１は、Ｃ_x1Ｃ_y1Ｃ_x3Ｃ_y3 により表される。位置５はＣ_x1Ｃ_y1Ｃ_x3Ｃ_y4 位置９はＣ_x1Ｃ_y2Ｃ_x3Ｃ_y3 位置13はＣ_x1Ｃ_y2Ｃ_x3Ｃ_y4 その他である。これらの位置のための識別コードは、位置１はＩ₁₁Ｉ₁₂Ｉ₁₃Ｉ₁₄ 位置２はＩ₂₁Ｉ₂₂Ｉ₂₃Ｉ₂₄ 位置３はＩ₃₁Ｉ₃₂Ｉ₃₃Ｉ₃₄ 位置４はＩ₄₁Ｉ₄₂Ｉ₄₃Ｉ₄₄ その他である。ｎ＝16におけるピクセル位置のための全コードは、例えばＣ_x1及びＩ₁₁，Ｃ_x1及びＩ₁₂，Ｃ_x1及びＩ₁₃、Ｃ_x1及びＩ₁₄，Ｃ_y1及びＩ₁₁，Ｃ_y1及びＩ₁₂，Ｃ_y1及びＩ₁₃，Ｃ_y1及びＩ₁₄，Ｃ_x3及びＩ₁₂，Ｃ_x3及びＩ₁₂，Ｃ_x3及びＩ₁₃，Ｃ_x3及びＩ₁₄，Ｃ_y3及びＩ₁₁，Ｃ_y3及びＩ₁₂，Ｃ_y3及びＩ₁₃，Ｃ_y3及びＩ₁₄ である。位置１では、識別ビットＩ＝Ｉ₁₁．．．．Ｉ₁₄は０００１である。従って、このコードの２進表現は、Ｃ_x1及びＩＣ_y1及びＩＣ_x2及びＩＣ_y2及びＩ０００１０００１００００００００Ｃ_x3及びＩＣ_y3及びＩＣ_x4及びＩＣ_y4及びＩ０００１０００１００００００００である。これは、Ｃ_x1及びＣ_y1，Ｃ_x3及びＣ_y3が”１”［現在（プレゼント）］で、Ｃ_x2及びＣ_y2，Ｃ_x4及びＣ_y4が０であるからである。この場合の全コード長さは32である。受信機が、送信されたピクセルに独特に応答する方法は、第１４Ｄ図に示されている。各ピクセル位置は多数のＡＮＤ回路を有し、これらのＡＮＤ回路は、正に正しい信号の組合せだけを許容して、これを付勢する。第１４Ｄ図は、典型的なピクセル１の場合を示す。ＡＮＤ回路４１０，４１１，４１２，４１３，４１４，４１５は、Ｃ_x及びＩ、Ｃ_y及びＩコードから識別ビットを導く。ｂ個の”Ｃ_x1及びＩ”及びｂ個の”Ｃ_y1及びＩ”コードは、ｂ個の識別コードＩ₁₁．．．．Ｉ_1bを生ずる。比較器４１６は、この識別コードが受けられた時、出力”１”を与える。比較器４１７は、Ｃ_x3及びＩ、Ｃ_y3及びＩのための同じものである。比較器４１８は、Ｃ_xb-1及びＣ_yb-1構成成分のためのｂ個の識別ビットＩ₁₁．．．．Ｉ_1bを導く。全てのピクセルでは、ｂ²個のＣ_x及びＩ入力ビット及びｂ²個のＣ_y及びＩ入力ビットがある。第１４Ｂ図の回路論理は、ピクセル１のために識別されたビット以外のどんな他のビットのセットをも無視する。それ故、多数のピクセルがこのコードと同時に伝送される。入力ビットのほとんど半分だけが、どれか１つのピクセルに接続される。これは、ピクセル１のための最も高いレベルの位置ビットが、Ｃ_xbでなく、Ｃ_xb-lである理由である。ピクセル当たりのＡＮＤ回路の最大数はｂ²／２である。実際には、大抵のＩコードの中の”１”の数は非常に少ないので、大抵のピクセルになされる接続の数は非常に少ない。例えば、ピクセル１，２，４，８，１６では、Ｉコードは１つの”１ ”を包含するだけであり、わずかｂ／２のＡＮＤユニットがこれらに要するだけである。従って、最大数のほんの一部分だけが平均に要することになる。比較器の数はｂ／２である。正しい入力を受ける時ピクセル出力を与える最終ＡＮＤ回路４１９は、ｂ／２の入力を必要とする。これらの回路は、集積回路技術により容易に製作することができる。コードを減らしデータ蓄積に有用な情報圧縮を与えるこの論理の有効性は、ｎが大きな値となる時、例えばｎ＞２５６の時に更に明らかとなる。第１４Ｅ図は、この場合のコーディングを示す。要する識別ビットは、８ビット長のものである。８つのＣ_x及び８つのＣ_yビットが、256ビットを表すのに全部で８×８＋８×８＝128必要である。この方法をｎピクセルに及ぼすには、（log₂ｎ）² Ｃ_x及びＩコード及び（log₂ｎ）² Ｃ_y及びＩコードまたは全部で２（log₂ｎ）² Ｃ及びＩコードを必要とする。ここで、log₂ｎ＝ｂである。ｎ＝10⁶または２²⁰では、ｂ＝20及び所要コード数２×20×20＝800である。ｎ＝10⁸または２²⁴では、コード数は２ ×24×24＝1152である。データ圧縮比は各々10⁶／800＝1250及び10⁸／1152＝86, 806である。ここで、多次元法のこのような圧縮比の全ては、ソースに依存するエラーの犠牲の下で達成されるということに注意されたい。コードワードはまた、グレイスケール、色および所定のピクセル位置のその他の属性の特定を包含するように拡張することができる。これは、ピクセル入力に付加的な識別コードを与えて、１つのピクセルが３つ、４つまたはそれ以上の識別コードへのアクセスを有するようにすることにより成される。グレイトーンまたはスケールは、８，１６あるいはそれ以上のレベルを表す３つまたはそれ以上のビットにより表すことができる。（このやり方は他の属性についても同様である。）グルイスケールビットのそれぞれは、第１４Ｆ図に示されるような各別のＩＤコードを制御する。ピクセル１では、グルイスケールビット４３０，４３１，４３２が、ＩコードＩ_1a，Ｉ_1b 及びＩ_1c（各々４３３ａ，ｂ，ｃ）の送り出しを制御する。同様に、ピクセル２では、ビット４３４，４３５及び４３６がＩ_2a，Ｉ_2b及びＩ_2c（各々４３７ａ，ｂ，ｃ）を制御する。デコーダでは、コードシーケンス４５５のＣ_xb及びＩ，Ｃ_yb及びＩが、通常のようにデコードされる。しかしながら、ピクセルの付加的なビットは、別にデコードされる。即ち、ピクセル１では別の出力が、４３８，４３９及び４４０においてＩ_1a，Ｉ_1b及びＩ_1cについて得られ、ピクセル２では別の出力が、４４１，４４２および４４３においてＩ_2a，Ｉ_2b及びＩ_2cについて得られる。ピクセル１のための３つの出力は、アナログディジタルコンバータ（Ｄ／Ａ変換器）４４４へ提供される。Ｄ／Ａ変換器４４４は、ピクセル１のためにグレイスケール出力を生しる。Ｄ／Ａ変換器４４５は、各別の出力４４１，４４２及び４４３を使って、ピクセル２のためのグレイスケール出力を提供する。グルイトーンまたは属性のこのコーディング方法は、ファクターｇによりエンコード化される”バーチャル”ピクセルの総数を増加させる。従って、ｎ＝ｐｇの関係が成立する。ここで、ｐはピクセル位置の数、ｇはグルイトーン（または属性）ビットの数、ｎはエンコード化するビットの総数である。これは、ビット長ｂ＝log₂ｎを、実際の数のピクセルについて要する長さよりも長いものとすることとなる。コードＣは長くなるが、圧縮は、圧縮比がｎ／２（log₂ｎ）² なので、大きくなる。他の方法としては、一度に１フレームだけグルイトーンを送ることである。この方法では、帯域幅は増加し、圧縮比は改善されない。第１５図において、多次元作動伝送コードは、各ピクセルの２進表示の要求に従っていくつかのピクセルにより用いられている。第１５図に示すように、ピクセルはまず、各活性入力について識別コーダ４５０，４５１，．．．４５３を活性化する。これらのＩコードは、ｂ＝log₂ｎ並列（同時）ビットであり、接続マトリックス４５４へ供給される。各個の”Ｉ”ビットは、接続マトリックスにおいていくつかの出力ビットを活性化する。この接続マトリックスの出力は、コード４５５として示されている。このコードは、Ｃ_x1及びＩ，Ｃ_y1及びＩ，Ｃ_x2及びＩ，Ｃ_y2及びＩ．．．Ｃ_xb及びＩ，Ｃ_yb及びＩを包含する。この複合コードは、入力ピクセルの１つ、または多く、または全てを表す。所定の送信コードビットは、いくつかのピクセルにより活性化される。２ｂ²の送信コードの総数は、全てのまたはいくつかのピクセルが同時に送信されるか否かにかかわらず、ピクセルの全てを伝送するに充分なコードを提供する。これは、各ピクセル位置が、特定のピクセル位置へ与えるこれらの多グループのコード（ビット）だけに応答するように独特にマスクされるからである。２次元コーディングに従来用いられているシステムは、３次元（またはもっと多次元）に拡張することができる。空間的３次元は、単にＣ_x及びＩ、Ｃ_y及びＩコードの代わりに、Ｃ_x及びＩ、Ｃ_y及びＩ、Ｃ_z及びＩコードにより表される。Ｉコードの数は、ピクセルの全数ｎにより決定されるが、例えば立体内の点のような３次元の点がある。ピクセル１のような典型的なピクセルのためのコードの数はＣ_x1及びＩ₁₁，Ｃ_x1及びＩ₁₂．．．．．Ｃ_x1及びＩ_1b Ｃ_y1及びＩ₁₁，Ｃ_y1及びＩ₁₂．．．．．Ｃ_y1及びＩ_1b Ｃ_z1及びＩ₁₁，Ｃ_z1及びＩ₁₂．．．．．Ｃ_z1及びＩ_1b Ｃ_x2及びＩ₁₁，Ｃ_x1及びＩ₁₂．．．．．Ｃ_x2及びＩ_1b Ｃ_y2及びＩ₁₁，Ｃ_y1及びＩ₁₂．．．．．Ｃ_y2及びＩ_1b Ｃ_z2及びＩ₁₁，Ｃ_z1及びＩ₁₂．．．．．Ｃ_z2及びＩ_1b ．．．．．．．．．．．．．．．．．．．．．．．．．．．Ｃ_xd-1及びＩ₁₁，Ｃ_xd-1及びＩ₁₂．．．．．Ｃ_xd-1及びＩ_1b Ｃ_yd-1及びＩ₁₁，Ｃ_yd-1及びＩ₁₂．．．．．Ｃ_yd-1及びＩ_1b Ｃ_zd-1及びＩ₁₁，Ｃ_zd-1及びＩ₁₂．．．．．Ｃ_zd-1及びＩ_1b である。ここで、前述のようにｂ＝log₂ｎ、ｄ＝log₂ｍ²、及びｍは１次元当たりのピクセルの数である。従って、ｍ²は、立体の面当たりのピクセルの数である。コーディングは、ｄセットの構成要素について成されるが、ピクセル１は奇数であり、奇数のピクセルに対する最高のコードはＣ_yd-1である。ｄ＜ｂであり、Ｃ_ybは２次元の場合の最高コードであることを注意されたい。３次元のためのコードの総数は、２（log₂ｎ）² であり、これは、２次元の場合のピクセルの数と同じである。ｍは次元当たりのピクセルの数であり、従って、３次元ではｎ＝ｍ³であるが、２次元ではｎ＝ｍ² である。このことは、同じ直線次元については、３次元の場合は遥かに多くのピクセル（ビット位置）を有することを示している。これは、システムが圧縮データの蓄積に用いられる場合に重要なことである。ｄ＜ｂ故に、３次元の場合、所定数のピクセルに対するコード化の作業は少なくなる。上述のスイッチドインバータは、第１６図に示したディジタル制御アナログスイッチ５００を用いて作られる。型式４０１６または４０６６のチップを用いることができる。これらは入力４９８に無線周波信号をスイッチする。制御信号４９７は、ディジタル信号であって、チャネル出力ピン２及び４を逆に切り換える。即ち、ピン４が信号を通さない時、ピン２が信号を通す。またはこの反対である。これは、ディジタルインバータ９９が制御信号４９７の極性を変えるからである。第９Ａ図において、ピン２の出力は、奇数段のリニア増幅器５０１を通り、この信号は、ピン４を通る信号に比べて180度の位相シフトまたは位相反転を経験する。各信号は出力５０３に送られる。ディジタル制御信号４９７はピン１３に加えられ、また、その反転信号はピン６に加えられる。第１６ｂ図においては、ピン２の出力は、変成器５０５を通り、ここで２次巻線中の信号の極性が接地に対して反転される。ピン４の出力は、変成器５０４に送られ、この変成器の２次巻線の極性は、接地に対して反転されていない。この結果、変成器の出力５０３は、入力４９７の状態に従って位相を180度シフトする。スイッチドインバータ５００はまた、ループ信号を制御するスイッチとしても用いられる。この場合、１つだけのパスが、ピン１３により、例えば１から２へと制御されるように用いられる。スイッチを閉じた時、フィードバックパスが完成され、繰り返し信号が加えられる。スイッチを開いた時は信号が形成されない。第１７図に示したように、各端末に９０度位相シフタを用いることにより、各別の前進及び戻りチャネルの代わりに、単一チャネルを採用することができる。この位相シフタは、戻りライン内に設けられ、逆転スイッチの設定に関係なく、ローカルループを巡る位相を常に90度とする。両端末を巡るパスにより形成されるループの位相は、90度のシフトと両端末の位相反転との両方を含むものである。これは単に、反転スイッチに加えられるコードの向きを変えることにより補償され得る反転スイッチの向きを反転するだけである。第１７図は、１つだけの伝送リンク１１２を用いることを示している。フィルタ１０６は、ここでは使用されていない伝送リンク１１３の代わりに、伝送リンク１１２に接続されている。新たな位相シフタ４０１がフィルタ１０６及び増幅器１０４、更には他のブランチ（ｚを介して）に接続されている。ローカル端末パスは、スイッチインバータ１０３を介して完成されている。スイッチインバータ１０３は、増幅器１１５を介して伝送リンク１１２へ接続している。（他のブランチは、ｗを介して増幅器１０５を通り伝送リンク１１２へ接続している。）このローカルパスは、ループ位相が常に90度の倍数であるので発振しない。もうひとつの端末パスは、フィルタ１１４、スイッチインバータ１１７、新たな位相シフタ４０２及び増幅器１１５を包含する。他のブランチは、ｘ及びｙを通して接続する。この場合も、ローカルループ位相は90度またはその倍数である。しかしながら、これら２つの端末を包含する相互ループは、スイッチインバータがループ位相を180度の倍数とすることができるので、発振することがある。送信ユニット５にビット受信機を、また受信ユニット６にスイッチドインバータを作動させるビット発生器を設けることにより、このリンクは対称的な双方向通信を提供することができる。このシステムは、米国特許第5,029,210号に示されているのと同様なやり方で、高い雑音余裕度と盗聴に対する安全性とを持っている。このシステムは、第１８図に更に詳細に示されている。符号２１１及び２１２は、ユニット５に加えられたビット受信機でああり、システムが必要とするｎ個の受信機の中の２つを代表として示している。符号２０９及び２１０は、ユニット６に必要なビット発生器である。これらは、スイッチドインバータ２１３及び２１４を作動させる。この方法においては、ライン上の伝送ビットはＹであり、各データブランチへの入力のモジュロ２和である。このため、ユニット５は、検出した伝送Ｙを、特定のブランチへのデータ入力Ａと混合するＸＯＲにより、ユニット６からデータＢを導く。送信機５（第１０図）の出力は、磁気テープのような媒体上に記録をするのに好適である。アナログ音声録音に用いられるような磁気テープレコーダは充分な振幅範囲を有するものでなければならない。これは、このような装置の記憶容量を大きく高める手段となる。第１９図は、圧縮したディジタル情報を記憶し回復する、このような方法を示す。符号３００は、ユニット５（送信機）がその入力から導いた、密な間隔の周波数の源（ソース）を示す。これは任意のものでよい。ディジタルデータは、前述の送信システムと同じようにしてユニット５内に導入される。１の出力は圧縮ビデオ信号で、これは狭帯域幅のレコーダ３０１ａ内に記憶できる。この出力は、ソース３００と同じ帯域幅の多周波である。しかしながら、この振幅は、活性”１”ビットの数の平方根として変化する。レコーダは、受信機６に記録情報を送り、受信機６は、送信について記述したのと同じように情報をデコードする。ＳＴＶ受信機及び送信機１及び２は、第２０図に示されているようなＳＴＶ出力をアップコンバート及びダウンコンバートすることにより受信信号を並進させて伝送システム１１２及び１１３の周波数以外の周波数で作動させる。この並進（トランスレーション）は、送信及び受信ユニットの機能を行うために実際的な寸法の構成要素を使用することを可能とするので有利である。また、これは伝送チャネル周波数の選定の自由を与える。送信機発振器７００では、周波数ω₀の出力が、混合器７０１内で送信機入力 ω_iと混合され、送信機ブランチ相互作用システムへの入力周波数を、ω₀＋ω₁ ，ω₀＋ω₂，ω₀＋ω_nに高める。コーダ位相シフタ１０１，１０１ａ．．．１０１ｎは、前述のように作動する（第５図及び第９図）。しかし、ブランチ位相シフトを与えるのに用いられるコンデンサ及びインダクタは非常に小さくなる。出力側では、送信機システム信号は、混合器７０２で発振器７００の出力と混合され、周波数は、伝送のためにω₁、ω₂、ω_nに逆変換される。同様に、受信機端では、発振器７０５の出力は、混合器７０３における伝送リンク１１２からの入力と混合され、受信機繰り返しシステムへの周波数入力は、 ω₀＋ω₁，ω₀＋ω₂，ω₀＋ω_nに高められる。位相シフタ１１６，１１７及び１１８の構成要素は、その寸法が大きく減少する。発振器７０５の出力は、信号を送信機へ戻したい時は、混合器７０４内の受信信号をダウンコンバートするのに用いられる。本発明は、ディジタル情報を伝送する圧縮法である。本明細書では、並列ブランチが、互いに加算されるようにコード化したビットの集合を送り、これにより、互いに干渉することもなく（符号間無干渉）単一の伝送チャネルに送るようにコード化され、本来のデコード手段を備えた受信機の対応ブランチにおいて独特な方法で回復されるような方法を開示した。正しいサンプリング時間間隔において、受信機デコード手段は、集合中のどのような他のビットからもどんな干渉を受けることなく、特定の対応ビットの検出を可能とする。第６図は、符号間無干渉が、一般にどの圧縮値についても真実であることを示している。実際のビット検出はしきい値以上の振幅を観察することにより行われる。本発明のキーとなるのは、多数の同時信号の変調を反復する方法であって、これにより多数の間隔が密な信号が、通常は集合の共通ビット率だけを通すことができる狭い帯域幅のフィルタを通るようになる。これは、非実際的に高いＱと過剰に長い遅延時間とを必然的に伴う普通のフィルタでは果たすことができない。伝送ハイウエイの帯域幅Ｂは、同時ビット集合の共通ビット率によって決定される。集合当たりのビット数ｎはまた、帯域幅（またはデータ）圧縮比でもある。集合中のビット間の周波数間隔はＢ／ｎである。圧縮比ｎが大きくなると、伝送チャネルへの送信機出力電力は大きくなる。これは、ｎは送信機への入力ノイズ電力を倍増するからである。ｎ＝10⁶ビット／ビットの圧縮出力が非常に小さい電力を要するだけであるので、ノイズ電力は小さくなる（10^-20ワット／ヘルツ）。このシステムを実現する１つの方法は、各ブランチに共振回路を使うことである。これらの回路のＱは、チャネル中心周波数ｆ₀及びチャネル帯域幅Ｂだけで決定され、圧縮比ｎによらない。このため、合理性のあるＱ値をもって、大きな圧縮比を得ることができる。この型式の圧縮は、データソースの性質または構造に関係なく、エラーなしに全ての入力情報を伝送する。この圧縮法は、伝送のために圧縮した情報を、充分な動的特性範囲の媒体上に記録することにより、情報の圧縮記憶に直ちに利用することができる。付加的な圧縮法がここに述べられている。これは、伝送したコードの数を減らして、シーンを表すビットの集合を表示することである。これらの方法では、いくつかの次元と１つのアイデンティファイアが、ピクセルの位置を特定するのに用いられる。このようにして、例えばＮｍ個の位置がＮ＋Ｍ個のコードに定められる。このプロセスでは、伝送コードの数は、シーンのサイズに伴ってゆっくりと増大する。ＡＮＤ回路及び比較器は、当初のイメージを再構成するのに使われる。本発明を実証するために、実験的なシステムが製作され試験された。これを第２１図に示す。２つのチャネルが用いられた。送信機Ｘ₁１００１及び送信機Ｘ₂ １００２は、第９Ａ図に示された回路を用いた。受信機Ｒ₁１００９及び受信機Ｒ₂１０１０は、第９Ｂ図に示された回路を用いた。送信機Ｘ₁のためのデータ入力パターンＢ１及び送信機Ｘ₂のためのデータ入力パターンＢ２は、データ発生器１００３により与えられた。データ発生器１００３は、クロック発生器１００４により制御された。送信機の出力信号は、結合器１００５により結合された。結合器１００５はリニア加算増幅器である。結合された信号は、バンドパスフィルタ１００６に供給された。バンドパスフィルタ１００６は、伝送ラインの帯域幅を模擬している。この場合、フィルタの中心周波数は20khzであり、帯域通過は20kＨzである。スペクトルアナライザＨＰ4380a １００７が伝送ライン（フィルタ）の出力を監視した。受信機１００９及び１０１０の双方がこの出力を受ける。受信機Ｒ₁１００９は、タイミング発生器１００８からのタイミング信号Ｔ１を受け、受信機Ｒ₂１０１０は、タイミング発生器１００８からのタイミング信号Ｔ２を受ける。タイミング発生器はまた、クロック発生器１００４により制御される。両受信機の出力Ｄ１及びＤ２は、スコープ１０１１により監視される。入力ビットパターンは、スコープ１０００により監視される。信号発生器１０１２は、受信機の感度の較正のための小信号源として、また送信機を始動させる別の手段として用いられた。送信機は、通常はその内部ノイズを反復プロセスを開始させるのに用いた。信号発生器は、受信機が-60dbm以下の信号を検出できることを示した。Ｘ₁及びＲ₁は26000Ｈzに同調させ、Ｘ₂及びＲ₂は25000Ｈzに同調させた。それぞれのビットパターンは、対応する受信機だけに受信された。同時に、スペクトルアナライザは、このアナライザの最高解像度1Ｈzをもって、２つのスペクトル線即ち25000Ｈzと26000Ｈzを示した。ビット率は、50kbs（半キャリヤ時間間隔に対応）から10kbsまで変化した。これはヘリックス／チャネル当たり２ビットを伝送することが可能であることを示している。この結果は、本発明の圧縮能力を証明した。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年１０月９日【補正内容】請求の範囲１．送信場所に設けられ、ディジタル情報の多数の同時利用できるパターンを、単一の情報ビットを伝送できる制限された帯域幅の共通情報伝送チャネルを用いて、同時伝送可能な情報コードに変換する装置と、受信場所に設けられ、前記共通情報伝送チャネルから受けた信号を、前記同時利用可能なディジタル情報ビットのパターンに対応する同時検出可能なビット情報に変換する装置とを包含し、これにより情報伝送チャネルの能力を増大させるようにした圧縮伝送システム。２．請求項１記載の圧縮伝送システムにおいて、前記共通情報伝送チャネルの発振エネルギを制御するスイッチドインバータを更に包含する圧縮伝送システム。３．請求項１記載の圧縮伝送システムにおいて、前記送信場所と前記受信場所とで協同して作動する増幅器と位相反転手段とを更に備えた圧縮伝送システム。４．請求項３記載の圧縮伝送システムにおいて、前記送信場所の装置と前記受信場所の装置とが、対応する補完的な情報コードが前記受信場所に存在する時だけに伝送出力を生じるコーディング手段を包含する圧縮伝送システム。５．請求項４記載の圧縮伝送システムにおいて、前記送信場所の装置と前記受信場所の装置とが、情報コードの数を減少させる手段を包含する圧縮伝送システム。６．送信ステーションと受信ステーションとを包含し、これら送信ステーションと受信ステーションとが、複数の通信パスを包含する圧縮通信システムであって、前記複数の送信の通信パスを前記複数の受信の通信パスに接続するハイウエイと、前記送信ステーションと前記受信ステーションとに包含され、前記通信ハイウエイを通じて送ろうとする情報ビットを順次にかつ選択的にエンコード化する手段であって、この手段が、各情報ビットを表す信号を与えるように前記複数の通信パスのそれぞれに配設した周波数選択性共振装置を包含し、前記信号が、前記通信パス内の前記周波数選択性共振装置の共振周波数の相関した周波数を有するようにした手段と、前記複数の通信パスのそれぞれに包含され、前記情報ビットのそれぞれを増幅しその位相を選択的に反転する手段と、前記受信ステーションに設けられ、前記エンコード化された情報ビットをデコードする手段であって、各通信パスにおいて、対応する所定の共振周波数に応答してこれに関連する情報ビットを前記通信パスから回収するデコード手段とを包含する圧縮通信システム。８．請求項６記載の圧縮通信システムにおいて、前記通信ハイウエイが、前記情報ビットのための前進パスと戻りパスの両方のための単一通信チャネルを包含する圧縮通信システム。９．請求項８記載の圧縮通信システムにおいて、前記エンコード化手段が、前記情報ビットを、該情報ビットよりも実質的に少ない数のコードビットにエンコード化するようにした圧縮通信システム。 10．請求項９記載の圧縮通信システムにおいて、前記エンコード化手段が、前記情報ビットを幾何的なマトリックスに組織化する手段と、特別な２進コードをもって、前記幾何的なマトリックス内の各情報ビットのための独特の位置を指定する手段と、前記通信ハイウエイを通る伝送に先立ってビットづつに前記特定の２進コードを選択的に結合する手段とを包含する圧縮通信システム。 11．請求項９記載の圧縮通信システムにおいて、前記デコード手段が、前記幾何的マトリックス内の位置を示す、記憶された２進コードを、前記通信ハイウエイを通って伝送される前記特定の２進コードと比較する手段を包含する圧縮通信システム。 14．ディジタル情報の蓄積及び回復のための圧縮蓄積及び回復システムにおいて、ディジタル情報ビットの同時利用可能な多数のパターンを所定数のコード化情報ビットに変換する手段と、前記コード化情報ビットを単一の複合信号へと加算する手段と、前記単一複合信号を蓄積媒体に蓄積する手段と、前記複合信号を、前記同時利用可能ディジタル情報ビットのパターンに対応する同時利用可能ビット表示に変換することにより前記ディジタル情報ビットを回復させる手段とを包含する圧縮蓄積システム。 15．請求項11記載の圧縮蓄積システムにおいて、前記コード化情報ビットコードが対応する周波数コードを包含している圧縮蓄積システム。 16．第１の信号加算器と、所定中心周波数の第１の共振回路を包含し第１の回路の出力からのフィードバック信号を前記第１の信号加算器へ繰り返して戻して前記第１の信号加算器の入力にある小電力信号と加算する第１のフィードバックループとを有する第１の回路を使用してビット流れのビットで信号を変調し、前記ビット流れにより制御され、前記信号加算器への前記フィードバック信号を印加するスイッチ回路を利用して、これにより前記第１の回路の出力におけるエネルギを、連続する繰り返しごとに増大させて前記ビット流れのビットで変調されたキャリヤ信号の伝送を可能とし、第２の信号加算器と、前記第１の共振回路に対応する所定中心周波数を有する第２の共振回路を包含し第２の回路の出力におけるフィードバック信号を前記第２の信号加算器へ繰り返して戻して前記第２の信号加算器にある前記変調されたキャリヤ信号に加算する第２のフィードバックループとを有する第２の回路を使用して、変調されたキャリア信号を復調し、前記第２の過炉に存在する信号の振幅を検出して前記ビット流れのビットを得る段階を包含するディジタル変調法。 17．請求項６記載の圧縮通信システムにおいて、前記通信ハイウエイが帯域幅制限されており、各通信パスの前記共振周波数の前記信号のそれぞれが前記帯域幅制限内にあるようにした圧縮通信システム。 18．請求項６記載の圧縮通信システムにおいて、前記周波数選択性共振回路が前記通信パスへの信号入力の位相シフトを与え、前記エンコード化手段が、所定の反復数の間にパス内に発生した連続する位相シフトを加算して前記パス内に前記情報ビットを表す前記信号を得る手段を包含する圧縮通信システム。 19．請求項６記載の圧縮通信システムにおいて、前記パス内の連続位相シフト信号を繰り返し加算する前記手段が、各パスへの前記入力に設けた合計装置と、各繰り返し中に前記パスのそれぞれの出力から前記合計装置の入力へ、各連続する位相をシフトした信号を戻すフィードバック手段とを包含する圧縮通信システム。 20．請求項６記載の圧縮通信システムにおいて、各パスについて前記所定の数の繰り返しが、前記情報ビットの変化率に対応する時間間隔内で同時に生ずるようにした圧縮通信システム。 21．請求項１記載の圧縮通信システムにおいて、前記同時伝送情報コードの各伝送コードが、それぞれ所定できるアナログ周波数に相関し、前記送信可能な情報コードが、多帯域信号として前記情報チャネルを通して送信されるようにした圧縮通信システム。 22．請求項21記載の圧縮通信システムにおいて、前記受信場所にある前記装置が、前記同時送信情報コードを同時にデコードして前記ディジタル情報ビットの同時利用可能パターンのグループから各情報ビットを得るローカル共振フィードバック手段を包含する圧縮通信システム。 23．請求項22記載の圧縮通信システムにおいて、前記ローカル共振フィードバック手段が、前記多帯域信号から、前記ディジタル情報ビットの同時利用可能パターンのグループの各情報ビットに対応する所定アナログ周波数の信号を復調する手段を包含する圧縮通信システム。 24．請求項21記載の圧縮通信システムにおいて、前記送信場所にある前記装置が、前記ディジタル情報の同時利用可能パターンのグループの各情報ビットを、前記同時送信可能な情報コードにコード化するローカル共振フィードバック手段を包含する圧縮通信システム。 25．請求項24記載の圧縮通信システムにおいて、前記ローカル共振フィードバック手段が、連続する帯域の周波数を、前記制限された伝送帯域幅以内に変調して、前記ディジタル情報ビットの同時利用可能なパターンのグループの各ビットに関連する前記同時送信可能情報コードを形成する圧縮通信システム。 26．請求項24記載の圧縮通信システムにおいて、前記連続周波数帯域が帯域制限ホワイトノイズである圧縮通信システム。 27．連続する時間間隔で入来するエンコード化データ信号の流れを受信する手段と、前記時間間隔に対応する持続時間内に各エンコード化データ信号を完全にデコードする手段とを包含する超共振回路。 28．請求項27記載の超共振回路において、各データ信号が単一周波数変調パルスとしてエンコード化されており、出力接続と、第１の入力において前記エンコード化データ信号の流れを受ける信号加算手段と、前記単一周波数変調パルスに応答する位相シフト要素と、前記出力接続から前記信号加算手段の第２の入力に信号を与えるフィードバック手段とを包含し、前記フィードバック手段と前記信号加算手段とが、前記信号を超共振回路内で複数回再循環させて前記エンコード化信号のデコードを前記時間間隔内に可能とするようにした超共振回路。 29．請求項28記載の超共振回路において、前記信号を、各再循環中に前記信号の単一周波数帯域に漸進的に同調するようにした超共振回路。 30．請求項28記載の超共振回路において、前記データ信号の変化時間率よりも短いかまたは等しい周期で行われるｎ回の再循環によって超共振回路中に検出可能な信号を生じさせるようにした超共振回路。 31．請求項30記載の超共振回路において、前記エンコード化信号のそれぞれが、前記出力接続から見て再循環回数ｎに比例して減少する伝送チャネルの帯域幅を占めるようにした超共振回路。 32．データ信号の流れをエンコード化するための超共振回路において、連続する時間間隔でデータ信号を受ける手段と、前記データ信号の単一時間間隔の持続時間内に前記受信データ信号のためのエンコード化データ信号を完全に発生する手段とを包含する超共振回路。 33．請求項32記載の超共振回路において、前記エンコード化信号が、周波数エンコード化されているようにした超共振回路。 34．請求項33記載の超共振回路において、出力と、第１の入力において多周波数の連続帯域の信号を受ける単一の加算器手段と、特定の周波数において信号に応答する位相シフト要素と、前記出力接続からの信号を前記加算器手段の第２の入力へ与えるフィードバック手段とを包含し、前記フィードバック手段と前記単一加算器手段とが、前記信号が超共振回路内を複数回再循環するように作動して、前記データ信号を前記時間間隔内でエンコード化することを可能とするようにした超共振回路。 35．請求項34記載の超共振回路において、前記受信したデータ信号に応答してエネルギを抑制する手段を包含する超共振回路。 36．請求項35記載の超共振回路において、前記データ信号の変化時間率よりも短いかあるいは等しい時間間隔内に発生するｎ回の再循環が、前記超共振回路内に前記周波数エンコード化信号を生じるように発生するようにした超共振回路。 37．請求項31記載の超共振回路において、前記出力接続において、高められた信号対ノイズ比を提供するようにした超共振回路。 38．所定パルス幅間隔の複数の同時利用可能周波数エンコード化パルスをデコードするデコードシステムであって、前記複数の同時利用可能周波数エンコード化パルスのそれぞれが、各データ信号に対応し、それぞれが１つの帯域の信号として単一の伝送チャネル中を同時に伝送されるようにし、１つまたはそれ以上の数の各別の超共振回路を包含し、この超共振回路が前記帯域の信号の各別の周波数に応答し、各超共振回路が、パルス幅間隔内に、対応する各データを完全に検出することが可能なようにしたデコードシステム。 39．請求項38記載のデコードシステムにおいて、前記１つまたはそれ以上の数の超共振回路が、出力接続と、第１の入力において前記エンコード化データ信号の流れを受ける単一の加算器手段と、前記単一周波数変調パルスに応答する位相シフト要素と、前記出力接続から前記加算器手段の第２の入力へ信号を与えるフィードバック手段とを包含し、前記フィードバック手段と前記信号加算器手段とが、前記信号を前記超共振回路内を複数回再循環させるように作動して、前記エンコード化信号を前記パルス幅間隔内でデコードすることを可能にするようにしたデコードシステム。 40．請求項39記載のデコードシステムにおいて、前記超共振回路が、各エンコード化信号を各再循環において前記単一周波数帯域の信号に漸進的に同調することを可能とするようにしたデコードシステム。 41．請求項39記載のデコードシステムにおいて、前記データ信号の変化時間率よりも短いかあるいは等しい時間間隔内に発生するｎ回の再循環が、前記超共振回路のそれぞれの中に検出可能な信号を生じるように発生するようにしたデコードシステム。 42．請求項39記載のデコードシステムにおいて、前記エンコード化信号のそれぞれが、前記出力接続から見て再循環回数ｎに比例して減少する前記伝送チャネルの帯域幅を占めるようにしたデコードシステム。 43．請求項39記載のデコードシステムにおいて、前記同時利用可能なデータ信号を、複数の周波数エンコード化信号として蓄積し、これにより情報蓄積容量を増加させる、制限された情報蓄積容量を有する蓄積手段を包含するデコードシステム。 44．請求項39記載のデコードシステムにおいて、前記周波数エンコード化データ信号のそれぞれを同時にデコードすることにより前記同時利用可能なデータ信号を回復させる手段を更に包含するデコードシステム。 45．請求項42記載の超共振回路において、前記出力接続に、高められた信号対ノイズ比を提供するようにした超共振回路。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．送信場所に設けられ、ディジタル情報の多数の同時利用できるパターンを、共通情報伝送チャネルを用いて、同時伝送可能な情報コードに変換する装置と、受信場所に設けられ、前記共通情報伝送チャネルから受けた信号を、前記同時利用可能なディジタル情報ビットのパターンに対応する同時利用可能な受信可能ビット情報に変換する装置とを包含する伝送システム。２．請求項１記載の伝送システムにおいて、前記共通情報伝送チャネルの発振エネルギを制御するスイッチドインバータを更にに包含する伝送システム。３．請求項２記載の伝送システムにおいて、前記共通情報伝送チャネルが、前記送信場所と前記受信場所とで協同して作動する増幅器と位相反転手段とを包含する伝送システム。４．請求項３記載の伝送システムにおいて、前記送信場所の装置と前記受信場所の装置とが、対応する補完的な情報コードが前記受信場所に存在する時だけに伝送出力を生じるコーディング手段を包含する伝送システム。５．請求項４記載の伝送システムにおいて、前記送信場所の装置と前記受信場所の装置とが、情報長さコード及び情報コード数を減少させる手段を包含する伝送システム。６．送信ステーションと受信ステーションとを包含し、これら送信ステーションと受信ステーションとが、複数の通信パスを包含する圧縮通信システムであって、前記複数の送信の通信パスを前記複数の受信の通信パスに接続するハイウエイと、前記送信ステーションと前記受信ステーションとに包含され、前記通信ハイウエイを通じて送ろうとする情報ビットを順次にかつ選択的にエンコード化する手段であって、この手段が、各情報ビットを表す信号を与えるように前記複数の通信パスのそれぞれに配設した周波数選択性共振装置を包含し、前記信号が、前記通信パス内の前記周波数選択性共振装置の共振周波数の相関した周波数を有するようにした手段と、前記複数の通信パスのそれぞれに包含され、前記情報ビットのそれぞれを増幅しその位相を選択的に反転する手段と、前記受信ステーションに設けられ、前記エンコード化された情報ビットをデコードする手段であって、各通信パスにおいて、対応する所定の共振周波数に応答してこれに関連する情報ビットを前記通信パスから回収するデコード手段とを包含する圧縮通信システム。８．請求項６記載の圧縮通信システムにおいて、前記通信ハイウエイが、前記情報ビットのための前進パスと戻りパスの両方のための単一通信チャネルを包含する圧縮通信システム。９．請求項８記載の圧縮通信システムにおいて、前記エンコード化手段が、前記情報ビットを、該情報ビットよりも実質的に少ない数のコードビットにエンコード化する圧縮通信システム。 10．請求項９記載の圧縮通信システムにおいて、前記エンコード化手段が、前記情報ビットを幾何的なマトリックスに組織化する手段と、特別な２進コードをもって、前記幾何的なマトリックス内の各情報ビットのための独特の位置を指定する手段と、前記通信ハイウエイを通る伝送に先立ってビットづつに前記特定の２進コードを選択的に結合する手段とを包含する圧縮通信システム。 11．請求項10記載の圧縮通信システムにおいて、前記デコード手段が、前記幾何的マトリックス内の位置を示す、記憶された２進コードを、前記通信ハイウエイを通って伝送される前記特定の２進コードと比較する手段を包含する圧縮通信システム。 12．請求項11記載の圧縮通信システムにおいて、前記エンコード化手段が、前記送信ステーションに設けられ実質的に一定の割合で駆動される連続的多トラック媒体と、前記受信ステーションに設けられた、相手となる同様な多トラック媒体とを包含する圧縮通信システム。 13．請求項12記載の圧縮通信システムにおいて、前記受信ステーションの前記多トラック媒体が、同期トラックから導いた同期信号に応答して実質的に前記の一定の割合で駆動されるようにした圧縮通信システム。 14．ディジタル情報の蓄積のための圧縮蓄積システムにおいて、ディジタル情報ビットの多数の同時利用可能なパターンを所定数の蓄積情報コードに変換する手段と、前記変換手段に包含され、前記ディジタル情報ビットを幾何的なマトリックスに組織する手段と、前記幾何的なマトリックス内の各情報のための独特の位置を特別な２進コードで表示する手段と、前記特別な２進コードをビットづつ結合して前記蓄積された情報コードを形成する手段とを包含する圧縮蓄積システム。 15．請求項13記載の圧縮蓄積システムにおいて、前記蓄積された情報コードが複数の蓄積ビットを包含し、この複数の蓄積ビットが、前記ディジタル情報ビットよりも実質的に数が少ないようにした圧縮蓄積システム。 16．信号加算器を包含するフィードバックループを形成するための共振回路を使用してビットの流れを変調し、前記ビットの流れにより制御され、前記信号加算器への小電力信号を印加するスイッチ回路を利用し、ビット流れ信号により制御されるスイッチ回路を包含し、変調されたビット流れを復調し、前記フィードバックループを巡る信号の振幅を検知し、前記フィードバックループのループ利得を１以下に維持する段階を包含するディジタル変調法。 17．請求項６記載の圧縮通信システムにおいて、前記通信ハイウエイが帯域幅制限されており、各通信パスの前記共振周波数の前記信号のそれぞれが前記帯域幅制限内にあるようにした圧縮通信システム。 18．請求項６記載の圧縮通信システムにおいて、前記周波数選択性共振回路が前記通信パスへの信号入力の位相シフトを与え、前記エンコード化手段が、所定の反復数の間にパス内に発生した連続する位相シフトを加算して前記パス内に前記情報ビットを表す前記信号を得る手段を包含する圧縮通信システム。 19．請求項18記載の圧縮通信システムにおいて、前記パス内の連続位相シフト信号を繰り返し加算する前記手段が、各パスへの前記入力に設けた合計装置と、各繰り返し中に前記パスのそれぞれの出力から前記合計装置の入力へ、各連続する位相をシフトした信号を戻すフィードバック手段とを包含する圧縮通信システム。 20．請求項19記載の圧縮通信システムにおいて、各パスについて前記所定の数の繰り返しが、前記情報ビットの変化率に対応する時間間隔内で同時に生ずるようにした圧縮通信システム。