JPH11511603A - テスト回路を備えたマルチチャネル伝送システム - Google Patents

Abstract

(57)【要約】 マルチチャネル伝送システムは少なくとも１つの伝送部（1）、１つの受信部（2）および１つのテスト回路を有し、テスト回路は単一のテストシーケンス発生器（23）、シーケンス発生器の出力を行われるテストに基づいて１つまたは複数の前記チャネルに同時に接続するためのスイッチング回路(25)、シーケンスワードを変更するためのシーケンス発生器制御回路、および全てのチャネルに対して、前記処理の進行中に供給されたコードをサンプルおよびホールドするための前記シーケンス発生回路に接続された出力回路を有する。この装置はSDHシステムをテストするのに有用である。

Description

【発明の詳細な説明】 テスト回路を備えたマルチチャネル伝送システム 本発明は、テスト回路を備えたマルチチャネル伝送システムに関するものであ り、このテスト回路は有効データポジションが用意された前記複数のチャネルを テストするためのワードで構成されるテストシーケンスの単一の発生器で構成さ れており、前記システムは少なくとも1つの伝送部および1つの受信部を有する。 上記のようなシステムは多重化密度の高い通信システム、例えばITU規格G.707 、G.708、G.709等に記載されたS.D.H型システムにすることができる。 序文に記載された型のシステムは特許第0,642,241号に記載されている。この 従来のシステムでは、疑似ランダムシーケンスの単一の発生器が複数のチャネル をテストするために使用される。テストを行うために、テストシーケンスは伝送 部で1つのチャネルに伝送され、次いで、受信部にシーケンスは戻る。戻された シーケンスは次のチャネルに供給され、これは全てのチャネルに対して連続して 行われる。 この従来システムの欠点は、多数のチャネルの場合に、誤動作チャネルを高速 に見つけだすことが困難である点にある。実際に、複数のチャネルがカスケード 接続である場合、エラーが検出されたということはカスケードが不良であること 、および対話式の処理手順により誤動作チャネルを決定する必要があることを示 す。 本発明は、単純さを維持したまま具体化しながら上記欠点に対処する必要のな い序文に記載された型のシステムを提案する。 この目的ために、この種のシステムはテスト回路が以下に示す構成を備えてい る点で注目すべきである。 −シーケンス発生器の出力を少なくとも１つのチャネルに、実施されるテスト に応じて同時に接続するスイッチング回路、 −各有効データポジションにおけるシーケンスのワードを変更するシーケンス 発生器の制御回路、 −全てのチャネルに対して前記処理の進行中に供給されたコードをサンプルお よびホールドする、前記シーケンス発生器に取付けられた出力回路。 以下、添付図面を参照して本発明をさらに詳細に説明するが、本発明が下記実 施例に限定されるものではない。 図１は本発明のシステムを示す。 図２はS.D.H.フレームの編成の概念図である。 図３はテスト回路の詳細図である。 図４は図３の回路の動作を説明するタイミング図である。 図１は、本発明のシステムを示す。本発明のシステムは伝送部１および受信部 ２によって形成されている。このシステムは図２で概念的に説明される構造を有 する上述の型のS.D.Hフレームを伝送する。図示されるフレームSTM1は279×9バ イトの矩型に位置した2430バイトで形成されている。フレームのハッチされた部 分P0,P1,P2,P3はチャネルのバイトを備え、このチャネルのバイトは、S.D.Hの名 称に従って、「仮想コンテナVC12」とよばれる。図２のBの部分はコンテナVC12 の構成をより詳細に示す図である。この構成はフレームSTM1のシーケンスを含む 。従って、図２のAの部分に図示したフレーム内に63個のコンテナが存在する。 有効データ、従ってテストシーケンスは図２のBの部分に示すVC12コンテナのロ ケーション3〜34を占める。他のロケーションは本発明の一部ではない。この図 ２に示すフレームは左から右且つ上から下へ読み取られ直列に伝送される。 図１に示す伝送部１の入力端子E1,E2〜E63はバッファメモリBF1,BF2〜BF63に よってそれぞれ同期化された近時的なストリームを処理する。これらストリーム は、伝送線路12上のフレームSTMで受信部２に伝送されるためにマルチプレクサ1 0によって多重化される。多重化速度を設定するために、クロック回路14はこの 伝送部に全ての有効な信号、特にクロック信号HCおよび信号Y1〜Y63を出力する 。これらの信号は有効な情報を伝送するロケーション3...34に対応するストリー ムにそれぞれ関係する。 受信部２では、フレームSTMはデマルチプレクサ20によりデマルチプレクスさ れ、伝送された情報要素は出力端子S1,S2〜S63で復元される。 テスト回路21によってこのシステムのテストは実施可能である：すなわちITU 勧告0.151によって規定されたテストワードのシーケンスを注入することができ る。ワードのこれらのシーケンスは、疑似ランダムシーケンスから８ビットワー ドを引き出すシーケンス発生器23によって与えられる。この８ビットは上記のフ ォーマットに対応する。本発明では、これらのワードはテストマルチプレクサT1 ,T2〜T63によって形成されるスイッチング回路25によりストリームまたはチャネ ルの１つに注入される。テストマルチプレクサT1,T2〜T63は入力端子E1,E2〜E63 にそれぞれ割り当てられたポジション変更制御入力C1,C2〜C63を備えている。こ れらのマルチプレクサは2ポジションマルチプレクサである。マルチプレクサの 制御入力C1〜C63における信号によりマルチプレクサは、これらの位置の１つに 配される。第１のポジションでは、テストシーケンスがストリームに挿入される 。第２のポジションでは、伝送されるのは端子E1,E2〜E63における情報である。 従って、これらの制御入力C1〜C63に作用することにより、任意のストリームお よび任意の数のストリームを同時にテストすることができる。テストシーケンス を含むストリームは長さの調整（ビットまたはバイト）をせずに、伝送しなけれ ばならず、しかもポインタTU12は互いに同一のままである。 受信部では、これらのテストシーケンスは出力端子S1,S2〜S63にそれぞれ割り 当てられた分析装置A1,A2〜A63によって確認されるか、または確認されない。こ のようにしてテストされたチャネルまたはストリームの品質が決定される。発生 器は全てのチャネルに対して単一であり、ロケーション3...34に対応するポジシ ョンVC-n/C-n/DATAがフレームSTM1（８ビット移送＝１つの新バイト）に生じた 時に、シーケンスのワードを変更するために、回路25に割り当てられた制御回路 27とバイトをサンプルして全てのチャネルに対してこのバイトが出力31で利用可 能にするための出力回路30とを有するようになっている。 図３はシーケンス発生器23、制御回路27および出力回路30の詳細図を示してい る。 図示された実施例では、発生器23はシフトレジスタとして搭載された15個のフ リップフロップFF1〜FF15によって形成される。このレジスタの入力はフリップ フロップFF1のデータ入力に位置している。この入力は参照番号50を有するモジ ュロ２加算器の出力に接続されている。この加算器50はフリップフロップFF14お よびFF15の出力にそれぞれ接続された２つの入力を有している。８ビットワード はフリップフロップFF8〜FF15の出力で取り出され出力回路30に供給される。デ ータ要素のシフトは許可コマンド44によりクロック速度HCで行われる。 制御回路27はこの許可コマンド44に信号を付与する。この回路はパルスHCをカ ウントする８状態カウンタによって構成されている。このカウンタは以下で説明 するように、その内容が「7」に達するとカウンティングを停止するので、飽和 カウンタといわれる。このカウンタはクロック回路14によって与えられる信号Y1 がアクティブ、すなわちY1=1の時に始動する。本発明が任意の信号Y1〜Y63を使 用してよいことは注意しなければならない。 出力回路30はマルチプレクサ60および1バイトを収納するのに十分な容量を備 えたレジスタ62によって図示されたサンプルホールド回路によって形成されてい る。このレジスタは信号HCを受ける記録コマンドを備える。マルチプレクサ60は Y1がアクティブである時（すなわちテストシーケンスが用意されていない時）、 フリップフロップFF9〜FF15の出力におけるワードをこのレジスタの入力へ向け て送信し、信号Y1がアクティブでない時、このレジスタの出力をマルチプレクサ 60の入力に接続する。 図４はこの回路の動作を説明するタイミング図を示す。 この図において、瞬間t1に信号Y1の値「1」が生ずる。これは、出力44におけ る信号が即時に値「1」になると、先ず第１に、クロック信号HCの次の立上りで カウンタ27によってカウンティングが可能になり、第２に、フリップフロップFF 8〜FF15の出力におけるワードRのレジスタ62へのロードが可能になることを意味 する。ロードは瞬間t2で有効である。瞬間t3はカウンタによるカウンティングの 開始を示し、このカウンタの内容が「7」になる時、これは瞬間t4で起こるが、 シーケンス発生器はブロックされる。シーケンスの新しい８ビット（ワードZ） はサンプル可能状態である。レジスタ62は次のフレーム（瞬間t5参照）でロード 可能状態である。過渡的なワードS,T,U,V,...,Yがサンプルされることはない。 許可コマンドに供給される信号は、信号Y1とカウンタ27が「7」以外の状態と の論理ORであると考えられる。 このようなアーキテクチャによって、（特にS.D.Hモードで）数十のチャネル を多重化を行うときに、部品および／またはシリコンの表面積にかなりの利得が 得られる。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年８月１３日 【補正内容】 請求の範囲 １．有効データポジションが用意された複数のチャネルをテストするためのワー ドで構成されるテストシーケンス(23)の単一の発生器で構成されたテスト回路を 備え、少なくとも1つの伝送部(1)および1つの受信部(2)を有するマルチチャネル 伝送システムにおいて、テスト回路が： −シーケンス発生器(23)の出力を少なくとも１つのチャネルに、実施されるテ ストに応じて同時に接続するスイッチング回路(25)と、 −各有効データポジションにおけるシーケンスのワードを変更するシーケンス 発生器の制御回路(27)と、 −全てのチャネルに対して前記処理の進行中に供給されたコードをサンプルお よびホールドする、前記シーケンス発生器に取付けられた出力回路(30)と を備えることを特徴とするシステム。 ２．受信部(2)に、テストシーケンス認識回路(A1〜A63)が設けられている請求項 １に記載のマルチチャネル伝送システム。 ３．有効データポジションが用意された複数のチャネルをテストするためのワー ドで構成されるテストシーケンス(23)の単一の発生器で構成されたテスト回路を 備えたマルチチャネル伝送システムの伝送部において、テスト回路が： −シーケンス発生器(23)の出力を少なくとも１つのチャネルに、実施されるテ ストに応じて同時に接続するスイッチング回路(25)と、 −各有効データポジションにおけるシーケンスのワードを変更するシーケンス 発生器の制御回路(27)と、 −全てのチャネルに対して前記処理の進行中に供給されたコードをサンプルお よびホールドする、前記シーケンス発生器に取付けられた出力回路(30)と を備えることを特徴とする伝送部。

Claims (1)

1. 【特許請求の範囲】 １．有効データポジションが用意された複数のチャネルをテストするためのワー ドで構成されるテストシーケンスの単一の発生器で構成されたテスト回路を備え 、少なくとも1つの伝送部および1つの受信部を有するマルチチャネル伝送システ ムにおいて、テスト回路が： −シーケンス発生器の出力を少なくとも１つのチャネルに、実施されるテスト に応じて同時に接続するスイッチング回路と、 −各有効データポジションにおけるシーケンスのワードを変更するシーケンス 発生器の制御回路と、 −全てのチャネルに対して前記処理の進行中に供給されたコードをサンプルお よびホールドする、前記シーケンス発生器に取付けられた出力回路と を備えることを特徴とするシステム。 ２．受信部に、テストシーケンス認識回路が設けられていることを特徴とする請 求項１に記載のマルチチャネル伝送システム。 ３．請求項１または２に記載の伝送システムに適合させた伝送部。 ４．請求項１または２に記載の伝送システムに適合させた受信部。