JPH1141211A - Digital modulatin circuit and its method, and digital demodulation circuit and its method - Google Patents

Digital modulatin circuit and its method, and digital demodulation circuit and its method

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JPH1141211A
JPH1141211A JP13292498A JP13292498A JPH1141211A JP H1141211 A JPH1141211 A JP H1141211A JP 13292498 A JP13292498 A JP 13292498A JP 13292498 A JP13292498 A JP 13292498A JP H1141211 A JPH1141211 A JP H1141211A
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JP
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reed
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solomon code
code
solomon
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JP13292498A
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Japanese (ja)
Inventor
Noburo Ito
Akiomi Kunihaza
修朗 伊藤
亜輝臣 国狭
Original Assignee
Sanyo Electric Co Ltd
三洋電機株式会社
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Abstract

PROBLEM TO BE SOLVED: To satisfactorily suppress the DC and low frequency components of the recording and transmitting signals by multiplexing the prescribed data as the dummy data to generate a multiplex block, using the multiplex block as an information part to perform the Reed-Solomon coding for generation of the 1st and 2nd Reed-solomon coaes, and setting the 2nd Reed-Solomon code of the minimum DC component for the output use. SOLUTION: A dummy data multiplexer 11 multiplexes a prescribed original of a GF(Galois field) as the dummy data at the head of a block of a prescribed number of bits which are successively segmented from the data series inputted via an input terminal 10 of a modulation circuit. The block that is multiplexed by the dummy data is called a multiplex block. An RS encoder 13 performs the Reed-Solomon coding with the multiplex block used as an information part and generates a 1st Reed-Solomon code. A j-type EX-OR device 20 adds plural types of scrambling Reed-Solomon codes to the 1st Reed-Solomon code and generates a 2nd Reed-solomon code.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、データ系列(データストリーム)を、記録信号や伝送信号等の信号波形列(ビットストリーム)に変調するディジタル変調回路とディジタル変調方法に関する。 The present invention relates to the data series (data stream), to a digital modulation circuit and the digital modulation method for modulating the signal waveform string, such as a recording signal or a transmission signal (bit stream). また、信号波形列をデータ系列に復調するディジタル復調回路とディジタル復調方法に関する。 Further, to a digital demodulation circuit and a digital demodulation method for demodulating a signal waveform sequence to a data sequence.

【0002】 [0002]

【従来の技術】2値のデータ系列は、記録媒体、記録ヘッド、伝送媒体等の特性に適合した記録信号や伝送信号等の信号波形列に変調されて記録媒体に記録され、或いは伝送系に送出される。 Data series of the Prior Art 2 values, recording medium, recording heads, is recorded on the recording signal and is modulated into a signal waveform string of the transmission signal or the like recording medium adapted to the characteristics such as the transmission medium, or transmission system It is sent. 例えば、RLL符号化され、さらにNRZI変調されて、記録媒体に記録される。 For example, the RLL coded, is further NRZI modulated and recorded on the recording medium. これにより、記録密度を高めることができる。 This makes it possible to increase the recording density. 2値のデータ系列を、そのままNRZ変調又はNRZI変調して、記録媒体に記録する場合もある。 A data series of binary, there as it is NRZ modulation or NRZI modulation, when recording to the recording medium.

【0003】RLL符号化では、入力されるデータ系列からmビットのデータ語(データ要素)が順に切り出され、各データ語が各々nビットの符号語に変換される。 [0003] In RLL coding, data word m bits from a data sequence input (data elements) are cut out in order, each data word is converted each code word n ​​bits.
この変換では、NRZI変調後の信号波形列の極性反転間隔の最小値Tmin を大きくし、且つ、最大値Tmax を小さくするための制約が課される。 This transformation increases the minimum value Tmin of the polarity inversion interval of the signal waveform string after NRZI modulation, and constraints to reduce the maximum value Tmax is imposed. 即ち、RLL符号化後のコード列(ビットストリーム)に於いて、ビット「1」とビット「1」の間に存在するビット「0」の個数を、d個以上で且つk個以下にするという制約が課される。 That, in the code string after RLL coding (bit stream), the number of bits "0" existing between a bit "1" bits "1", that and to k or less by d or more constraints are imposed. この制約を満たすように変換されたRLL符号を、(d,k;m,n)RLL符号という。 The converted RLL code to satisfy this constraint, (d, k; m, n) of RLL codes.

【0004】NRZI変調では、RLL符号をビット「1」で反転し、ビット「0」で反転しない変調が行われる。 [0004] In NRZI modulation, inverts the RLL code at the bit "1", modulation that is not reversed by the bit "0" is performed. これにより、NRZI変調後の記録信号や伝送信号等の信号波形列に於けるビット反転間隔が、NRZI Thus, the in bit inversion interval in the signal waveform string, such as a recording signal or a transmission signal after NRZI modulation, NRZI
変調前のRLL符号に於けるビット反転間隔よりも大きくなる。 In bit inversion interval before modulation RLL code is larger than. このため、NRZI変調前のRLL符号を記録媒体に記録したり伝送系に送出したりしたものを再生する場合と比較して、NRZI変調後の信号波形列を記録媒体に記録したり伝送系に送出したりしたものを再生する場合の方が、再生信号に於ける波形歪が低減される。 Therefore, as compared with the case of reproducing those or sent to the recording or transmission system to a recording medium RLL code before NRZI modulation, in the recording or transmission system to a recording medium a signal waveform string after NRZI modulation who when reproducing those or delivery is, in the waveform distortion is reduced in the reproduced signal.
その結果、再生時のエラーが低減される。 As a result, errors in reproduction is reduced. また、同程度の再生時エラーが許容される場合は、NRZI変調後の記録信号や伝送信号の信号波形列を記録媒体に記録したり伝送系に送出したりする場合の方が、NRZI変調前のRLL符号を記録媒体に記録したり伝送系に送出したりする場合よりも、記録等の密度を高めることができる。 Also, if the same level of the reproduction time error is acceptable, better when or transmitted to a transmission system to record the signal waveform sequence to a recording medium of a recording signal or a transmission signal after NRZI modulation, NRZI modulation before than when the RLL code or sent to and recorded in a recording medium or transmission system, it is possible to increase the density of recording and the like.

【0005】記録信号や伝送信号の信号波形列には、下記が望まれる。 [0005] the signal waveform sequence of the recording signal or a transmission signal, the following is desired. (1)信号波形列の極性反転間隔の最小値Tmin . (1) Minimum value Tmin of the polarity inversion interval of the signal waveform sequence. Tmin は、「d+1」とTw との積で求まる。 Tmin is determined by the product of the Tw and "d + 1". Tw は検出窓幅である。 Tw is a detection window width. 記録密度を高めると記録信号の反転間隔が小さくなって、再生信号が波形干渉によって歪み易くなる。 Inversion interval of a recording signal increase the recording density is decreased, the reproduction signal is likely distorted by the waveform interference. また、その結果、読み出しエラーを生じ易くなる。 Further, as a result, it tends to occur a read error. 記録密度の高い記録媒体を読み出す際の波形歪を低減して、読み出しエラーを低減するためには、Tmin は大きい方が望ましい。 To reduce waveform distortion in reading the high-density recording medium, in order to reduce reading errors, Tmin is larger is preferable.

【0006】(2)信号波形列の極性反転間隔の最大値Tmax . [0006] (2) Maximum value Tmax of the polarity inversion interval of the signal waveform sequence. Tmax は、「k+1」とTw との積で求まる。 Tmax is determined by the product of the Tw and the "k + 1". 極性が反転しない間は再生パルスを得られない。 While the polarity is not inverted is not obtained a reproduction pulse. このため、クロックを再生パルスから直接的に発生させることができず、クロックが不正確になり易い。 Therefore, it is impossible to generate directly the clock from the reproduction pulse, tends clock becomes inaccurate. また、極性反転間隔が長くなると、直流成分の変動が大きくなる。 Also, the polarity inversion interval is longer, the variation of the DC component increases. したがって、Tmax は小さい方が望ましい。 Thus, Tmax is smaller is desirable.

【0007】(3)直流成分又は低周波成分. [0007] (3) DC component or low frequency component. 信号波形列を記録媒体に記録するための記録装置や、記録媒体に記録されている信号を再生するための再生装置は、交流結合素子を有する。 Recording apparatus and for recording the signal waveform sequence to a recording medium, reproducing apparatus for reproducing a signal recorded on the recording medium has an AC coupling element. 信号波形列をアナログ信号に変換して伝送系に送出するための装置や、伝送系から取得されるアナログ信号を再生するための装置も、交流結合素子を有する。 Device and for delivering the transmission system to convert the signal waveform sequence to an analog signal, and apparatus for reproducing an analog signal obtained from the transmission system, having an AC coupling element. このため、信号波形列が直流成分を持つと、交流結合素子に於いてその波形が歪んでしまうため、好ましくない。 Therefore, when the signal waveform sequence has a DC component, because is distorted the waveform at the AC coupling element, which is not preferable. また、この記録時等に失われた直流成分を、再生時に於いて復活させることはできない。 Further, the DC component lost in the recording or the like, can not be revived at the time of reproduction.
このため、直流成分や低周波成分は少ない方が望ましい。 Therefore, the DC component and low frequency component is small is desirable. 記録信号中の直流成分や低周波成分の評価には、D The evaluation of the DC component and low-frequency component of the recording signal, D
SV(Digital Sum Value)が用いられる。 SV (Digital Sum Value) is used. DSVは、ビット「1」の値を「+1」、ビット「0」の値を「− DSV is, the value of the bit "1" and "+1", the value of the bit "0" and "-
1」として、記録信号の波形列の開始時点からの累積値を求めたものである。 As 1 ", in which to determine the accumulated value from the start of the waveform sequence of the recording signal. このDSVの絶対値が小さければ、直流成分又は低周波成分は小さい。 If the absolute value of the DSV is small, the DC component or low frequency component is small. また、各符号語中の直流成分や低周波成分の評価には、CDS(Codewo In addition, the evaluation of the DC component and low-frequency components in each codeword, CDS (Codewo
rd Digital Sum) が用いられる。 rd Digital Sum) is used. CDSは、各符号語内でのDSVである。 CDS is the DSV in each codeword. このCDSが小さければ、当該符号語の直流成分又は低周波成分は小さい。 If this CDS is small, the DC component or low frequency component of the code word is small.

【0008】(4)検出窓幅Tw . [0008] (4) the detection window width Tw. 検出窓幅Tw は、(m/n)Tで与えられる。 Detection window width Tw is given by (m / n) T. ここで、 here,
Tは変調前のデータストリームのビット間隔である。 T is the bit interval of the modulated data before stream. 検出窓幅Tw は、再生ビットの検出に使用できる時間、即ち、分解能を示す。 Detection window width Tw, the time can be used to detect reproduction bit, that is, the resolution. また、波形干渉や雑音等に起因する再生信号の位相変動に対する許容能力を示す。 Also shows the bearing capacity for the phase variation of the reproduced signal caused by waveform interference and noise and the like. Tw は、 Tw is,
大きい方が望ましい。 The larger is desirable.

【0009】(5)拘束長Lc . [0009] (5) constraint length Lc. Tmin 、Tmax 、DSVを改善するため、前後の符号語を参照して符号化を行う場合がある。 Tmin, Tmax, in order to improve the DSV, there is a case of performing coding with reference to the front and rear of the codeword. その際に参照される前後の符号語の長さを拘束長Lc という。 The length of the code words before and after is referred to when the called constraint length Lc. このLc が大きいほど、エラーの伝播が大きくなり、回路構成も複雑になる。 The higher the Lc is larger, error propagation becomes large, it becomes complicated circuit configuration. このため、Lc は、小さい方が望ましい。 Therefore, Lc is smaller is desirable.

【0010】特開昭52−128024号公報には、N [0010] in JP-A-52-128024, N
RZI変調後の記録信号のTmin を大きくし、Tmax を小さくする技術が開示されている。 Increasing the Tmin of the recording signal after RZI modulation technique to reduce the Tmax is disclosed. 特開昭52−128 JP-A-52-128
024号公報では、入力されるデータ列から2ビットのデータ語(データ要素)を順に切り出して各々3ビットの符号語(codeword)に変換するRLL符号化により、 The 024 JP by RLL encoding for converting cut from an input data sequence 2-bit data word (data element) in order each 3-bit code word to (codeword),
(1,7;2,3)RLL符号が生成される。 (1,7; 2,3) RLL codes are produced. この生成されたRLL符号のコード列がNRZI変調される。 Code string of the generated RLL code is NRZI modulation. また、d=1の制約を満たすことができない場合は、 Also, if it is not possible to meet the constraints of d = 1 is
(1,7;4,6)RLL符号が生成される。 (1,7; 4,6) RLL codes are produced.

【0011】特公平1−27510号公報には、NRZ [0011] JP fairness 1-27510, NRZ
I変調後の記録信号の直流成分を低減するように符号変換(RLL符号化)する技術であって、NRZI変調後の記録信号のTmin が小さくならないように符号変換する技術が開示されている。 A technique for code conversion (RLL coding) so as to reduce the DC component of the recording signal after I modulation technique for code conversion is disclosed as Tmin of the recording signal after NRZI modulation is not reduced. 特公平1−27510号では、符号変換後のコード列からnビットづつのブロックが順に切り出され、隣接する各ブロック間に各々複数ビットの冗長ビットが挿入される。 In Kokoku No. 1-27510, a block of n bits each from the code string after the code conversion is cut out in the order, the redundant bits of each plurality of bits between adjacent blocks are inserted. この冗長ビット挿入後のコード列がNRZI変調回路に供給される。 Code string after the redundant bit insertion is supplied to the NRZI modulation circuit. ここで、 here,
冗長ビットは、当該冗長ビットが挿入されるべきブロック間での符号反転の要否と、直前のブロックの末尾部分の状態に基づいて選択される。 Redundant bits, the necessity of sign inversion between to the redundant bits are inserted block is selected based on the state of the end portion of the immediately preceding block. つまり、NRZI変調後の記録信号の直流成分が低減され、且つ、Tmin が小さくならないように選択される。 That is reduced DC component of the recording signal after NRZI modulation, and is selected so Tmin is not reduced.

【0012】特公平5−34747号公報には、データ列をRLL符号に変換する変換規則をデータ系列の並びに応じて調整することにより、Tmin が1.5T、Tma [0012] Japanese Patent Kokoku 5-34747, by adjusting accordingly the conversion rule for converting the data sequence to RLL codes arrangement of data sequence, Tmin is 1.5T, Tma
x が4.5T、Lc が5Tになる符号変換方法が開示されている。 x is 4.5T, the code conversion method Lc becomes 5T is disclosed. 特公平4−77991号公報には、NRZI The KOKOKU 4-77991 JP, NRZI
変調後の記録信号の直流成分を低減し、且つ、Tmin を大きくする技術が開示されている。 Reducing the DC component of the recording signal after modulation, and a technique for increasing the Tmin is disclosed. 特公平4−7799 KOKOKU 4-7799
1号では、入力されるデータ列から8ビットのデータ語(データ要素)が順に切り出されて、各データ語(データ要素)が各々14ビットの符号語(codeword)に変換される。 In No. 1, 8-bit data word from an input data sequence (data element) is cut in order to be converted into each data word (data elements) each 14 bit code word (codeword). この変換は、変換後のコード列に於いて、ビット「1」とビット「1」の間に存在するビット「0」の個数が1個以上で且つ8個以下となるように行われる。 This transformation, in the code string after conversion, the number of bits "0" existing between a bit "1" bit "1" is performed such and of 8 or less with one or more.
また、8ビットのデータ語(データ要素)を14ビットの符号語(codeword)に変換するためのテーブルは2つ用意されており、直前に変換された符号語(codeword) Also, 8-bit data word (data elements) of 14-bit code word table for converting the (codeword) are prepared two, codewords converted, shortly before (codeword)
の末尾に於けるDSVに基づいて、何れか一方のテーブルの符号語(codeword)が選択される。 Based on in DSV at the end of any codeword in one table (codeword) is selected. つまり、NRZ In other words, NRZ
I変調後の記録信号の直流成分が低減されるように選択される。 DC component of the recording signal after I modulation is selected to be reduced.

【0013】特開平6−311042号公報には、NR [0013] Japanese Patent Laid-Open No. 6-311042, NR
ZI変調後の記録信号の直流成分を十分に低減するとともに、Tmin を大きくすることにより記録密度比DR Thereby sufficiently reduce the DC component of the recording signal after ZI modulation, recording density ratio DR by increasing the Tmin
(Density Ratio )を向上させる技術が開示されている。 A technique for improving (Density Ratio) is disclosed. 特開平6−311042号では、入力されるデータ列から8ビットのデータ語(データ要素)が順に切り出されて、各データ語(データ要素)が各々17ビットの符号語(codeword)に変換される。 In Japanese Patent Laid-Open No. 6-311042, are converted 8-bit data word from an input data sequence (data element) is cut out in order, each data word (data elements) each 17-bit code word (codeword) . この変換は、変換後のコード列に於いて、ビット「1」とビット「1」の間に存在するビット「0」の個数が2個以上で且つ9個以下となるように行われる。 This transformation, in the code string after conversion, the number of bits "0" existing between a bit "1" bit "1" is performed such that and 9 or less with two or more. 上記17ビットの符号語(co The above 17-bit code word (co
deword)は、8ビットのデータ語(データ要素)に対応する15ビットの符号に、2ビットの冗長ビットを付加することにより得られる。 Deword) is an 8-bit data words (the sign of 15 bits corresponding to the data element), obtained by adding redundancy bits of 2 bits. 特開平6−311042号では、8ビットのデータ語(データ要素)を15ビットの符号に対応付けるテーブルが2種類用意されており、また、2ビットの冗長ビットが3種類用意されている。 In JP-A-6-311042, 8-bit data word table associating the (data element) in the 15-bit codes are prepared two types, also redundant bits 2 bits are three types. この2種類のテーブルと3種類の冗長ビットを組合せて得られる6種類の符号語(codeword)の中から、直前に変換されたデータの末尾に於けるDSVに基づいて選択された17ビットの符号語(codeword)により、前記8ビットのデータ語(データ要素)が置換される。 From among these two types of tables and three six obtained by combining redundancy bits of the code word (codeword), the 17 bits selected based on in DSV at the end of the data converted into the immediately preceding code the term (codeword), the 8-bit data word (data elements) are replaced. つまり、 That is,
NRZI変調後の記録信号の直流成分が低減されるように選択された17ビットの符号語(codeword)により、 Selected 17-bit code word as the DC component of the recording signal after NRZI modulation is reduced by (codeword),
前記8ビットのデータ語(データ要素)が置換される。 The 8-bit data word (data elements) are replaced.

【0014】 [0014]

【発明が解決しようとする課題】上述の公報に開示されている各技術では、記録信号の直流成分又は低周波成分を抑圧するために、冗長ビットを付加したり、複数の変換テーブルを用意しておいて入力データ語等に応じて最適な変換テーブルを選択する、という技法が用いられている。 In THE INVENTION It is an object of the technique disclosed in Japanese described above, in order to suppress the DC component or low frequency component of the recording signal, or by adding a redundant bit, by preparing a plurality of conversion tables selecting the optimum conversion table according to the input data word, etc. keep in, techniques are used that. このため、前記「d」や「k」に関する制限が緩和されて、その結果、Tmin が小さくなったり、Tmax Therefore, the limitation on "d" and "k" is relieved, as a result, or Tmin is reduced, Tmax
が大きくなったりする、という不具合が生じている。 May become large, it is caused a problem that. また、符号語のビット数が大きくなる結果、Tw が小さくなって最小分解能が小さくなるという不具合も生じている。 As a result of the number of bits of the codeword increases, occurs also a problem that Tw minimum resolution becomes small decreases.

【0015】本発明は、記録信号や伝送信号の直流成分や低周波成分を十分に抑圧することを目的とする。 [0015] The present invention aims to sufficiently suppress the DC component and low frequency component of the recording signal or a transmission signal. 望ましくは、Tmin が小さくなったりTmax が大きくなったりしないようにしつつ記録信号や伝送信号の直流成分や低周波成分を十分に抑圧することを目的とする。 Preferably, it is an object to sufficiently suppress the DC component and low frequency component of the recording signal or a transmission signal while so Tmin is the Tmax or smaller does not become large. また、 Also,
記録信号や伝送信号の直流成分や低周波成分を十分に抑圧しつつ、Tw を大きくして分解能を向上させることを目的とする。 While the DC component and low frequency component of the recording signal or a transmission signal is sufficiently suppressed, and an object thereof to improve the resolution by increasing the Tw. また、再生エラーを小さくするとともに再生エラーの伝播を小さくすることを目的とする。 Another object is to reduce the propagation of reproduction errors while reducing the reproduction error. さらに、簡単な回路構成で上記の目的を達成することを目的とする。 Furthermore, it is an object to achieve the above objects with a simple circuit configuration.

【0016】 [0016]

【課題を解決するための手段】 In order to solve the problems]

1. 1. 各請求項の構成. Configuration of each claim. 請求項1の発明は、データ系列を変調するディジタル変調回路であって、所定のデータをデータ系列内の各ブロック内の所定位置にダミーデータとして多重して多重化ブロックを生成する多重器と、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成するRSエンコーダと、相互に異なるスクランブル方法を示すデータを前記ダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成する加算器と、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン符号を出力用に設定する設定器と、を有するディジタ The invention according to claim 1, a digital modulation circuit for modulating the data sequence, the multiplexer for generating a multiplexed block by multiplexing the dummy data at predetermined positions in each block in the data sequence of predetermined data, and RS encoder for generating a first Reed-Solomon code to Reed Solomon encoding the multiplex block as an information unit, and the first Reed-Solomon has data indicating different scrambling methods mutually position corresponding to the dummy data the code and the code length is equal to a plurality of scrambling Reed-Solomon code, adds each said first Reed-Solomon code, an adder for generating a plurality of second Reed-Solomon codes, the plurality of second lead Digitally having a setter DC component is configured for outputting the minimum of the second Reed-Solomon code in the Solomon 変調回路である。 It is a modulation circuit.

【0017】請求項2の発明は、データ系列を変調するディジタル変調回路であって、所定のデータをデータ系列内の各ブロック内の所定位置にダミーデータとして多重して多重化ブロックを生成する多重器と、前記多重化ブロックを情報部としてリードソロモン符号化して第1 The invention of claim 2 is a digital modulation circuit for modulating the data sequence, multiplexed and multiplexed to generate a multiplexed block as dummy data predetermined data at a predetermined position within each block of data in the series a vessel, first to Reed Solomon encoding the multiplex block as an information part 1
リードソロモン符号を生成するRSエンコーダと、前記第1リードソロモン符号を記憶するメモリと、相互に異なるスクランブル方法を示すデータを前記ダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成する第1加算器と、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン符号を与えるスクランブル用リードソロモン符号を選択する選択器と、前記選択器により選択されたスクランブル用リードソロモン符号を、前記メモリから読み出した第1リードソロモン符号に加算して出力する第2加算器と、を有するディジタル変調回路である And RS encoder for generating a Reed-Solomon code, said memory for first storing Reed-Solomon code having data indicating different scrambling methods mutually position corresponding to the dummy data and the first Reed-Solomon code and a code the length a plurality of the scrambling Reed-Solomon codes equal, each added to the first Reed-Solomon code, a first adder for generating a plurality of second Reed-Solomon codes, the plurality of second Reed-Solomon a selector to which a DC component selects the scrambling Reed-Solomon code that gives the minimum of the second Reed-Solomon code in the code, has been scrambled for Reed-Solomon codes selected by the selector, a first lead read from the memory is a digital modulation circuit having a second adder for outputting by adding the Solomon codes, the

【0018】請求項3の発明は、データ系列を変調するディジタル変調回路であって、所定のデータをデータ系列内の各ブロック内の所定位置にダミーデータとして多重して多重化ブロックを生成する多重器と、前記多重化ブロックを情報部としてリードソロモン符号化して第1 [0018] The invention according to claim 3, a digital modulation circuit for modulating the data sequence, multiplexed to generate a multiplexed block by multiplexing the dummy data predetermined data at a predetermined position within each block of data in the series a vessel, first to Reed Solomon encoding the multiplex block as an information part 1
リードソロモン符号を生成するRSエンコーダと、相互に異なるスクランブル方法を示すデータを前記ダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成する加算器と、前記複数個の第2リードソロモン符号を記憶するメモリと、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン符号を選択する選択器と、前記選択器により選択された第2リードソロモン符号を前記メモリから読み出して出力する読出器と、 And RS encoder for generating a Reed-Solomon code, a and the first Reed-Solomon code and the code length is equal to a plurality of scrambling Reed-Solomon code having data indicating different scrambling methods mutually position corresponding to the dummy data each said first and added to the Reed-Solomon code, an adder for generating a plurality of second Reed-Solomon code, a memory for storing said plurality of second Reed-Solomon codes, the plurality of second lead a selector to which a DC component in the Solomon code selects the minimum of the second Reed-Solomon code, a reading for outputting a second Reed-Solomon code selected by said selector is read out from said memory,
を有するディジタル変調回路である。 A digital modulation circuit with.

【0019】請求項4の発明は、請求項1〜請求項3の何れかに於いて、前記加算器又は前記第1加算器は、スクランブル用リードソロモン符号内の情報部のパターンに応じて定まるパリティ部用のパターンを出力するRO [0019] A fourth aspect of the present invention, in the any one of claims 1 to 3, wherein the adder or the first adder is determined according to the pattern information of the scrambling in the Reed-Solomon code RO for outputting a pattern for the parity part
Mを有する、ディジタル変調回路である。 Having a M, a digital modulation circuit. 請求項5の発明は、請求項1〜請求項4の何れかに於いて、前記所定のデータ及びスクランブル方法を示すデータは各々8ビットデータである、ディジタル変調回路である。 A fifth aspect of the present invention, in the any of claims 1 to 4, the data indicative of the predetermined data and the scramble method respectively an 8-bit data, a digital modulation circuit.

【0020】請求項6の発明は、請求項1〜請求項5の何れかに於いて、前記ダミーデータが多重されるブロック内の所定位置は当該ブロックの先頭位置である、ディジタル変調回路である。 [0020] The invention of claim 6 is, in the any one of claims 1 to 5, a predetermined position in the block in which the dummy data is multiplexed is the start position of the block is the digital modulating circuit . 請求項7の発明は、請求項1〜 The invention of claim 7, claim 1
請求項5の何れかに於いて、前記多重器は、前記所定のデータを構成する2組のビットデータをデータ系列内の各ブロック内の所定の2位置に多重し、前記複数個のスクランブル用リードソロモン符号は、前記相互に異なるスクランブル方法を示すデータを構成する各々2組のビットデータを前記2位置のダミーデータに対応する位置に有する、ディジタル変調回路である。 In claim 5, wherein the multiplexer multiplexes the two predetermined positions in each block in the two sets of bit data data sequence constituting the predetermined data, for said plurality of scramble Reed-Solomon codes, each having two pairs of bit data constituting a data indicating a different scrambling method to the mutual position corresponding to the dummy data of the two positions, a digital modulation circuit.

【0021】請求項8の発明は、請求項7に於いて、前記ダミーデータが多重されるブロック内の所定の2位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長後半部の先頭に相当する当該ブロック内の位置である、ディジタル変調回路である。 [0021] The invention of claim 8, in the seventh aspect, the two predetermined positions in the block in which the dummy data is multiplexed, information and head position of the block, the data length after the dummy data multiplexer is the position in the block corresponding to the beginning of the code length latter part of the Reed-Solomon code to parts, a digital modulation circuit.

【0022】請求項9の発明は、請求項1〜請求項5の何れかに於いて、前記多重器は、前記所定のデータを構成する4組のビットデータをデータ系列内の各ブロック内の所定の4位置に多重し、前記複数個のスクランブル用リードソロモン符号は、前記相互に異なるスクランブル方法を示すデータを構成する各々4組のビットデータを前記4位置のダミーデータに対応する位置に有する、 [0022] The invention of claim 9, in the any one of claims 1 to 5, wherein the multiplexer is in each block of four sets of bit data to the data sequence that constitutes the predetermined data multiplexes the four predetermined positions, the plurality of scrambling Reed-Solomon code, each have four sets of bit data constituting the data indicating different scrambling methods in said another position corresponding to the dummy data of the four-position ,
ディジタル変調回路である。 A digital modulation circuit.

【0023】請求項10の発明は、請求項9に於いて、 The invention of claim 10 is, in the claim 9,
前記ダミーデータが多重されるブロック内の所定の4位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長1/4半部、2/4半部、3/4半部の各先頭に相当する当該ブロック内の各位置である、ディジタル変調回路である。 The predetermined 4 positions within the block dummy data is multiplexed, the head position of the block, the code length 1/4 half of the Reed-Solomon code data length is information portion after the dummy data multiplexing, 2 / 4 halves, a respective position within the block corresponding to the beginning of the 3/4 half, a digital modulation circuit.

【0024】請求項11の発明は、請求項1〜請求項5 The invention of claim 11, claim 1 to claim 5
の何れかに於いて、前記多重器は、前記所定のデータを構成する8組のビットデータをデータ系列内の各ブロック内の所定の8位置に多重し、前記複数個のスクランブル用リードソロモン符号は、前記相互に異なるスクランブル方法を示すデータを構成する各々8組のビットデータを前記8位置のダミーデータに対応する位置に有する、ディジタル変調回路である。 In either, the multiplexer multiplexes the eight sets of bit data constituting the predetermined data into a predetermined 8 positions in each block in the data sequence, the plurality of scrambling Reed-Solomon code have each 8 set of bit data constituting a data indicating a different scrambling method to the mutual position corresponding to the dummy data of the 8 position is a digital modulation circuit.

【0025】請求項12の発明は、請求項11に於いて、前記ダミーデータが多重されるブロック内の所定の8位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長1/8半部、2/8半部、3/8半部、4/8 The invention of claim 12 is, in the claim 11, the predetermined 8 position in the block in which the dummy data is multiplexed, information and head position of the block, the data length after the dummy data multiplexer code length 1/8 half of the Reed-Solomon code to parts, 2/8 halves, 3/8 half, 4/8
半部、5/8半部、6/8半部、7/8半部の各先頭に相当する当該ブロック内の各位置である、ディジタル変調回路である。 Half, 5/8 halves, 6/8 half, 7/8 a respective position within the block corresponding to the beginning of the half, a digital modulation circuit.

【0026】請求項13の発明は、請求項1〜請求項4 The invention of claim 13, claims 1 to 4
の何れかに於いて、前記tは4であり、前記多重器は、 In either, the t is 4, the multiplexer is
ガロア体GF(2 4 )の所定の元を、データ系列内の各ブロックの先頭と、1ブロックにガロア体GF(2 4 A predetermined original Galois field GF (2 4), the head of each block in the data sequence, one block Galois field GF (2 4)
の元を2個付加して成るデータ長を情報部とするリードソロモン符号の符号長後半部の先頭に相当するブロック内の位置に各々多重して、多重化ブロックを生成し、前記加算器又は前記第1加算器は、相互に異なるガロア体GF(2 4 )の元を先頭に有し且つ相互に異なるガロア体GF(2 4 )の元を前記符号長後半部の先頭に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1 The basis of the in each multiplexed to the position in the block corresponding to the beginning of the code length latter part of the Reed-Solomon code to two additional to the information unit data length comprising, generating the multiplex block, the adder or said first adder, and having an original mutually different Galois field GF (2 4) based and have top different from each other Galois field GF (2 4) of the head of the code length latter half the a plurality of scrambling Reed-Solomon code first Reed-Solomon code and the code length are equal, each said first
リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成する、ディジタル変調回路である。 It is added to the Reed-Solomon code to generate a plurality of second Reed-Solomon code, a digital modulation circuit.

【0027】請求項14の発明は、請求項1〜請求項4 The invention of claim 14, claims 1 to 4
の何れかに於いて、前記tは2であり、前記多重器は、 In either, the t is 2, the multiplexer is
ガロア体GF(2 2 )の所定の元を、データ系列内の各ブロックの先頭と、1ブロックにガロア体GF(2 2 A predetermined original Galois field GF (2 2), the head of each block in the data sequence, one block Galois GF (2 2)
の元を4個付加して成るデータ長を情報部とするリードソロモン符号の符号長1/4半部、2/4半部、3/4 Code length 1/4 half of the Reed-Solomon code to the data length comprising four additional to the original of the information unit, 2/4 half, 3/4
半部の各先頭に相当するブロック内の各位置に各々多重して、多重化ブロックを生成し、前記加算器又は前記第1加算器は、相互に異なるガロア体GF(2 2 )の元を先頭に有し且つ相互に異なるガロア体GF(2 2 )の元を前記符号長1/4半部の先頭に有し且つ相互に異なるガロア体GF(2 2 )の元を前記符号長2/4半部の先頭に有し且つ相互に異なるガロア体GF(2 2 )の元を前記符号長3/4半部の先頭に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成する、ディジタル変調回路である。 Each multiplexed at each position in the block corresponding to the beginning of the half, and generates a multiplex block, the adder or the first adder, the original mutually different Galois GF (2 2) wherein the top has and the original mutually different Galois GF (2 2) of the original to have the head of the code length 1/4 halves and mutually different Galois GF (2 2) the code length 2 / 4 half top has and mutually different Galois GF (2 2) based on the code length 3/4 half top has and the first Reed-Solomon code and the code length a plurality of equal of the scrambling Reed-Solomon codes, each added to the first Reed-Solomon code to generate a plurality of second Reed-Solomon code, a digital modulation circuit.

【0028】請求項15の発明は、データ系列を変調するディジタル変調方法に於いて、所定のデータをデータ系列内の各ブロック内の所定位置にダミーデータとして多重して多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるスクランブル方法を示すデータを前記ダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1 The invention of claim 15 is, in the digital modulating method for modulating the data sequence, multiplexed to generate a multiplexed block as dummy data at a predetermined position within each block in the data sequence of predetermined data, the multiplex block to generate a first Reed-Solomon code and Reed Solomon encoding as the information unit, and the first lead has a data indicating different scrambling methods mutually position corresponding to the dummy data Solomon code and a code a length equal plurality of scrambling Reed-Solomon codes, each said first
リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン符号を出力用に設定する、ディジタル変調方法である。 Is added to the Reed-Solomon code to generate a plurality of second Reed-Solomon code, a DC component among the plurality of second Reed-Solomon code is set for outputting a minimum of the second Reed-Solomon codes, digital it is a modulation method.

【0029】請求項16の発明は、請求項15に於いて前記所定のデータ及びスクランブル方法を示すデータは各々8ビットデータであるディジタル変調方法である。 The invention of claim 16, data indicating the predetermined data and scrambling method In claim 15 is a digital modulation method are each 8-bit data.

【0030】請求項17の発明は、請求項15、又は請求項16に於いて、前記ダミーデータが多重されるブロック内の所定位置は当該ブロックの先頭位置である、ディジタル変調方法である。 The invention of claim 17, in the claim 15 or claim 16, wherein the predetermined position in the block dummy data is multiplexed is the start position of the block, a digital modulation method.

【0031】請求項18の発明は、データ系列を変調するディジタル変調方法に於いて、所定のデータを構成する2組のビットデータをデータ系列内の各ブロック内の所定の2位置にダミーデータとして多重して多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるスクランブル方法を示すデータを構成する2組のビットデータを前記2位置のダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、 The invention of claim 18 is, in the digital modulating method for modulating the data sequence, as dummy data in a predetermined two positions in each block in the two sets of bit data data series which constitute a predetermined data multiplexing to generate multiplexing block, the multiplex block to generate a first Reed-Solomon code and Reed Solomon encoding as the information unit, the two sets of bit data constituting the data indicating different scrambling methods from each other the and the first Reed-Solomon code and the code length is equal to a plurality of scrambling Reed-Solomon code having a position corresponding to the dummy data of two positions, by adding each of the first Reed-Solomon code,
複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2 Generating a plurality of second Reed-Solomon code, a second DC component smallest among the plurality of second Reed-Solomon code
リードソロモン符号を出力用に設定する、ディジタル変調方法である。 Setting the Reed-Solomon code for output, a digital modulation method.

【0032】請求項19の発明は、請求項20に於いて、前記ダミーデータが多重されるブロック内の所定の2位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長後半部の先頭に相当する当該ブロック内の位置である、ディジタル変調方法である。 The invention of claim 19, in the claim 20, predetermined two positions in the block in which the dummy data is multiplexed, information and head position of the block, the data length after the dummy data multiplexer is the position in the block corresponding to the beginning of the code length latter part of the Reed-Solomon code to parts, a digital modulation method.

【0033】請求項20の発明は、データ系列を変調するディジタル変調方法に於いて、所定のデータを構成する4組のビットデータをデータ系列内の各ブロック内の所定の4位置にダミーデータとして多重して多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるスクランブル方法を示すデータを構成する4組のビットデータを前記4位置のダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、 The invention of claim 20 is, in the digital modulating method for modulating the data sequence, as dummy data to four sets of bit data constituting the predetermined data into a predetermined 4 positions within each block of data in the series multiplexing to generate multiplexing block, the multiplex block to generate a first Reed-Solomon code and Reed Solomon encoding as the information unit, the four sets of bit data constituting the data indicating mutually different scrambling method the and the first Reed-Solomon code for the Reed-Solomon code and the code length a plurality of equal scramble has four positions corresponding to the dummy data of the position, by adding each of the first Reed-Solomon code,
複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2 Generating a plurality of second Reed-Solomon code, a second DC component smallest among the plurality of second Reed-Solomon code
リードソロモン符号を出力用に設定する、ディジタル変調方法である。 Setting the Reed-Solomon code for output, a digital modulation method.

【0034】請求項21の発明は、請求項20に於いて、前記ダミーデータが多重されるブロック内の所定の4位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長1/4半部、2/4半部、3/4半部の各先頭に相当する当該ブロック内の各位置である、ディジタル変調方法である。 [0034] The invention of claim 21 is, in the claim 20, the predetermined 4 positions in the block in which the dummy data is multiplexed, information and head position of the block, the data length after the dummy data multiplexer code length 1/4 half of the Reed-Solomon code to part 2/4 half, a respective location in the block corresponding to the beginning of the 3/4 half, a digital modulation method.

【0035】請求項22の発明は、データ系列を変調するディジタル変調方法に於いて、所定のデータを構成する8組のビットデータをデータ系列内の各ブロック内の所定の8位置にダミーデータとして多重して多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるスクランブル方法を示すデータを構成する8組のビットデータを前記8位置のダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、 The invention of claim 22 is, in the digital modulating method for modulating the data sequence, as dummy data to 8 sets of bit data constituting the predetermined data into a predetermined 8 positions within each block of data in the series multiplexed to generate a multiplexed block, said to Reed Solomon encoding to generate a first Reed-Solomon code the multiplex block as an information unit, wherein the eight sets of bit data constituting the data indicating different scrambling methods from each other the and the first Reed-Solomon code and the code length is equal to a plurality of scrambling Reed-Solomon code has eight positions corresponding to the dummy data of the position, by adding each of the first Reed-Solomon code,
複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2 Generating a plurality of second Reed-Solomon code, a second DC component smallest among the plurality of second Reed-Solomon code
リードソロモン符号を出力用に設定する、ディジタル変調方法である。 Setting the Reed-Solomon code for output, a digital modulation method.

【0036】請求項23の発明は、請求項22に於いて、前記ダミーデータが多重されるブロック内の所定の8位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長1/8半部、2/8半部、3/8半部、4/8 The invention of claim 23 is, in the claim 22, the predetermined 8 position in the block in which the dummy data is multiplexed, information and head position of the block, the data length after the dummy data multiplexer code length 1/8 half of the Reed-Solomon code to parts, 2/8 halves, 3/8 half, 4/8
半部、5/8半部、6/8半部、7/8半部の各先頭に相当する当該ブロック内の各位置である、ディジタル変調回路である。 Half, 5/8 halves, 6/8 half, 7/8 a respective position within the block corresponding to the beginning of the half, a digital modulation circuit.

【0037】請求項24の発明は、データ系列を変調するディジタル変調方法に於いて、ガロア体GF(2 4 The invention of claim 24 is, in the digital modulating method for modulating the data sequence, Galois field GF (2 4)
の所定の元を、データ系列内の各ブロックの先頭と、1 A predetermined original, and the head of each block in the data sequence, 1
ブロックにガロア体GF(2 4 )の元を2個付加して成るデータ長を情報部とするリードソロモン符号の符号長後半部の先頭に相当するブロック内の位置に各々多重して、多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるガロア体GF(2 And each multiplexed to the position in the block corresponding to the beginning of the code length latter part of the Reed-Solomon code to the data length formed by adding two Galois field block GF (2 4) an information unit, a multiplexing It generates a block, the multiplex block to generate a first Reed-Solomon code and Reed Solomon encoding as the information unit, mutually different Galois GF (2 4 )の元を先頭に有し且つ相互に異なるガロア体GF(2 4 It has the original 4) at the beginning and mutually different Galois field GF (2 4)
の元を前記符号長後半部の先頭に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン符号を出力用に設定する、ディジタル変調方法である。 A plurality of scrambling Reed-Solomon code has and the first Reed-Solomon code and the code length is equal to the beginning of the code length latter half of the original, by adding each of the first Reed-Solomon code, a plurality of generating a second Reed-Solomon code, a DC component among the plurality of second Reed-Solomon code is set for outputting a minimum of the second Reed-Solomon code is a digital modulation method.

【0038】請求項25の発明は、データ系列を変調するディジタル変調方法に於いて、ガロア体GF(2 2 The invention of claim 25 is, in the digital modulating method for modulating the data sequence, the Galois field GF (2 2)
の所定の元を、データ系列内の各ブロックの先頭と、1 A predetermined original, and the head of each block in the data sequence, 1
ブロックにガロア体GF(2 2 )の元を4個付加して成るデータ長を情報部とするリードソロモン符号の符号長1/4半部、2/4半部、3/4半部の各先頭に相当するブロック内の各位置に各々多重して、多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるガロア体GF(2 2 )の元を先頭に有し且つ相互に異なるガロア体GF(2 2 )の元を前記符号長1 Code length 1/4 half of the Reed-Solomon code to the data length comprising four additional to the original Galois field block GF (2 2) and the information unit, 2/4 half, 3/4 halves each and each multiplexed at each position in the block corresponding to the head to generate a multiplex block, said to Reed Solomon encoding to generate a first Reed-Solomon code the multiplex block as an information unit, mutually different Galois field GF (2 2) based on the code length of the original to have top and mutually different Galois GF (2 2) of 1
/4半部の先頭に有し且つ相互に異なるガロア体GF / 4 has the head halves and mutually different Galois field GF
(2 2 )の元を前記符号長2/4半部の先頭に有し且つ相互に異なるガロア体GF(2 2 )の元を前記符号長3 (2 2) based on the code length of the original the code length 2/4 has the head halves and mutually different Galois GF (2 2) of the 3
/4半部の先頭に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン符号を出力用に設定する、ディジタル変調方法である。 / 4 a plurality of scrambling Reed-Solomon code and the first Reed-Solomon code and the code length is equal has the head halves, each added to the first Reed-Solomon code, a plurality of second Reed-Solomon generates a code, a DC component among the plurality of second Reed-Solomon code is set for outputting a minimum of the second Reed-Solomon code is a digital modulation method.

【0039】請求項26の発明は、リードソロモン符号のデータ系列を復調するディジタル復調回路であって、 The invention of claim 26 is a digital demodulation circuit for demodulating the data sequence of Reed-Solomon code,
リードソロモン符号をパリティ部を用いて誤り訂正するRSデコーダと、前記RSデコーダから出力されるリードソロモン符号の所定位置のスクランブル方法を示すデータに基づいて当該リードソロモン符号への変換に用いられたスクランブル用リードソロモン符号を検出する検出器と、前記RSデコーダから出力されるリードソロモン符号に、前記検出器で検出されたスクランブル用リードソロモン符号を加算して出力する加算器と、を有するディジタル復調回路である。 And RS decoder for error correction using the parity portion of the Reed-Solomon code, scrambling used for conversion based on the data indicating the scrambling method at a predetermined position of the Reed-Solomon code output from the RS decoder to the Reed-Solomon code a detector for detecting the use Reed-Solomon codes, the Reed-Solomon code output from the RS decoder, the digital demodulation circuit having an adder for adding and outputting the detected Reed-Solomon code for scrambling by said detector it is.

【0040】請求項27の発明は、請求項26に於いて、前記所定位置は、所定の1位置、所定の2位置、所定の4位置、所定の8位置の何れかである、ディジタル復調回路である。 The invention of claim 27, in the claim 26, wherein the predetermined position, a predetermined first position, a predetermined second position, a predetermined 4 positions, either the predetermined position 8, the digital demodulation circuit it is.

【0041】請求項28の発明は、リードソロモン符号のデータ系列を復調するディジタル復調方法に於いて、 The invention of claim 28 is, in the digital demodulation method for demodulating a data sequence of Reed-Solomon code,
リードソロモン符号をパリティ部を用いて誤り訂正し、 Error correction using the parity portion of the Reed-Solomon code,
前記誤り訂正されたリードソロモン符号の所定位置のスクランブル方法を示すデータに基づいて当該リードソロモン符号への変換に用いられたスクランブル用リードソロモン符号を検出し、前記誤り訂正されたリードソロモン符号に、前記検出されたスクランブル用リードソロモン符号を加算して出力する、ディジタル復調方法である。 Wherein detecting a scrambling Reed-Solomon code used in the conversion to the Reed-Solomon code on the basis of the data indicating the error-corrected scrambled method of predetermined positions of the Reed-Solomon code, the error-corrected Reed Solomon code, adding and outputting the detected Reed-Solomon code for scrambling a digital demodulation method.

【0042】請求項29の発明は、請求項30に於いて、前記所定位置は、所定の1位置、所定の2位置、所定の4位置、所定の8位置の何れかである、ディジタル復調方法である。 The invention of claim 29, in the claim 30, wherein the predetermined position, a predetermined first position, a predetermined second position, a predetermined 4 positions, either the predetermined position 8, a digital demodulating method it is.

【0043】請求項30の発明は、データストリームを入力してビットストリームに変換するディジタル変調器であって、データストリームから順に切り出されるブロック内の所定位置に所定のデータ要素をダミーデータとして多重して多重化ブロックを生成する多重器と、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成するRSエンコーダと、スクランブル方法を示す識別情報を前記ダミーデータと同じ位置に有し且つ情報部とパリティ部の各符号長が前記第1リードソロモン符号と等しい複数種類のスクランブル用リードソロモン符号を各々前記第1リードソロモン符号に加算して複数種類の第2リードソロモン符号を生成する加算器と、前記複数種類の第2リードソロモン符号の中で所望 The invention of claim 30 is a digital modulator for converting to input data stream into a bit stream, multiplexing the predetermined data element in position in the block to be cut out from the data stream in order as dummy data Te and multiplexer for generating a multiplex block, the RS encoder for generating a first Reed-Solomon code to Reed Solomon encoding the multiplex block as an information unit, the identification information indicating the scramble method in the same position as the dummy data a second Reed-Solomon code of a plurality of types and each code length of the information part and parity part is added each said first Reed-Solomon code to scrambling Reed-Solomon codes of a plurality of types is equal to the first Reed-Solomon code has and generate adder desired among the plurality of types of second Reed-Solomon code 特性を有する第2リードソロモン符号を選択して出力する選択器と、を有するディジタル変調器である。 A second selector for selected Reed-Solomon code output having a characteristic, a digital modulator having.

【0044】請求項31の発明は、請求項30に於いて、前記選択器は、ビットストリームに変調後の直流成分が最小の第2リードソロモン符号を選択して出力する、ディジタル変調器である。 The invention of claim 31 is, in the claim 30, wherein the selector is the DC component of the modulated selects and outputs the minimum second Reed-Solomon code in the bit stream, is a digital modulator . 請求項32の発明は、請求項30に於いて、前記加算器は、スクランブル用リードソロモン符号内の情報部のパターンに応じて定まるパリティ部用のパターンを出力するメモリを有する、ディジタル変調器である。 The invention of claim 32, in the claim 30, wherein the adder includes a memory for outputting a pattern for the parity part determined in accordance with the pattern information of the scrambling in the Reed-Solomon code, a digital modulator is there.

【0045】請求項33の発明は、請求項32に於いて、前記メモリはROMである、ディジタル変調器である。 The invention of claim 33, in the claim 32, wherein the memory is a ROM, a digital modulator. 請求項34の発明は、請求項30に於いて、前記多重器は、前記所定のデータ要素の前半部と後半部を前記ブロック内の所定の2位置にダミーデータとして多重し、前記複数種類のスクランブル用リードソロモン符号は、前記識別情報を構成するデータ要素の前半部と後半部を前記2位置のダミーデータと同じ位置に有する、ディジタル変調器である。 The invention of claim 34 is, in the claim 30, wherein the multiplexer includes a first half and a second half portion of the predetermined data element by multiplexing the dummy data in a predetermined second position in the block, the plurality of types scrambling Reed-Solomon code has a first half and a second half portion of the data elements constituting the identification information in the same position as the dummy data of the two positions, a digital modulator.

【0046】請求項35の発明は、データストリームを入力してビットストリームに変換するディジタル変調方法であって、データストリームから順に切り出されるブロック内の所定位置に所定のデータ要素をダミーデータとして多重して多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、スクランブル方法を示す識別情報を前記ダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数種類のスクランブル用リードソロモン符号を各々前記第1リードソロモン符号に加算して複数種類の第2リードソロモン符号を生成し、前記複数種類の第2リードソロモン符号の中で所望の特性を有する第2リードソロモン符号を選択して出力する The invention of claim 35 is a digital modulation method for converting by inputting a data stream into a bit stream, multiplexing the predetermined data element in position in the block to be cut out from the data stream in order as dummy data Te generates a multiplex block, the multiplex block to generate a first Reed-Solomon code and Reed Solomon encoding as the information unit, and the second has an identification information indicating a scrambling method in a position corresponding to the dummy data 1 by adding the Reed-Solomon code and scrambling Reed-Solomon codes of a plurality of types are equal code length respectively to said first Reed-Solomon code to generate a second Reed-Solomon code of a plurality of types, the plurality of types of second Reed-Solomon code second select Reed-Solomon codes to output with desired properties in ディジタル変調方法である。 A digital modulation method. 請求項36の発明は、請求項35に於いて、前記第2リードソロモン符号の選択に用いられる所望の特性は、ビットストリームに変調後の直流成分が最小の特性である、ディジタル変調方法である。 The invention of claim 36 is, in the claim 35, the desired properties for use in selection of the second Reed-Solomon code, a DC component of the modulated bit stream is the minimum of the characteristic, is a digital modulation method .

【0047】請求項37の発明は、ビットストリームから切り出されて復号されたリードソロモン符号を復調するディジタル復調器であって、リードソロモン符号を誤り訂正するRSデコーダと、前記RSデコーダから出力されるリードソロモン符号内の所定位置の識別情報に基づいて当該リードソロモン符号への変換に用いられたスクランブル用リードソロモン符号を検出する検出器と、 The invention of claim 37 is a digital demodulator for demodulating the Reed-Solomon codes are decoded cut from the bit stream, and output the Reed-Solomon code and an RS decoder for correcting errors, from the RS decoder a detector for detecting the scrambling Reed-Solomon code used in the conversion to the Reed-Solomon code based on the identification information of a predetermined position within the Reed-Solomon code,
前記RSデコーダから出力されるリードソロモン符号に前記検出器で検出されたスクランブル用リードソロモン符号を加算して出力する加算器とを有するディジタル復調器である。 A digital demodulator and an adder for outputting the detector by adding the detected Reed-Solomon code for scrambling to the Reed-Solomon code output from the RS decoder.

【0048】請求項38の発明は、ビットストリームから切り出されて復号されたリードソロモン符号を復調するディジタル復調方法であって、リードソロモン符号を誤り訂正し、誤り訂正後のリードソロモン符号の所定位置の識別情報に基づいて当該リードソロモン符号への変換に用いられたスクランブル用リードソロモン符号を検出し、誤り訂正後のリードソロモン符号に前記検出したスクランブル用リードソロモン符号を加算して元のデータに復調する、ディジタル復調方法である。 The invention of claim 38 provides a digital demodulation method for demodulating a Reed-Solomon codes are decoded cut from the bit stream, the Reed-Solomon code error correction, a predetermined position of the Reed-Solomon code after the error correction of the basis of the identification information to detect the scrambling Reed-Solomon code used in the conversion to the Reed-Solomon code, the original data by adding the scrambling Reed-Solomon code that is the detected Reed-Solomon code after the error correction demodulating a digital demodulation method.

【0049】2. [0049] 2. ガロア体とリードソロモン符号. Galois field and Reed-Solomon code. 本発明で利用されるガロア体とリードソロモン符号について簡単に述べる。 Briefly Galois field and Reed-Solomon code that is utilized in the present invention. ガロア体GF(2 t )上では2 t種類の数字(元)に対して四則演算が可能である。 On Galois field GF (2 t) are possible arithmetic operations on 2 t kinds of numbers (source). ガロア体GF(2 t )上の加算/減算はベクトル表現でのmo Addition / subtraction on the Galois field GF (2 t) is mo in vector representation
d2の演算となり、加算と減算の結果は同じとなる。 Becomes calculation of d2, the result of addition and subtraction are the same.

【0050】RS(リードソロモン)符号では符号語がガロア体の元で構成されており、ガロア体のtビットの元に1符号語が対応付けられている。 [0050] In the RS (Reed-Solomon) code codeword is constituted by Galois field, 1 code word to the original t-bit Galois field is associated. 換言すれば、tビットを1バイトとしてデータが扱われ、各1バイトのデータはGF(2 t )上のガロア体の元として表現される。 In other words, the data is treated the t bits as 1 byte, data of each byte is represented as element of the Galois field on GF (2 t).

【0051】RS符号の多項式表現である符号多項式W [0051] is a polynomial representation of the RS code code polynomial W
(x)は、情報多項式I(x)を2sバイトシフトしてI(x)x 2sとし、該I(x)x 2sを生成多項式G (X) is the I (x) x 2s information polynomial I (x) is then 2s byte shift, the I (x) x 2s generator polynomial G
(x)で除算して剰余多項式P(x)を求め、該求めた剰余多項式P(x)を、上記2sバイトシフト後の情報多項式I(x)x 2sの後ろに接続して得られる。 Divided by (x) determine the remainder polynomial P (x) and, the obtained remainder polynomial P (x), obtained by connecting the back of the information polynomial I (x) x 2s after the 2s byte shift. 即ち、 In other words,

【数1】I(x)x 2s modG(x)=P(x) として剰余多項式P(x)を求め、このP(x)を用いて、 Obtains a remainder polynomial P (x) as Equation 1] I (x) x 2s modG ( x) = P (x), using the P (x),

【数2】W(x)=I(x)x 2s +P(x) として表現される。 [Number 2] W (x) = is expressed as I (x) x 2s + P (x). ここで、AmodBは、AをBで除算したときの剰余である。 Here, AmodB are remainder from the division of A by B.

【0052】受信されるRS符号の多項式表現である受信多項式R(x)は、 [0052] receiving polynomial is a polynomial representation of the RS code to be received R (x) is

【数3】 R(x)=W(x)+E(x) =I(x)x 2s +P(x)+E(x) として表現される。 Equation 3] is expressed as R (x) = W (x ) + E (x) = I (x) x 2s + P (x) + E (x). ここで、E(x)は、発生したエラーを表現するエラー多項式である。 Here, E (x) is an error polynomial representing the error that occurred.

【0053】エラーが発生したか否かを調べるシンドローム多項式S(x)は、受信多項式R(x)を生成多項式G(x)で除算して得られる。 [0053] syndrome polynomial determine whether an error has occurred S (x) is obtained by dividing the received polynomial R (x) of the generator polynomial G (x). 即ち、図3の最上段に示すように、 That is, as shown in the top row of FIG. 3,

【数4】 S(x)=R(x)modG(x) ={W(x)+E(x)}modG(x) =E(x)modG(x) として表現される。 Equation 4] is expressed as S (x) = R (x) modG (x) = {W (x) + E (x)} modG (x) = E (x) modG (x). この〔数4〕から明らかなように、 As is clear from the [equation 4],
エラーが発生した場合には、シンドローム多項式S If an error occurs, the syndrome polynomial S
(x)は生成多項式G(x)で割り切れなくなる。 (X) is not divisible by the generator polynomial G (x). これにより、誤り訂正が可能となる。 As a result, it is possible to error correction. 但し、誤りがsバイト以下であることを条件とする。 However, with the proviso that the error is less than or equal to s bytes. なお、〔数4〕は、符号多項式W(x)が生成多項式G(x)で割り切れることを利用している。 Incidentally, [Equation 4] is based on the fact that the code polynomial W (x) is divisible by the generator polynomial G (x).

【0054】3. [0054] 3. 本発明の原理. The principles of the present invention. 本発明では、データ系列から順に切り出されるブロック(=所定ビット数のデータ語(データ要素))から得られる符号多項式W(x)に、複数種類のスクランブル用符号多項式Y1(x),Y2(x),,Yj(x)を各々図1 In the present invention, a block cut from the data series in the order (= a predetermined number of bits of the data word (data elements)) in the obtained from the code polynomial W (x), plural kinds of scrambling code polynomial Y1 (x), Y2 (x ) ,, respectively, of FIG 1 the Yj (x)
(但し、図1ではこれらを代表してY(x)として示す)に示すように加算して複数種類の符号多項式W”1 (However, Y (x) shown as a representative of these in Figure 1) a plurality of types of code polynomial W are added as shown in "1
(x),W”2(x),,W”j(x)を生成し(但し、図1ではこれらを代表してW”(x)として示す)、この複数種類の符号多項式W”1(x),W”2(x),,W” (X), W produces a "2 (x) ,, W" j (x) (where, in FIG. 1 on behalf of these "shown as (x), the plurality of types of code polynomial W W)" 1 (x), W "2 (x) ,, W"
j(x)の中から、所望の特性の符号多項式を抽出している。 From the j (x), it is extracted code polynomial of desired properties. 例えば、記録符号の直流成分が最小となる符号多項式W”(x)を抽出している。この抽出された符号多項式W”(x)に対して、必要に応じてRLL変調やNR For example, the DC component of the recording code is "are extracted (x). The extracted code polynomial W" smallest code polynomial W to (x), RLL modulated and optionally NR
ZI変調が施されて記録用に設定される。 ZI modulation is set in the recording is given.

【0055】また、本発明では、元の符号多項式W [0055] In the present invention, the original code polynomial W
(x)の受信多項式R(x)とシンドローム多項式S Receiving polynomial of (x) R (x) and syndrome polynomial S
(x)に関する上述の議論が、上述のスクランブルにより生成された複数種類の符号多項式W”1(x),W”2 Above discussion regarding (x) is a plurality of types of code polynomial W generated by scrambling the above "1 (x), W" 2
(x),,W”j(x)の中から抽出された符号多項式であるW”i(x)の受信多項式R”i(x)とシンドローム多項式S”i(x)に関しても(ここで、iは抽出されたものを示す)同様に成り立つこと、即ち、図3の最下段の数式、 (X) ,, W regard "j is a code polynomial extracted from the (x) W" received polynomial R of i (x) "i (x) and syndrome polynomial S" i (x) (where , i is shown an extract) Similarly holds it, i.e., the bottom of formula 3,

【数5】 S”(x)=R”(x)modG(x) ={W”(x)+E(x)}modG(x) =E(x)modG(x) が、W”i(x)の受信多項式R”i(x)とシンドローム多項式S”i(x)に関して成り立つことを利用して、再生信号から元のデータ系列を復号するデコーダ側で受信多項式R”i(x)を誤り訂正して、符号多項式W”i Equation 5] S "(x) = R" (x) modG (x) = {W "(x) + E (x)} modG (x) = E (x) modG (x) is, W" i ( by utilizing the fact that the hold on the received polynomial R "i (x) and syndrome polynomial S" of x) i (x), received on the decoder side for decoding the original data sequence from the reproduction signal polynomial R "i (x) is and error correction, code polynomial W "i
(x)を得ている。 To obtain a (x). なお、図2は、W”(x)、E It should be noted that FIG. 2, W "(x), E
(x)、及びR”(x)の関係を示す。 (X), and shows the relationship between the R "(x).

【0056】また、本発明では、再生信号から元のデータ系列を復号するデコーダ側に於いて、誤り訂正後の符号多項式W”i(x)に対して当該符号多項式W”i(x) [0056] In the present invention, at the decoder side for decoding the original data sequence from the reproduced signal, i "the code polynomial W to i (x)" after the error correction code polynomial W (x)
の生成に用いたスクランブル用符号多項式Yi(x)を加算することで、元の符号多項式W(x)を得ている。 By adding the scrambling code polynomial Yi (x) used to generate the has gained original code polynomial W (x).

【0057】また、本発明では、再生信号から元のデータ系列を復号するデコーダ側に於いて上記の如くスクランブル用符号多項式Yi(x)を加算する必要上、該スクランブル用符号多項式Yi(x)の識別情報を、誤り訂正後の符号多項式W”i(x)から検出している。換言すれば、符号多項式W”i(x)には、上記識別情報が付加されている。 [0057] In the present invention, the need for adding the scrambling code polynomial Yi (x) as described above at the decoder side for decoding the original data sequence from the reproduced signal, the scrambling code polynomial Yi (x) the identity, "when detected and that. in other words the i (x), the code polynomial W 'after the error correction code polynomial W in the i (x), the identification information is added. 具体的には、元の符号多項式W(x)内に付加されているダミーデータと同一の位置にある符号多項式W”i(x)中のデータを、識別情報として検出している。詳細については後述する。 Specifically, the data of the code polynomial W "in i (x) in the same position as the dummy data added to the original code polynomial W (x), is detected as identification information. For more information It will be described later.

【0058】 [0058]

【発明の実施の形態】 1. DETAILED DESCRIPTION OF THE INVENTION 1. 回路構成. Circuit configuration. 図5は実施の形態の変調回路のブロック図、図6は図5 Figure 5 is a block diagram of the modulation circuit of the embodiment, FIG. 6 5
内のj種類EX−OR器20付近の詳細を示すブロック図である。 Is a block diagram illustrating a j type EX-OR 20 near the details of the inner. また、図4は、図5内のダミーデータ多重器11 Further, FIG. 4, the dummy data multiplexer 11 in FIG. 5
の入出力信号(a)(b)、RSエンコーダ13の入出力信号(b)(c)、第1EX−OR器21の出力信号(d)のデータ構成を示す。 Input and output signals of (a) (b), shows a data structure of input and output signals of the RS encoder 13 (b) (c), the output signal of the 1EX-OR circuit 21 (d).

【0059】図示の変調回路は、記録信号の直流成分が最小となる符号多項式W"(x)を抽出して変調する回路である。即ち、入力端子10から入力されるデータ系列内の各ブロック(図4の最上段参照)の先頭に図4の2段目に示すようにガロア体GF(2 t )の所定の元(例: [0059] The illustrated modulation circuit is a circuit to which a DC component is modulated by extracting code polynomial W "(x) to be the minimum recording signal. That is, each block in the data sequence input from the input terminal 10 predetermined original (example of the Galois field as shown in the second stage of FIG. 4 to the top of the (top see Figure 4) GF (2 t):
ガロア体GF(2 8 )の0元“00000000”)をダミーデータとして多重する多重器11と、ダミーデータ多重後の多重化ブロックを情報部としてリードソロモン符号化して図4の3段目に示すリードソロモン符号(第1リードソロモン符号)を生成するRSエンコーダ13 A multiplexer 11 for multiplexing Galois field GF (2 8) 0 yuan "00000000") as the dummy data, shown in the third row in FIG. 4 to Reed Solomon encoding multiplexing block after the dummy data multiplexer as an information unit RS encoder 13 which generates a Reed Solomon code (first Reed-Solomon code)
と、RSエンコーダ13の出力である第1リードソロモン符号に複数種類(j種類)のスクランブル用リードソロモン符号を加算して図4の4段目(d) に示すj種類の第2リードソロモン符号を生成するj種類EX−OR器20 When the first Reed-Solomon code to a plurality of types (j types) j types shown in the fourth stage (d) of the scrambling Reed-Solomon codes by adding 4 of the second Reed-Solomon code which is the output of the RS encoder 13 generating a j type EX-OR 20
(j種類変換用データ生成器25と第1EX−OR器21を含む)と、j種類の第2リードソロモン符号の中からD And (j types and conversion data generator 25 includes a first 1EX-OR circuit 21), D among j types of second Reed-Solomon code
SV(Digital Sum Value)の絶対値が最小となる第2リードソロモン符号を選択するj種類DSV演算器・比較器23と、選択された第2リードソロモン符号を与えるスクランブル用リードソロモン符号を出力する前記j種類EX−OR器20内のj種類変換用データ生成器25と、前記RSエンコーダ13の出力である第1リードソロモン符号を記憶するメモリ15と、該メモリ15から読み出される第1リードソロモン符号と前記j種類変換用データ生成器25から出力されるスクランブル用リードソロモン符号を加算してDSVの絶対値が最小の第2リードソロモン符号を出力する第2EX−OR器31と、第2EX−OR And j type DSV calculator-comparator 23 the absolute value of the SV (Digital Sum Value) to select the second Reed-Solomon code having the minimum, and outputs the scrambling Reed-Solomon code to provide a second Reed-Solomon codes selected and j type conversion data generator 25 in the j type EX-OR unit 20, a memory 15 for storing a first Reed-Solomon code which is the output of the RS encoder 13, a first Reed-Solomon read out from the memory 15 and the 2EX-OR 31 in which the absolute value of the DSV by adding the scrambling Reed-Solomon code output code from the j type conversion data generator 25 outputs minimum second Reed-Solomon code, the 2EX- OR
器31の出力をRLL変調するRLLエンコーダ33と、R The output of the vessel 31 and the RLL encoder 33 for RLL modulation, R
LLエンコーダ33の出力をNRZI変調するNRZI変調器35と、NRZI変調器35の出力を外部へ出力する出力端子40と、を有する。 Having a NRZI modulator 35 for NRZI modulating the output of LL encoder 33, an output terminal 40 for outputting the output of the NRZI modulator 35 to the outside.

【0060】ダミーデータ多重器11は、入力端子10から入力されるデータ系列(データストリーム)から順に切り出される所定ビット数のブロック(図4の最上段参照)の先頭に、図4の2段目に示すように、ガロア体G [0060] dummy data multiplexer 11, the beginning of a predetermined number of bits of the block to be cut out from the data sequence input from the input terminal 10 (data stream) first (uppermost see FIG. 4), the second stage of FIG. 4 as shown in, Galois field G
F(2 t )の所定の元(例:ガロア体GF(2 8 )の0 Predetermined original (example F (2 t): 0 of Galois field GF (2 8)
元“00000000”)をダミーデータとして多重する。 Multiplexing the original "00000000") as the dummy data. ダミーデータ多重後のブロックを、本明細書では多重化ブロックという。 The block after the dummy data multiplexing, that multiplex block in the present specification.

【0061】RSエンコーダ13は、多重化ブロックを情報部としてリードソロモン符号化して、図4の3段目に示すリードソロモン符号(以下「第1リードソロモン符号」という)を生成する。 [0061] RS encoder 13, and Reed Solomon encoding multiplex block as an information unit, generates a Reed-Solomon code shown in the third row in FIG. 4 (hereinafter referred to as "first Reed-Solomon code").

【0062】j種類EX−OR器20は、第1リードソロモン符号に、複数種類(j種類)のスクランブル用リードソロモン符号を加算して、図4の4段目(d)に示す複数種類(j種類)のリードソロモン符号(以下「第2 [0062] j type EX-OR circuit 20, the first Reed-Solomon code, adds the scrambling Reed-Solomon codes of a plurality of types (j types), a plurality of types shown in the fourth row in FIG. 4 (d) ( Reed-Solomon code of the j-type) (hereinafter referred to as "the second
リードソロモン符号」という)を生成する。 It generates a read that Solomon code "). つまり、j In other words, j
種類変換用データ生成器25から複数種類(j種類)のスクランブル用リードソロモン符号を第1EX−OR器21 Type plural kinds of conversion data generator 25 (j types) scrambling Reed-Solomon codes first 1EX-OR circuit 21 of
へ順に出力して該第1EX−OR器21にて第1リードソロモン符号に加算することで、複数種類(j種類)の第2リードソロモン符号を生成する。 To be output in order by adding the first Reed-Solomon code at said 1EX-OR circuit 21 to generate a second Reed-Solomon code of a plurality of types (j types). なお、複数種類(j In addition, a plurality of types (j
種類)のスクランブル用リードソロモン符号は、前述のY1(x),Y2(x),,,Yj(x)に対応する。 Scrambling Reed-Solomon code type) corresponds to the above-mentioned Y1 (x), Y2 (x) ,,, Yj (x). また、 Also,
複数種類(j種類)の第2リードソロモン符号は、前述のW”1(x),W”2(x),,,W”j(x)に対応する。 The second Reed-Solomon codes of a plurality of types (j types) correspond to the above-mentioned W "1 (x), W" 2 (x) ,,, W "j (x).

【0063】j種類DSV演算器・比較器23は、複数種類(j種類)の第2リードソロモン符号の中から、DS [0063] j types DSV calculator-comparator 23, from the second Reed-Solomon code of a plurality of types (j types), DS
V(Digital Sum Value)の絶対値が最小となる第2リードソロモン符号を抽出する。 The absolute value of V (Digital Sum Value) to extract a second Reed-Solomon code having the minimum. 即ち、記録信号の直流成分や低周波成分が最小となる第2リードソロモン符号を抽出する。 That is, extracts a second Reed-Solomon code the DC component and low frequency component of the recording signal is minimized. また、その第2リードソロモン符号の生成に用いたスクランブル用リードソロモン符号を示す情報をj Further, information indicating a scrambling Reed-Solomon code used for generating the second Reed-Solomon code j
種類変換用データ生成器25へ出力する。 And outputs to the type conversion data generator 25. DSVの絶対値が最小の第2リードソロモン符号は前述のW”i(x)に対応する。以下、これを、最小第2リードソロモン符号という。なお、本実施例は、所望の第2リードソロモン符号として、ビットストリームに変調後の直流成分が最小の第2リードソロモン符号を選択する構成であるため、j種類DSV演算器・比較器23を設けているが、所望の第2リードソロモン符号を選択する際の特性として他の特性を採用するのであれば、該他の特性に対応する回路要素を、j種類DSV演算器・比較器23に代えて設ければよい。 The second Reed-Solomon code the absolute value of the minimum of the DSV corresponds to the above-described W "i (x). Hereinafter, this is referred to as the minimum second Reed-Solomon code. Note that this embodiment, the desired second lead as Solomon code, for the DC component after modulation is configured to select a minimum of second Reed-Solomon code in the bit stream, it is provided with the j types DSV calculator-comparator 23, the desired second Reed-Solomon code if to adopt other characteristics as characteristics when selecting a circuit element corresponding to said other properties, it may be provided instead of j types DSV calculator-comparator 23.

【0064】j種類変換用データ生成器25は、上述のように複数種類(j種類)のスクランブル用リードソロモン符号を第1EX−OR器21へ順に出力するとともに、 [0064] j type conversion data generator 25 outputs the scrambling Reed-Solomon codes of a plurality of types (j types) in order to first 1EX-OR circuit 21 as described above,
j種類DSV演算器・比較器23から入力される情報(第1リードソロモン符号から最小第2リードソロモン符号を生成する際に用いたスクランブル用リードソロモン符号を示す情報)により特定されるスクランブル用リードソロモン符号を、第2EX−OR器31へ出力する。 j Type DSV calculator-comparator 23 information inputted from the scramble lead specified by (first information indicating a scrambling Reed-Solomon code used in generating the minimum second Reed-Solomon code from the Reed-Solomon code) Solomon code and outputs the first 2EX-OR 31. この最小第2リードソロモン符号の生成に用いたスクランブル用リードソロモン符号は、前述のYi(x)に対応する。 The minimum second Reed-Solomon scrambling Reed-Solomon code used to generate the code corresponds to the aforementioned Yi (x).

【0065】メモリ15は、RSエンコーダ13から入力される第1リードソロモン符号を記憶する。 [0065] Memory 15 stores the first Reed-Solomon code input from the RS encoder 13.

【0066】第2EX−OR器31は、第1リードソロモン符号と、最小第2リードソロモン符号の生成に用いたスクランブル用リードソロモン符号を加算して、RLL [0066] The 2EX-OR unit 31 adds the first Reed-Solomon code, a scrambling Reed-Solomon code used to generate the minimum second Reed-Solomon code RLL
エンコーダ33へ出力する。 And outputs it to the encoder 33. 即ち、最小第2リードソロモン符号をRLLエンコーダ33へ出力する。 That is, outputs the minimum second Reed-Solomon code to RLL encoder 33.

【0067】RLLエンコーダ33は、第2EX−OR器 [0067] RLL encoder 33, first 2EX-OR circuit
31の出力である最小第2リードソロモン符号をRLL変調して、NRZI変調器35へ出力する。 The minimum second Reed-Solomon code which is the output of 31 and RLL modulation, and outputs the NRZI modulator 35.

【0068】NRZI変調器35は、RLLエンコーダ33 [0068] NRZI modulator 35, RLL encoder 33
の出力をNRZI変調して、出力端子40を介して、外部へ出力する。 Outputting NRZI modulating a, through the output terminal 40, and outputs to the outside.

【0069】次に、所定の8ビットのデータ要素“00 Next, given the 8-bit data element "00
000000”を構成する2組の4ビットのデータ要素“0000”“0000”を、データストリームから切り出したブロック内の所定の2位置(この例では先頭と中央)に多重する場合を、上記回路と図7〜図9を参照して説明する。 000000 "2 sets of 4-bit data elements constituting the" 0000 "" 0000 ", a case of multiplexing the (top and center in this example) two predetermined positions in the block cut out from the data stream, and the circuit Referring to FIGS explaining.

【0070】まず、多重器11では、所定の8ビットのデータ要素“00000000”を構成する2組の4ビットのデータ要素“0000”“0000”が、データストリーム(データ系列)から切り出された(k−1)バイトのブロックの先頭と、1ブロックに4ビットデータを2個即ち合計1バイト分付加したデータ長であるkバイトを情報部とするuバイトのリードソロモン符号の符号長後半部の先頭に相当するブロック内の位置(ブロック内最終から(k−(u−1)/2)バイトの位置) [0070] First, the multiplexer 11, two sets of 4-bit data elements constituting the data element "00000000" of a given 8-bit "0000" "0000", was cut from a data stream (data sequence) ( k-1) of the block of bytes beginning and one block to the 4-bit data of two words sum 1 k bytes is byte additional data length of u bytes Reed-Solomon code to an information unit code length the second half of the location in the block corresponding to the head (from the block in the final (k- (u-1) / 2) byte position)
に、各々ダミーデータとして多重される(図7の最上段参照)。 To be multiplexed as each dummy data (uppermost see Figure 7). なお、この多重化ブロックのデータ長はkバイトである。 The data length of the multiplex block is k bytes.

【0071】次に、RSエンコーダ13で、上記多重化ブロックを情報部としてuバイトの第1リードソロモン符号が生成される(図7の中段参照)。 Next, the RS encoder 13, the first Reed-Solomon code u bytes the multiplex block as an information unit is generated (middle see Figure 7). 即ち、(u−k) In other words, (u-k)
バイトのパリティ符号が付加される。 Byte parity code is added. 以下、第1リードソロモン符号の前半部分を第1データ項目、後半部分を第2データ項目という(図7の最下段参照)。 Hereinafter, the first half of the first Reed-Solomon code first data item, that the second half of the second data item (the bottom see Figure 7).

【0072】第1データ項目をメモリ15に記憶している間に、該第1データ項目が下記のようにスクランブルされる。 [0072] The first data item while stored in the memory 15, the first data item is scrambled as follows.

【0073】まず、j種類変換用データ情報部生成器25 [0073] First, j type conversion data information unit generator 25
3 から、図8上段に示す16種類の4ビットデータが、 3, the 16 kinds of 4-bit data shown in the upper part of FIG. 8,
u回繰り返して、第1セレクタ257 を介して第1EX− Repeat u times, first through the first selector 257 1EX-
OR器21へ送られる。 Sent to the OR circuit 21. 即ち、16種類の(u/2)バイト分のデータが第1EX−OR器21へ送られる。 That is, 16 kinds of (u / 2) bytes of data is sent to the first 1EX-OR 21.

【0074】第1EX−OR器21では、1ビット毎のE [0074] In a 1EX-OR 21, for each 1-bit E
X−OR処理が行われる。 X-OR processing is performed. これにより、図7の下段に示す第1データ項目に関して、16種類の第1データ項目(第2リードソロモン符号の前半部分)が生成される。 Thus, with respect to the first data item shown in the lower part of FIG. 7, 16 types of first data items (the first half of the second Reed-Solomon code) is generated.
このとき、16種類の第1データ項目それぞれの先頭4 In this case, 16 types first data item for each head 4
ビットは、前述のようにダミーデータが“0000”であるため、そのままで識別情報となる。 Bits are the dummy data is "0000", as described above, the left undisturbed by the identification information.

【0075】上記のように生成された16種類の第1データ項目(第2リードソロモン符号の前半部分)は、j [0075] Generated 16 types of first data items (the first half of the second Reed-Solomon code) as described above, j
種類DSV演算器・比較器23へ送られて、その中からD Sent to the kinds DSV calculator-comparator 23, D from the
SVの絶対値が最小の第1データ項目(最小第2リードソロモン符号の前半部分)が求められる。 The first data item minimum absolute value of the SV (minimum second half portion of the Reed-Solomon code) is determined. 即ち、記録信号の直流成分や低周波成分が最小となる第1データ項目(最小第2リードソロモン符号の前半部分)が求められる。 In other words, the first data item DC component and low frequency component of the recording signal is minimum (minimum first half of the second Reed-Solomon code) is determined. また、該データ項目の生成に用いたスクランブルパターンが、変換用データ記憶器251 に記憶される。 Further, the scramble pattern used for the production of said data item is stored in the conversion data storage unit 251.

【0076】続いて第2データ項目がスクランブルされる。 [0076] followed by a second data item is scrambled. 同時に、メモリ15に記憶されている第1データ項目を、変換用データ記憶器251 に記憶されているスクランブルパターンを用いて、第2EX−OR器31で変換する処理が行われる。 At the same time, the first data item stored in the memory 15, using the scrambling pattern stored in the conversion data storage unit 251, processing is performed to convert the 2EX-OR 31. 即ち、メモリ15に記憶されている第1 That is, the stored in the memory 15 1
データ項目を読み出して第2EX−OR器31へ送るとともに、変換用データ記憶器251 に記憶されているスクランブルパターンをu回繰り返して第2EX−OR器31へ送り、第2EX−OR器31にて加算する(EX−OR) And it sends reading data items to the 2EX-OR 31, a scramble pattern stored in the conversion data storage unit 251 sends to the 2EX-OR 31 is repeated u times, at first 2EX-OR 31 adding (EX-OR)
処理が行われる。 Processing is carried out. これにより、第2リードソロモン符号の前半部分が生成される。 Thus, the first half of the second Reed-Solomon code is generated. この前半部分は、図9では“****”で示されている。 The first part is shown in Fig. 9 by "****".

【0077】一方、j種類変換用データ情報部生成器25 [0077] On the other hand, j type conversion data information unit generator 25
3 からは、図8下段に示す16種類の4ビットデータが、(2k−u)回繰り返して、第1セレクタ257 を介して第1EX−OR器21へ送られた後、続いて、j種類変換用データパリティ部生成器255 から、図9内に示すパリティ部(0) 〜(15)の16種類のデータが第1セレクタ257 を介して第1EX−OR器21へ送られる。 From 3, 16 types of 4-bit data shown in the lower part of FIG. 8 is repeated (2k-u) times, then sent via the first selector 257 to the first 1EX-OR 21, subsequently, j type from the conversion data parity part generator 255, 16 types of data of the parity part illustrated in FIG. 9 (0) - (15) is sent via the first selector 257 to the first 1EX-OR 21. これにより、第2データ項目に関するスクランブルが行われる。 Thereby, the scrambling is performed for the second data item.

【0078】パリティ部(0) 〜(15)のデータは、図9に示すように生成される。 Data [0078] parity part (0) - (15) is shaped as shown in FIG. 即ち、第1データ項目に関するDSVの絶対値を最小とするスクランブルパターン“* That is, the scrambling pattern which minimizes the absolute value of the DSV for the first data item "*
***”を前半に有し、後半の情報語部分(4ビットの(2k−u)回分)に図8の下段に示す16種類のスクランブルパターンを配してなる16種類のブロックについて、リードソロモン符号化を行うことにより生成される。ここで、上記スクランブルパターン“****” *** "The a in the first half, the second half of the information word part (4 bits (2k-u) times) the 16 types formed by arranging 16 types of scramble pattern shown in the lower part of FIG. 8 blocks, lead It is generated by performing Solomon coding. here, the scrambling pattern "****"
は、変換用データ記憶器251 からj種類変換用パリティ生成器255 に与えられる。 It is given from the conversion data storage unit 251 in the j type conversion parity generator 255. なお、j種類変換用データパリティ部生成器255を、第1データ項目用のスクランブルパターン「****」と第2データ項目内の情報部用のスクランブルパターン「0000」〜「1111」の組み合わせに応じて、パリティ(0)〜パリティ(1 Incidentally, the combination of the j type conversion data parity part generator 255, a scramble pattern "0000" - the information portion of the scrambling pattern for the first data item "****" in the second data item "1111" depending on the parity (0) to parity (1
5)というパリティ部用の16種類のデータ項目を出力するROM等で構成してもよい。 5) may be constituted by a ROM or the like for outputting the 16 types of data items for the parity part of.

【0079】こうして生成された第2データ項目についても、第1データ項目の場合と略同様に、DSVの絶対値を最小とするスクランブルパターンが求められて変換用データ記憶器251 に記憶される。 [0079] Thus for the second data item that is generated as well, similarly to the case of the first data item, the scrambling pattern which minimizes the absolute value of the DSV is stored in the conversion data storage unit 251 is required. 即ち、記録信号の直流成分や低周波成分を最小とするスクランブルパターンが求められて記憶される。 That is, the scrambling pattern that minimizes the DC components and low frequency components of the recording signal is provided in the storage demanded. なお、第2データ項目の場合は、第2データ項目内の情報部の4(2k−u)ビット用のスクランブルパターン“####”が記憶される。 In the case of the second data item, the information unit in the second data item 4 (2k-u) scramble pattern "####" of the bit is stored.

【0080】次に、次ブロックの第1データ項目が前記と同様にスクランブルされている時に、上記スクランブルパターン“####”が、(2k−u)回、変換用データ記憶器251 から第2セレクタ259 を介して第2EX Next, when the first data item of the next block is scrambled in the same manner as described above, the scrambling pattern "####" is, (2k-u) times, first from the conversion data storage unit 251 the first through the second selector 259 2EX
−OR器31へ送られて、メモリ15から読み出される第1 It is sent to -OR 31, first to be read from the memory 15
リードソロモン符号の第2データ項目内の情報部と加算される。 It is added to the information part in the second data item of the Reed-Solomon code. 続いて第1データ項目用のスクランブルパターン“****”と第2データ項目用のスクランブルパターン“####”がj種類変換用データパリティ部生成器255 へ送られ、これにより、それら(****,## Then the scrambling pattern for the first data item "****" and scramble pattern "####" for the second data item is sent to the j type conversion data parity part generator 255, thereby, their (****, ##
##)に対応する変換用データパリティ部(パリティ(0)〜パリティ(15)の何れか)のデータ項目がj Conversion data parity part corresponding to ##) data item (Parity (0) either - the parity (15)) is j
種類変換用データパリティ部生成器255 から第2セレクタ259 を介して第2EX−OR器31へ送られて、メモリ Transmitted from the type conversion data parity part generator 255 to the first 2EX-OR unit 31 through the second selector 259, a memory
15から読み出される第1リードソロモン符号の第2データ項目内のパリティ部と加算される。 It is added to the parity part in the first second data item Reed-Solomon code read from the 15. こうして生成された最小第2リードソロモン符号が、RLL変調され、N Minimum second Reed-Solomon code thus generated may be RLL modulation, N
RZI変調される。 Is RZI modulation.

【0081】上記の説明は、所定の8ビットのデータ要素“00000000”を構成する2組の4ビットのデータ要素“0000”“0000”を、ブロック内の所定の2位置(上記の例ではリードソロモン符号内の先頭位置と中央位置)に多重する場合の処理であるが、所定の8ビットのデータ要素“00000000”をブロック内の所定の1位置(例えばリードソロモン符号内の先頭位置)に多重する図12に示す場合や、所定の8ビットのデータ要素“00000000”を構成する4組の2ビットのデータ要素“00”“00”“00”“0 [0081] The above description is a predetermined 8-bit data elements 2 sets of 4-bit data elements constituting the "00000000" "0000" "0000", read at two predetermined positions (the above example in the block is a process in the case of multiplexing the head position and the center position) in the Solomon codes, multiple data elements "00000000" of a given 8-bit to a predetermined first position in the block (e.g., the head position of the Reed-Solomon code) the case shown in FIG. 12 and a predetermined 8-bit data elements "00000000" four sets of 2-bit data elements constituting the "00" "00" "00" "0 to
0”を、ブロック内の所定の4位置(例えば、リードソロモン符号内の先頭位置、1/4位置、1/2位置、3 0 ", a predetermined 4 positions in the block (e.g., the head position of the Reed-Solomon code, 1/4 position, 1/2 position, 3
/4位置)に多重する図14に示す場合も、略同様に処理可能である。 / 4 position) may 14 be multiplexed to a substantially equally processed. また、所定の8ビットのデータ要素“0 The predetermined 8-bit data elements "0
0000000”を“000”“00000”という3 3 of 0000000 "to" 000 "," 00000 "
ビットのデータ要素と5ビットのデータ要素として多重する場合や、“00”“000000”という2ビットのデータ要素と6ビットのデータ要素として多重する場合も、略同様に処理可能である。 Or when multiplexed as data elements and data elements of 5 bits of the bit, "00" "000000 may be multiplexed as data elements and data elements 6 bits of 2 bits of" it is substantially equally processed. また、図示はしないが、ブロック内の所定の8位置に多重する場合も同様に処理可能である。 Although not shown, can be similarly processed even when multiplexing a predetermined position 8 in the block.

【0082】また、RS符号のガロア体の元を構成するビット幅tは、何れの値を用いてもよい。 [0082] The bit width t which constitute the elements of the Galois field of the RS code may use any value. tを変更した場合は、RSエンコーダ13とj種類変換用パリティ部生成器255 の構成が上記の例とは異なる。 If you change the t, structure of RS encoder 13 and j type conversion parity part generator 255 is different from the above example. 換言すれば、R In other words, R
Sエンコーダ13とj種類変換用パリティ部生成器255 S encoder 13 and j type conversion parity part generator 255
は、GF(2 8 )用、GF(2 4 )用、GF(2 2 )用等で回路構成は異なるが、上述の処理方法は変わらない。 Is, GF (2 8) for, GF (2 4) for, GF (2 2) such as a circuit configuration is different in a treatment method described above does not change. また、RLL復号、RS復号、並びにRS符号を用いた逆変換では、ビット同期がとれていることが前提となる。 Moreover, RLL decoding, RS decoding and the inverse transform using the RS code, it is assumed that the bit synchronization is. このため、図中では、SYNCがRS符号の前に付加されて、理解を助けている。 Therefore, in the figure, SYNC is added before the RS code, have helped to understand. なお、ビット同期がとれるのであれば、SYNCの挿入間隔をもっと長くしてもよい。 Incidentally, if the bit synchronization can be established, it may be longer the insertion interval of SYNC.

【0083】図10は、変調回路の変形例を示す。 [0083] Figure 10 shows a modification of the modulation circuit.
〔A〕は図5と同様に構成された例であり、〔B〕はj [A] is an example which is configured similarly to FIG. 5, [B] j
種類の第2リードソロモン符号(W”(x))を、全てメモリ150に記憶するように構成した例である。〔A〕 The type of second Reed-Solomon code (W "(x)), an example in which to store all the memory 150. [A]
ではメモリ15が小容量で足りるという利点がある。 In there is the advantage that the memory 15 is sufficient with a small capacity.
〔B〕では〔A〕の第2EX−OR器31が不要になるという利点がある。 The 2EX-OR 31 in [B] in the [A] has an advantage that it becomes unnecessary.

【0084】上記のようにして変調された符号は、図1 [0084] a manner modulated code as described above, FIG. 1
1に示す復調回路によって復調される。 It is demodulated by the demodulation circuit shown in 1. 即ち、入力端子 In other words, the input terminal
50から入力される再生信号(ビットストリーム)をNR Reproduction signal input from 50 (bit stream) NR
ZI復調するNRZI復調器51、NRZI復調された信号をRLL復調するRLLデコーダ52、RLL復調後のリードソロモン符号をパリティ部を用いて誤り訂正するRSデコーダ53、誤り訂正されてRSデコーダ53から出力されるリードソロモン符号(前述の最小第2リードソロモン符号に対応する)のダミーデータの位置に多重されている情報に基づいて当該リードソロモン符号への変換に用いられたスクランブル用リードソロモン符号を検出する検出器54、誤り訂正されてRSデコーダ53から出力されるリードソロモン符号に検出器54で検出されたスクランブル用リードソロモン符号を加算するEX−OR NRZI demodulator 51, NRZI RS decoder 53 which error correction using the parity portion of the Reed-Solomon code after RLL decoder 52, RLL demodulation that RLL demodulating the demodulated signal to ZI demodulated output from the RS decoder 53 is an error correction is the Reed-Solomon code detecting scrambling Reed-Solomon code used in the conversion to the Reed-Solomon code on the basis of the information multiplexed at the position of the dummy data (corresponding to the minimum second Reed-Solomon code above) detector 54, EX-OR adding the error-corrected by the read scrambled detected by the detector 54 to the Reed-Solomon code output from the RS decoder 53 Solomon codes
器55、EX−OR器55から出力される信号を外部へ出力する出力端子60、を有するディジタル復調回路によって復調される。 Vessel 55, an output terminal 60 for outputting a signal to an external output from the EX-OR unit 55, is demodulated by the digital demodulation circuit with.

【0085】なお、検出器54は、前述の変調回路のスクランブルパターン(例えば図8の16種類のパターン) [0085] Incidentally, the detector 54, (16 types of patterns, for example, FIG. 8) scrambling pattern of the aforementioned modulation circuit
を識別するために必要なデータが、変調回路と共通に内蔵されており、また、前述のダミーデータに関する情報(例えば“0000”である旨)も共通に有しているものとする。 Data necessary to identify the, are incorporated in common with the modulation circuit, also (that is, for example, "0000") information relates to the aforementioned dummy data is also assumed to have in common.

【0086】図15〜図17は、畳み込み処理による効果と本発明のガロア体加算型処理による効果を、ガロア体乗算型処理と比較して示す特性図であり、図18は、 [0086] FIGS. 15 to 17, the effect of the Galois field addition type processing effect as the present invention by the convolution process is a characteristic diagram showing a comparison with the Galois field multiplication type processing, FIG. 18,
RS符号とGF(2 8 )上のガロア体加算(ブロック内1位置多重)型と畳み込み処理(1,2,4,8ビット)の各シンボル誤り率を示す特性図である。 Is a characteristic diagram showing the RS code and GF each symbol error rate (28) Galois addition on (the block 1 located multiplex) type and convolution (1,2,4,8 bits). なお、ガロア体乗算型のシンボル誤り率はガロア体加算型と殆ど同じであるため、図示を省略する。 Since the symbol error rate of the Galois field multiplication type is almost the same as the Galois field addition type, not shown.

【0087】畳み込み処理とは、対象ブロックの先頭に付加した複数種類(j種類)のaビットを符号変換単位として先頭aビットから順番にEX−ORのデータ変換を行ってj種類の変換ブロックを生成し、その中から直流成分が最小の変換ブロックを選択して出力することにより、信号波形列の直流成分を抑圧するとともに、誤りの伝播を防ぐ処理方式である。 [0087] The convolution process, a plurality of types (j types) j types of conversion block performs EX-OR of the data conversion in order from the beginning a bit a bit as a code conversion unit of which is added to the head of the target block produced by DC component from its selects and outputs the minimum transform block, while suppressing the DC component of the signal waveform string, a processing method for preventing the propagation of errors. 畳み込み処理の復調は、 Demodulation of the convolution processing,
再生ブロック先頭のaビットを符号変換単位として先頭aビットから順番にEX−ORのデータ変換(逆変換) EX-OR of the data conversion from the head a bit sequentially as a code conversion unit of a bit of the reproduction block head (inverse transformation)
を実行することで行われる。 It is performed by the execution. なお、畳み込み処理については、本出願人の出願である特願平8−87335号、 Note that the convolution processing, Japanese Patent Application No. Hei 8-87335 is the applicant's application,
特願平8−291171号、特願平8−314306号に記載されている。 Japanese Patent Application No. 8-291171 is described in Japanese Patent Application No. 8-314306.

【0088】ガロア体乗算型処理とは、ガロア体GF [0088] The Galois field multiplication type processing, Galois field GF
(2 t )のダミーデータ(例“11111111”)を先頭に付加した対象ブロックに複数種類(j種類)のガロア体を乗算してj種類の変換データを生成し、その中から直流成分が最小の変換ブロックを選択して出力することにより、信号波形列の直流成分を抑圧し、且つ、誤り訂正を可能とした処理方式である。 Dummy data is multiplied by the Galois field (e.g. "11111111") a plurality of types to the target block which prepends a (j types) generates j types of conversion data, DC component from its minimum (2 t) by selecting and outputting transformation blocks, suppresses the DC component of the signal waveform string, and a processing method which enables an error correction. ガロア体乗算型処理の復調は、再生ブロック先頭のtビットに基づいて乗算したガロア体を識別して、該ガロア体で除算することにより行われる。 Demodulation of the Galois field multiplication type processing is to identify the Galois field obtained by multiplying based on t bits of the reproduction block head is performed by dividing the Galois field. なお、ガロア体乗算型処理については、本出願人の出願である特願平7−262141号、 Note that Galois field multiplication type processing, Japanese Patent Application No. Hei 7-262141 which is the applicant's application,
特願平8−87335号、特願平8−291171号、 Japanese Patent Application No. 8-87335, Japanese Patent Application No. 8-291171,
特願平8−314306号に記載されている。 It is described in Japanese Patent Application No. 8-314306.

【0089】図15〜図17から判るように、所定の8 [0089] As can be seen from FIGS. 15 to 17, predetermined 8
ビットのデータ要素“00000000”を構成する2 2 constituting the data element "00000000" bit
組のビットのデータ要素“0000”“0000”をブロック内の所定の2位置に多重したり、所定の8ビットのデータ要素“00000000”をブロック内の所定の1位置に多重する本発明の処理は、255種類のガロア体乗算型と同等の特性を示し、且つ、その場合の回路構成は、255種類のガロア体乗算型に比較して非常に簡略化できるという効果がある。 Process of the present invention that multiple sets of bit data element "0000" "0000" to or multiplexed in two predetermined positions in the block, the predetermined 8-bit data element "00000000" in a predetermined first position in the block represents the 255 types of Galois field multiplication type equivalent characteristic, the circuit configuration in that case, there is an effect that it greatly simplified as compared with the 255 types of Galois field multiplication type. また、所定の8ビットのデータ要素“00000000”を構成する4組の2 The two four sets of configuring data element "00000000" of a given 8-bit
ビットのデータ要素“00”“00”“00”“00” Data elements of the bit "00" "00" "00" "00"
を、ブロック内の所定の4位置に多重する本発明の処理は、回路構成を更に簡略化できるとともに、特性上も満足できる範囲である。 The process of the present invention to be multiplexed to the predetermined 4 positions in the block, it is possible to further simplify the circuit configuration, a range which can be satisfied on the characteristics. なお、図16,図17は、RS符号としては、GF(2 8 )上の元を用い、符号長80バイトでシミュレーションした結果である。 Incidentally, 16 and 17, the RS code, using the original on GF (2 8), the result of simulation code length 80 bytes. また、図18 In addition, FIG. 18
から判るように、ガロア体加算型のシンボル誤り率の特性は、RS符号の特性に近く、畳み込み処理よりも良好である。 As can be seen from the characteristics of the symbol error rate of the Galois field addition type, close to the characteristics of the RS code is better than the convolution process. 但し、図18は、情報バイト72バイト、パリティバイト8バイトでシミュレーションした結果である。 However, Figure 18 is an information byte 72 bytes, the result of simulation in the parity bytes 8 bytes.

【0090】なお、前記では、第2リードソロモン符号の中でNRZI変調後の特性が所望の特性となる第2リードソロモン符号として、NRZI変調後の直流成分が最小となる第2リードソロモン符号を選択しているが、 [0090] Incidentally, in the, as a second Reed-Solomon code characteristics after NRZI modulation in the second Reed-Solomon code has a desired characteristic, the second Reed-Solomon code the DC component of the NRZI-modulation is minimum but it is selected,
これに代えて、例えば、RLL符号として(d,∞)R Alternatively, for example, as a RLL code (d, ∞) R
LL符号を用い、変調後の最大反転間隔kが最小となる第2リードソロモン符号を選択するように構成することもできる。 Using LL codes may be the maximum inversion interval k after modulation is configured to select the second Reed-Solomon code having the minimum. その場合には、正確なクロックを抽出し易くなるという効果がある。 In that case, there is an effect that it becomes easier to extract an accurate clock. また、パラメータkとパラメータDSVに、或る重み付け加算をして新しいパラメータを生成し、そのパラメータが最小となる第2リードソロモン符号を選択する構成も考えられる。 Further, the parameter k and the parameter DSV, to a certain weighted addition to generate a new parameter, configuration is also conceivable to select the second Reed-Solomon code that parameter is minimized. その場合には、 In that case,
正確なクロックを抽出しつつ、変調データの直流成分を抑圧できる効果がある。 While extracting an accurate clock, there is an effect that can suppress the DC component of the modulated data.

【0091】 [0091]

【発明の効果】本発明では、データ系列から順に切り出すブロック内の任意の位置にダミーデータを多重して多重化ブロックを生成し、この多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるスクランブル方法を示すデータ要素を上記ダミーデータと同じ位置に有し且つ前記第1 In the present invention, by multiplexing dummy data to any position in the block to be cut out from the data sequence in order to generate a multiplexed block, Reed Solomon encoding to first read the multiplex block as an information unit It generates Solomon code, and the first has a data element indicating different scrambling methods from each other at the same position as the dummy data
リードソロモン符号と情報部とパリティ部の各データ長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算することにより複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で所望の特性を有する第2リードソロモン符号(例えば、記録信号の直流成分が最小の第2リードソロモン符号)を出力用に設定するため、記録用や伝送用の信号波形列として、所望の特性の信号波形列を得ることができる。 Reed-Solomon codes and information unit and a plurality of scrambling Reed-Solomon codes each data length is equal to the parity part, generates a plurality of second Reed-Solomon code by each added to the first Reed-Solomon code, the the second Reed-Solomon code (e.g., a DC component of the recording signal is the minimum of the second Reed-Solomon code) having the desired characteristics in the plurality of second Reed-Solomon code to set for output, recording and transmission as a signal waveform string of use, it is possible to obtain a signal waveform sequence of desired characteristics. 例えば、記録信号の直流成分が最小の第2リードソロモン符号を選択した場合は、再生エラーを小さくでき、その伝播を小さくでき、これらを、簡単な回路構成で達成することができる。 For example, if the DC component of the recording signal selects the minimum of the second Reed-Solomon code, it is possible to reduce the reproduction error, the propagation can be reduced, it can be achieved with a simple circuit configuration.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】変換前の符号多項式W(x)にスクランブル多項式Y(x)を加算して変換後の符号多項式W”(x) [1] before conversion code polynomial W (x) in the scramble polynomial Y (x) code polynomial W after conversion by adding "(x)
を生成する本発明の概念を示す説明図。 Explanatory view showing a concept of the present invention to produce a.

【図2】変換後の符号多項式W”(x)にエラー多項式E(x)を加算した形式で本発明の受信多項式R” [2] after conversion code polynomial W "(x) to the received polynomial R of the present invention in the form of adding an error polynomial E (x)"
(x)が記述されることを示す説明図。 (X) diagram illustrating that are described.

【図3】変換前の符号多項式W(x)のシンドローム多項式S(x)と、該W(x)にスクランブル符号Y [3] the syndrome polynomial S before conversion code polynomial W (x) (x), scrambling code Y in the W (x)
(x)を加算して得られる変換後の符号多項式W” (X) code polynomial W after the conversion obtained by adding "
(x)のシンドローム多項式S”(x)が等しいことを示す説明図。 Explanatory view showing that the syndrome polynomial S "(x) is equal to the (x).

【図4】図5の回路に於ける各ブロックの出力を示す説明図。 Figure 4 is an explanatory diagram showing an output of at each block in the circuit of FIG.

【図5】実施の形態の変調回路のブロック図。 FIG. 5 is a block diagram of the modulation circuit of the embodiment.

【図6】図5のj種類変換用データ生成器25を示すブロック図。 FIG. 6 is a block diagram illustrating a j type conversion data generator 25 of FIG.

【図7】ブロック先頭に付加するダミーデータを4ビットとした場合のスクランブル方法を示す説明図。 Figure 7 is an explanatory diagram showing a scrambling method in the case where a 4-bit dummy data to be added to the block head.

【図8】図7の第1データ用のスクランブルパターンと第2データ用のスクランブルパターンの一部を示す説明図。 Figure 8 is an explanatory view showing a part of the scrambling pattern for scrambling pattern and the second data for the first data in FIG.

【図9】図7の第2データ用のスクランブルパターンの残部を示す説明図。 Figure 9 is an explanatory view showing the remainder of the scrambling pattern for the second data of FIG.

【図10】実施の形態の変調回路の変形例を示すブロック図。 10 is a block diagram showing a modified example of the modulation circuit of the embodiment.

【図11】実施の形態の復調回路のブロック図。 FIG. 11 is a block diagram of the demodulation circuit in the embodiment.

【図12】ブロック先頭に付加するダミーデータを8ビットとした場合のスクランブル方法と識別情報を示す説明図。 Figure 12 is an explanatory diagram showing a scrambling method and identification information in the case of the 8-bit dummy data to be added to the block head.

【図13】ブロック先頭に付加するダミーデータを4ビットとした場合のスクランブル方法と識別情報を示す説明図。 Figure 13 is an explanatory diagram showing a scrambling method and identification information in the case of a 4-bit dummy data to be added to the block head.

【図14】ブロック先頭に付加するダミーデータを2ビットとした場合のスクランブル方法と識別情報を示す説明図。 Figure 14 is an explanatory diagram showing a scrambling method and identification information in the case of a 2-bit dummy data to be added to the block head.

【図15】1,2,4,8ビットの畳み込み方式と、2 [Figure 15] and 1,2,4,8-bit convolution method, 2
55種類のガロア体乗算方式による変換の特性比較図。 Characteristic comparison diagram of the conversion by 55 types of Galois field multiplication method.

【図16】1,2,4,8ビットのダミーデータを用いたガロア体の加算方式と、255種類のガロア体の乗算方式による変換の特性比較図。 [Figure 16] and Galois field addition method using 1,2,4,8-bit dummy data, characteristic comparison diagram of the conversion by the multiplication scheme 255 types of Galois field.

【図17】4ビットの畳み込み方式、4ビットのダミーデータを用いたガロア体の加算方式、255種類のガロア体の乗算方式による変換の特性比較図。 [17] 4-bit convolution mode, Galois field addition method using 4-bit dummy data, characteristic comparison diagram of the conversion by the multiplication scheme 255 types of Galois field.

【図18】RS符号、GF(2 8 )上のガロア体加算(ブロック内1位置多重)型、畳み込み処理(1,2, [18] RS code, GF (2 8) on the Galois field addition (block 1 located multiplex) type, the convolution processing (1,2,
4,8ビット)の各シンボル誤り率を示す特性図。 Characteristic diagram showing each symbol error rate of 4,8 bits).

【符号の説明】 DESCRIPTION OF SYMBOLS

10 変調回路入力端子 40 変調回路出力端子 50 復調回路入力端子 60 復調回路出力端子 10 modulation circuit input terminal 40 modulation circuit output terminal 50 demodulation circuit input terminal 60 demodulator circuit output terminal

Claims (38)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 データ系列を変調するディジタル変調回路であって、所定のデータをデータ系列内の各ブロック内の所定位置にダミーデータとして多重して多重化ブロックを生成する多重器と、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成するRSエンコーダと、相互に異なるスクランブル方法を示すデータを前記ダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成する加算器と、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2 1. A digital modulating circuit for modulating the data sequence, the multiplexer for generating a multiplexed block by multiplexing the dummy data at predetermined positions in each block in the data sequence of predetermined data, the multiple and RS encoder for generating a first Reed-Solomon code and Reed Solomon encoding block as an information unit, and and the first Reed-Solomon code having data indicating different scrambling methods mutually position corresponding to the dummy data code length a plurality of the scrambling Reed-Solomon code is equal, by adding each of the first Reed-Solomon code, an adder for generating a plurality of second Reed-Solomon codes, the plurality of second Reed-Solomon code second DC component is the smallest among the
    リードソロモン符号を出力用に設定する設定器と、を有するディジタル変調回路。 Digital modulating circuit comprising: a setter for setting a Reed-Solomon code for output, a.
  2. 【請求項2】 データ系列を変調するディジタル変調回路であって、所定のデータをデータ系列内の各ブロック内の所定位置にダミーデータとして多重して多重化ブロックを生成する多重器と、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成するRSエンコーダと、前記第1リードソロモン符号を記憶するメモリと、相互に異なるスクランブル方法を示すデータを前記ダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成する第1加算器と、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2 2. A digital modulating circuit for modulating the data sequence, the multiplexer for generating a multiplexed block by multiplexing the dummy data at predetermined positions in each block in the data sequence of predetermined data, the multiple and RS encoder for generating a first Reed-Solomon code and Reed Solomon encoding block as an information unit, a memory for storing the first Reed-Solomon code, the corresponding data indicating different scrambling methods from each other to the dummy data the and the first Reed-Solomon code and the code length is equal to a plurality of scrambling Reed-Solomon code has a position, and adds each to the first Reed-Solomon code, the generating a plurality of second Reed-Solomon code first adder and the second DC component smallest among the plurality of second Reed-Solomon code
    リードソロモン符号を与えるスクランブル用リードソロモン符号を選択する選択器と、前記選択器により選択されたスクランブル用リードソロモン符号を、前記メモリから読み出した第1リードソロモン符号に加算して出力する第2加算器と、を有するディジタル変調回路。 A selector for selecting scrambling Reed-Solomon code to provide a Reed-Solomon code, has been a Reed-Solomon code for scrambling selected by the selector, a second adder for outputting by adding the first Reed-Solomon code read from the memory digital modulating circuit comprising: a vessel, the.
  3. 【請求項3】 データ系列を変調するディジタル変調回路であって、所定のデータをデータ系列内の各ブロック内の所定位置にダミーデータとして多重して多重化ブロックを生成する多重器と、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成するRSエンコーダと、相互に異なるスクランブル方法を示すデータを前記ダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成する加算器と、前記複数個の第2リードソロモン符号を記憶するメモリと、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン 3. A digital modulating circuit for modulating the data sequence, the multiplexer for generating a multiplexed block by multiplexing the dummy data at predetermined positions in each block in the data sequence of predetermined data, the multiple and RS encoder for generating a first Reed-Solomon code and Reed Solomon encoding block as an information unit, and and the first Reed-Solomon code having data indicating different scrambling methods mutually position corresponding to the dummy data code length a plurality of the scrambling Reed-Solomon code is equal, by adding each of the first Reed-Solomon code, an adder for generating a plurality of second Reed-Solomon codes, the plurality of second Reed-Solomon code a memory for storing a second Reed-Solomon DC component smallest among the plurality of second Reed-Solomon code 符号を選択する選択器と、前記選択器により選択された第2リードソロモン符号を前記メモリから読み出して出力する読出器と、を有するディジタル変調回路。 Digital modulating circuit comprising: a selector for selecting a code, and a reading for outputting a second Reed-Solomon code selected by said selector is read out from the memory.
  4. 【請求項4】 請求項1〜請求項3の何れかに於いて、 4. In any one of claims 1 to 3,
    前記加算器又は前記第1加算器は、スクランブル用リードソロモン符号内の情報部のパターンに応じて定まるパリティ部用のパターンを出力するROMを有する、ディジタル変調回路。 It said adder or said first adder includes a ROM for outputting a pattern for the parity part determined in accordance with the pattern information of the scrambling in the Reed-Solomon code, a digital modulation circuit.
  5. 【請求項5】 請求項1〜請求項4の何れかに於いて、 5. In any of claims 1 to 4,
    前記所定のデータ及びスクランブル方法を示すデータは各々8ビットデータである、ディジタル変調回路。 Data indicating the predetermined data and scrambling method are each 8-bit data, the digital modulating circuit.
  6. 【請求項6】 請求項1〜請求項5の何れかに於いて、 6. In any one of claims 1 to 5,
    前記ダミーデータが多重されるブロック内の所定位置は当該ブロックの先頭位置である、ディジタル変調回路。 The predetermined position in the block dummy data is multiplexed is the start position of the block, a digital modulation circuit.
  7. 【請求項7】 請求項1〜請求項5の何れかに於いて、 7. In any of claims 1 to 5,
    前記多重器は、前記所定のデータを構成する2組のビットデータをデータ系列内の各ブロック内の所定の2位置に多重し、前記複数個のスクランブル用リードソロモン符号は、前記相互に異なるスクランブル方法を示すデータを構成する各々2組のビットデータを前記2位置のダミーデータに対応する位置に有する、ディジタル変調回路。 The multiplexer multiplexes the two predetermined positions in each block in the two sets of bit data data sequence constituting the predetermined data, said plurality of scrambling Reed-Solomon code, said mutually different scramble each having two sets of bit data constituting the data that shows how the positions corresponding to the dummy data of the two positions, the digital modulating circuit.
  8. 【請求項8】 請求項7に於いて、前記ダミーデータが多重されるブロック内の所定の2位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長後半部の先頭に相当する当該ブロック内の位置である、ディジタル変調回路。 8. In claim 7, predetermined two positions in the block in which the dummy data is multiplexed, Reed-Solomon to the top position and the information portion of the data length after the dummy data multiplexer of the block is the position in the block corresponding to the beginning of the code length latter half of the code, the digital modulating circuit.
  9. 【請求項9】 請求項1〜請求項5の何れかに於いて、 9. In any one of claims 1 to 5,
    前記多重器は、前記所定のデータを構成する4組のビットデータをデータ系列内の各ブロック内の所定の4位置に多重し、前記複数個のスクランブル用リードソロモン符号は、前記相互に異なるスクランブル方法を示すデータを構成する各々4組のビットデータを前記4位置のダミーデータに対応する位置に有する、ディジタル変調回路。 The multiplexer is multiplexed, the plurality of scrambling Reed-Solomon code in a predetermined 4 positions within each block in four sets of bit data of the data sequence which constitutes the said predetermined data, said mutually different scramble each have four sets of bit data constituting the data that shows how the positions corresponding to the dummy data of the 4 position, the digital modulating circuit.
  10. 【請求項10】 請求項9に於いて、前記ダミーデータが多重されるブロック内の所定の4位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長1/4半部、 10. In claim 9, the predetermined 4 positions in the block in which the dummy data is multiplexed, Reed-Solomon to the top position and the information portion of the data length after the dummy data multiplexer of the block code length 1/4 half of the code,
    2/4半部、3/4半部の各先頭に相当する当該ブロック内の各位置である、ディジタル変調回路。 2/4 halves, a respective position within the block corresponding to the beginning of the 3/4 halves, digital modulation circuit.
  11. 【請求項11】 請求項1〜請求項5の何れかに於いて、前記多重器は、前記所定のデータを構成する8組のビットデータをデータ系列内の各ブロック内の所定の8 11. In any one of claims 1 to 5, wherein the multiplexer is predetermined 8 in each block in the 8 pairs of bit data data sequence constituting the predetermined data
    位置に多重し、前記複数個のスクランブル用リードソロモン符号は、前記相互に異なるスクランブル方法を示すデータを構成する各々8組のビットデータを前記8位置のダミーデータに対応する位置に有する、ディジタル変調回路。 Multiplexed into position, the plurality of scrambling Reed-Solomon codes, each with eight sets of bit data constituting a data indicating a different scrambling method to the mutual position corresponding to the dummy data of the 8 position, digital modulation circuit.
  12. 【請求項12】 請求項11に於いて、前記ダミーデータが多重されるブロック内の所定の8位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長1/8半部、2/8半部、3/8半部、4/8半部、5/8半部、6/8半部、7/8半部の各先頭に相当する当該ブロック内の各位置である、ディジタル変調回路。 12. In claim 11, the predetermined 8 position in the block in which the dummy data is multiplexed, Reed-Solomon to the top position and the information portion of the data length after the dummy data multiplexer of the block code length 1/8 half of the code, 2/8 halves, 3/8 half, 4/8 half, 5/8 halves, 6/8 half, 7/8 corresponds to the beginning of the half is the position in the block of the digital modulation circuit.
  13. 【請求項13】 請求項1〜請求項4の何れかに於いて、前記tは4であり、前記多重器は、ガロア体GF 13. In any of claims 1 to 4, wherein t is 4, the multiplexer is the Galois field GF
    (2 4 )の所定の元を、データ系列内の各ブロックの先頭と、1ブロックにガロア体GF(2 4 )の元を2個付加して成るデータ長を情報部とするリードソロモン符号の符号長後半部の先頭に相当するブロック内の位置に各々多重して、多重化ブロックを生成し、前記加算器又は前記第1加算器は、相互に異なるガロア体GF(2 4 A predetermined original (2 4), each block of data in the sequence beginning with one block in Galois field GF (2 4) based on a Reed-Solomon code to two additional to the information unit data length formed by the and each multiplexed to the position in the block corresponding to the beginning of the code length latter part, and generates a multiplex block, the adder or the first adder, mutually different Galois field GF (2 4)
    の元を先頭に有し且つ相互に異なるガロア体GF(2 Have the original to the head and mutually different Galois GF (2
    4 )の元を前記符号長後半部の先頭に有し且つ前記第1 It has the original 4) at the beginning of the code length latter part and the first
    リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成する、ディジタル変調回路。 Reed-Solomon code and the code length is equal plurality of scrambling Reed-Solomon code, it adds each said first Reed-Solomon code to generate a plurality of second Reed-Solomon codes, digital modulation circuit.
  14. 【請求項14】 請求項1〜請求項4の何れかに於いて、前記tは2であり、前記多重器は、ガロア体GF 14. In any of claims 1 to 4, wherein t is 2, the multiplexer is the Galois field GF
    (2 2 )の所定の元を、データ系列内の各ブロックの先頭と、1ブロックにガロア体GF(2 2 )の元を4個付加して成るデータ長を情報部とするリードソロモン符号の符号長1/4半部、2/4半部、3/4半部の各先頭に相当するブロック内の各位置に各々多重して、多重化ブロックを生成し、前記加算器又は前記第1加算器は、 A predetermined original (2 2), each block of data in the sequence beginning with one block in the Galois field GF (2 2) based on the data length comprising four additional to the the Reed-Solomon code to an information unit of code length 1/4 halves, 2/4 half, 3/4, respectively multiplexed at each position in the block corresponding to the beginning of the half, and generates a multiplex block, the adder or the first adder,
    相互に異なるガロア体GF(2 2 )の元を先頭に有し且つ相互に異なるガロア体GF(2 2 )の元を前記符号長1/4半部の先頭に有し且つ相互に異なるガロア体GF Mutually different Galois GF (2 2) based on a original top has and mutually different Galois GF (2 2) at the beginning of the code length 1/4 halves and mutually different Galois GF
    (2 2 )の元を前記符号長2/4半部の先頭に有し且つ相互に異なるガロア体GF(2 2 )の元を前記符号長3 (2 2) based on the code length of the original the code length 2/4 has the head halves and mutually different Galois GF (2 2) of the 3
    /4半部の先頭に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成する、ディジタル変調回路。 / 4 a plurality of scrambling Reed-Solomon code and the first Reed-Solomon code and the code length is equal has the head halves, each added to the first Reed-Solomon code, a plurality of second Reed-Solomon generating a code, digital modulation circuit.
  15. 【請求項15】 データ系列を変調するディジタル変調方法に於いて、所定のデータをデータ系列内の各ブロック内の所定位置にダミーデータとして多重して多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるスクランブル方法を示すデータを前記ダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン符号を出力用に設定する、ディジタル変調方法。 15. In the digital modulation method for modulating the data sequence, multiplexed to generate a multiplexed block as dummy data at a predetermined position within each block in the data sequence of predetermined data, the multiplex block first generates a Reed Solomon code and Reed-Solomon encoding as the information unit has a data indicating mutually different scrambling method in a position corresponding to the dummy data and the first Reed-Solomon code and the code length is equal to a plurality the scrambling Reed-Solomon code, each added to the first Reed-Solomon code to generate a plurality of second Reed-Solomon code, a DC component among the plurality of second Reed-Solomon code is the minimum of 2 Reed-Solomon code is set for output, digital modulation methods.
  16. 【請求項16】 請求項15に於いて、前記所定のデータ及びスクランブル方法を示すデータは各々8ビットデータである、ディジタル変調方法。 16. In claim 15, the data indicating the predetermined data and scrambling method are each 8-bit data, a digital modulation method.
  17. 【請求項17】 請求項15、又は請求項16に於いて、前記ダミーデータが多重されるブロック内の所定位置は当該ブロックの先頭位置である、ディジタル変調方法。 17. The method of claim 15, or at to claim 16, the predetermined position in the block in which the dummy data is multiplexed is the start position of the block, a digital modulation method.
  18. 【請求項18】 データ系列を変調するディジタル変調方法に於いて、所定のデータを構成する2組のビットデータをデータ系列内の各ブロック内の所定の2位置にダミーデータとして多重して多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるスクランブル方法を示すデータを構成する2組のビットデータを前記2位置のダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を各々前記第1 18. In the digital modulation method for modulating the data sequence, multiplexing multiplexes as dummy data in a predetermined 2 positions within each block of the two sets of bit data of data in the sequence that constitutes the predetermined data It generates a block, the multiplex block to generate a first Reed-Solomon code and Reed Solomon encoding as the information unit, dummy data of the two positions the two sets of bit data constituting the data indicating mutually different scrambling method wherein each of the and the first Reed-Solomon code and the code length is equal to a plurality of scrambling Reed-Solomon code having a position corresponding to the first
    リードソロモン符号に加算して複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン符号を出力用に設定する、ディジタル変調方法。 Generating a plurality of second Reed-Solomon code is added to the Reed-Solomon code, a DC component among the plurality of second Reed-Solomon code is set for outputting a minimum of the second Reed-Solomon code, a digital modulation Method.
  19. 【請求項19】 請求項18に於いて、前記ダミーデータが多重されるブロック内の所定の2位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長後半部の先頭に相当する当該ブロック内の位置である、ディジタル変調方法。 19. In claim 18, predetermined two positions in the block in which the dummy data is multiplexed, Reed-Solomon to the top position and the information portion of the data length after the dummy data multiplexer of the block is the position in the block corresponding to the beginning of the code length latter half of the code, a digital modulation method.
  20. 【請求項20】 データ系列を変調するディジタル変調方法に於いて、所定のデータを構成する4組のビットデータをデータ系列内の各ブロック内の所定の4位置にダミーデータとして多重して多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるスクランブル方法を示すデータを構成する4組のビットデータを前記4位置のダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を各々前記第1 20. In the digital modulation method for modulating the data sequence, multiplexing multiplexes as dummy data in a predetermined 4 positions within each block in the data series four sets of bit data constituting a predetermined data generates a block, the multiplex block to generate a first Reed-Solomon code and Reed Solomon encoding as the information unit, dummy data of the 4 positions the four sets of bit data constituting the data indicating different scrambling methods from each other wherein each of the and the first Reed-Solomon code and the code length is equal to a plurality of scrambling Reed-Solomon code having a position corresponding to the first
    リードソロモン符号に加算して複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン符号を出力用に設定する、ディジタル変調方法。 Generating a plurality of second Reed-Solomon code is added to the Reed-Solomon code, a DC component among the plurality of second Reed-Solomon code is set for outputting a minimum of the second Reed-Solomon code, a digital modulation Method.
  21. 【請求項21】 請求項20に於いて、前記ダミーデータが多重されるブロック内の所定の4位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長1/4半部、2/4半部、3/4半部の各先頭に相当する当該ブロック内の各位置である、ディジタル変調方法。 21. In claim 20, a predetermined 4 positions in the block in which the dummy data is multiplexed, Reed-Solomon to the top position and the information portion of the data length after the dummy data multiplexer of the block code length 1/4 half of the code, 2/4 half, a respective location in the block corresponding to the beginning of the 3/4 halves, digital modulation methods.
  22. 【請求項22】 データ系列を変調するディジタル変調方法に於いて、所定のデータを構成する8組のビットデータをデータ系列内の各ブロック内の所定の8位置にダミーデータとして多重して多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるスクランブル方法を示すデータを構成する8組のビットデータを前記8位置のダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を各々前記第1 22. In the digital modulation method for modulating the data sequence, multiplexing multiplexes as dummy data in a predetermined position 8 in each block in the data series 8 pairs of bit data constituting a predetermined data generates a block, it said to Reed Solomon encoding to generate a first Reed-Solomon code the multiplex block as an information unit, dummy data of the 8 position 8 pairs of bit data constituting the data indicating different scrambling methods from each other wherein each of the and the first Reed-Solomon code and the code length is equal to a plurality of scrambling Reed-Solomon code having a position corresponding to the first
    リードソロモン符号に加算して複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2リードソロモン符号を出力用に設定する、ディジタル変調方法。 Generating a plurality of second Reed-Solomon code is added to the Reed-Solomon code, a DC component among the plurality of second Reed-Solomon code is set for outputting a minimum of the second Reed-Solomon code, a digital modulation Method.
  23. 【請求項23】 請求項22に於いて、前記ダミーデータが多重されるブロック内の所定の8位置は、当該ブロックの先頭位置と、前記ダミーデータ多重後のデータ長を情報部とするリードソロモン符号の符号長1/8半部、2/8半部、3/8半部、4/8半部、5/8半部、6/8半部、7/8半部の各先頭に相当する当該ブロック内の各位置である、ディジタル変調回路。 23. In claim 22, the predetermined 8 position in the block in which the dummy data is multiplexed, Reed-Solomon to the top position and the information portion of the data length after the dummy data multiplexer of the block code length 1/8 half of the code, 2/8 halves, 3/8 half, 4/8 half, 5/8 halves, 6/8 half, 7/8 corresponds to the beginning of the half is the position in the block of the digital modulation circuit.
  24. 【請求項24】 データ系列を変調するディジタル変調方法に於いて、ガロア体GF(2 4 )の所定の元を、データ系列内の各ブロックの先頭と、1ブロックにガロア体GF(2 4 )の元を2個付加して成るデータ長を情報部とするリードソロモン符号の符号長後半部の先頭に相当するブロック内の位置に各々多重して、多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、 24. In the digital modulation method for modulating the data sequence, the predetermined original Galois field GF (2 4), the head of each block in the data sequence, one block Galois field GF (2 4) the basis of the in each multiplexed to the position in the block corresponding to the beginning of the code length latter part of the Reed-Solomon code to two additional to the information unit data length comprising, generating the multiplex block, the multiplex block the generating a first Reed-Solomon code and Reed-Solomon encoding as the information unit,
    相互に異なるガロア体GF(2 4 )の元を先頭に有し且つ相互に異なるガロア体GF(2 4 )の元を前記符号長後半部の先頭に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、 Mutually different Galois field GF (2 4) based on a top and and the first Reed-Solomon code and the code has a source at the beginning of the code length half portion of mutually different Galois field GF (2 4) of the length a plurality of the scrambling Reed-Solomon code is equal, by adding each of the first Reed-Solomon code,
    複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直流成分が最小の第2 Generating a plurality of second Reed-Solomon code, a second DC component smallest among the plurality of second Reed-Solomon code
    リードソロモン符号を出力用に設定する、ディジタル変調方法。 Setting the Reed-Solomon code for output, digital modulation methods.
  25. 【請求項25】 データ系列を変調するディジタル変調方法に於いて、ガロア体GF(2 2 )の所定の元を、データ系列内の各ブロックの先頭と、1ブロックにガロア体GF(2 2 )の元を4個付加して成るデータ長を情報部とするリードソロモン符号の符号長1/4半部、2/ 25. In the digital modulation method for modulating the data sequence, the predetermined elements of a Galois field GF (2 2), the head of each block in the data sequence, one block Galois GF (2 2) code length 1/4 half of the Reed-Solomon code to the data length comprising four additional to the original of the information unit, 2 /
    4半部、3/4半部の各先頭に相当するブロック内の各位置に各々多重して、多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、相互に異なるガロア体GF(2 2 )の元を先頭に有し且つ相互に異なるガロア体GF(2 2 )の元を前記符号長1/4半部の先頭に有し且つ相互に異なるガロア体GF(2 2 )の元を前記符号長2/4半部の先頭に有し且つ相互に異なるガロア体GF(2 2 )の元を前記符号長3/4半部の先頭に有し且つ前記第1リードソロモン符号と符号長が等しい複数個のスクランブル用リードソロモン符号を、各々前記第1リードソロモン符号に加算して、複数個の第2リードソロモン符号を生成し、前記複数個の第2リードソロモン符号の中で直 4 halves, 3/4, respectively multiplexed at each position in the block corresponding to the beginning of the half, and generates a multiplex block, the first Reed-Solomon and Reed-Solomon encoding the multiplex block as an information unit generating a code and, and have the original mutually different Galois field GF (2 2) based on a top and mutually different Galois field GF (2 2) at the beginning of the code length 1/4 halves the beginning of the original to the code length 3/4 halves mutually have different Galois field GF (2 2) at the beginning of the code length 2/4 halves and mutually different Galois GF (2 2) to have and the first Reed-Solomon code and the code length is equal to a plurality of scrambling Reed-Solomon code, adds each said first Reed-Solomon code to generate a plurality of second Reed-Solomon code, the straight in the plurality of second Reed-Solomon code 成分が最小の第2リードソロモン符号を出力用に設定する、ディジタル変調方法。 Component is configured for outputting the minimum of the second Reed-Solomon codes, digital modulation methods.
  26. 【請求項26】 リードソロモン符号のデータ系列を復調するディジタル復調回路であって、リードソロモン符号をパリティ部を用いて誤り訂正するRSデコーダと、 26. A digital demodulating circuit for demodulating the data sequence of Reed-Solomon code, an RS decoder for error correction using the parity portion of the Reed-Solomon code,
    前記RSデコーダから出力されるリードソロモン符号の所定位置のスクランブル方法を示すデータに基づいて当該リードソロモン符号への変換に用いられたスクランブル用リードソロモン符号を検出する検出器と、前記RS A detector for detecting the scrambling Reed-Solomon code used in the conversion to the Reed-Solomon code on the basis of data indicating a scrambling method in a predetermined position of the Reed-Solomon code output from the RS decoder, the RS
    デコーダから出力されるリードソロモン符号に、前記検出器で検出されたスクランブル用リードソロモン符号を加算して出力する加算器と、を有するディジタル復調回路。 Reed-Solomon code output from the decoder, the digital demodulation circuit having an adder for adding and outputting the detected scrambling Reed-Solomon code in the detector.
  27. 【請求項27】 請求項26に於いて、前記所定位置は、所定の1位置、所定の2位置、所定の4位置、所定の8位置の何れかである、ディジタル復調回路。 27. In claim 26, wherein the predetermined position, a predetermined first position, a predetermined second position, a predetermined 4 positions, either the predetermined position 8, the digital demodulation circuit.
  28. 【請求項28】 リードソロモン符号のデータ系列を復調するディジタル復調方法に於いて、リードソロモン符号をパリティ部を用いて誤り訂正し、前記誤り訂正されたリードソロモン符号の所定位置のスクランブル方法を示すデータに基づいて当該リードソロモン符号への変換に用いられたスクランブル用リードソロモン符号を検出し、前記誤り訂正されたリードソロモン符号に、前記検出されたスクランブル用リードソロモン符号を加算して出力する、ディジタル復調方法。 28. In a digital demodulation method for demodulating a data sequence of Reed-Solomon codes indicates the error correction, and scrambling method at a predetermined position of the error-corrected Reed-Solomon code using the parity part of the Reed-Solomon code based on the data to detect the scrambling Reed-Solomon code used in the conversion to the Reed-Solomon code, the error-corrected Reed Solomon code, adding and outputting the detected Reed-Solomon code for scrambling, digital demodulation method.
  29. 【請求項29】 請求項28に於いて、前記所定位置は、所定の1位置、所定の2位置、所定の4位置、所定の8位置の何れかである、ディジタル復調方法。 29. In claim 28, wherein the predetermined position, a predetermined first position, a predetermined second position, a predetermined 4 positions, either the predetermined position 8, a digital demodulation method.
  30. 【請求項30】 データストリームを入力してビットストリームに変換するディジタル変調器であって、データストリームから順に切り出されるブロック内の所定位置に所定のデータ要素をダミーデータとして多重して多重化ブロックを生成する多重器と、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成するRSエンコーダと、スクランブル方法を示す識別情報を前記ダミーデータと同じ位置に有し且つ情報部とパリティ部の各符号長が前記第1リードソロモン符号と等しい複数種類のスクランブル用リードソロモン符号を各々前記第1リードソロモン符号に加算して複数種類の第2リードソロモン符号を生成する加算器と、前記複数種類の第2リードソロモン符号の中で所望の特性を有する第2 30. A inputs data stream digital modulator for converting a bit stream, the multiplexing multiplexes blocks a predetermined data element in position in the block to be cut out from the data stream in order as dummy data a multiplexer to be generated, the RS encoder for generating a first Reed-Solomon code to Reed Solomon encoding the multiplex block as an information unit, and the information unit has an identification information indicating a scrambling method in the same position as the dummy data and an adder which each code length of the parity unit generates a second Reed-Solomon code of a plurality of types by adding each said first Reed-Solomon code to scrambling Reed-Solomon codes of a plurality of types is equal to the first Reed-Solomon code second with desired properties among the plurality of types of second Reed-Solomon code リードソロモン符号を選択して出力する選択器と、を有するディジタル変調器。 Digital modulator having a selector for selecting and outputting Reed-Solomon code, a.
  31. 【請求項31】 請求項30に於いて、前記選択器は、 31. In claim 30, wherein the selector is
    ビットストリームに変調後の直流成分が最小の第2リードソロモン符号を選択して出力する、ディジタル変調器。 DC component of the modulated selects and outputs the minimum second Reed-Solomon code in the bit stream, digital modulator.
  32. 【請求項32】 請求項30に於いて、前記加算器は、 32. In claim 30, wherein the adder,
    スクランブル用リードソロモン符号内の情報部のパターンに応じて定まるパリティ部用のパターンを出力するメモリを有する、ディジタル変調器。 A memory for outputting a pattern for the parity part determined in accordance with the pattern information of the scrambling in the Reed-Solomon code, a digital modulator.
  33. 【請求項33】 請求項32に於いて、前記メモリはR 33. In claim 32, wherein the memory R
    OMである、ディジタル変調器。 Is OM, digital modulator.
  34. 【請求項34】 請求項30に於いて、前記多重器は、 34. In claim 30, wherein the multiplexer is
    前記所定のデータ要素の前半部と後半部を前記ブロック内の所定の2位置にダミーデータとして多重し、前記複数種類のスクランブル用リードソロモン符号は、前記識別情報を構成するデータ要素の前半部と後半部を前記2 The first half and the second half portion of the predetermined data element by multiplexing the dummy data in a predetermined second position in the block, the plurality of types of scrambling Reed-Solomon code, a first half of data elements constituting the identification information said the latter part 2
    位置のダミーデータと同じ位置に有する、ディジタル変調器。 It has the same position as the position of the dummy data, the digital modulator.
  35. 【請求項35】 データストリームを入力してビットストリームに変換するディジタル変調方法であって、データストリームから順に切り出されるブロック内の所定位置に所定のデータ要素をダミーデータとして多重して多重化ブロックを生成し、前記多重化ブロックを情報部としてリードソロモン符号化して第1リードソロモン符号を生成し、スクランブル方法を示す識別情報を前記ダミーデータに対応する位置に有し且つ前記第1リードソロモン符号と符号長が等しい複数種類のスクランブル用リードソロモン符号を各々前記第1リードソロモン符号に加算して複数種類の第2リードソロモン符号を生成し、 35. A digital modulating method for converting by inputting a data stream into a bit stream, the multiplexing multiplexes blocks a predetermined data element in position in the block to be cut out from the data stream in order as dummy data generated, the multiplex block to generate a first Reed-Solomon code and Reed Solomon encoding as the information part, a and the first Reed-Solomon code has an identification information indicating the scramble method in the position corresponding to the dummy data code length is equal plurality of types of scrambling Reed-Solomon codes each added to the first Reed-Solomon code to generate a second Reed-Solomon code of a plurality of types,
    前記複数種類の第2リードソロモン符号の中で所望の特性を有する第2リードソロモン符号を選択して出力する、ディジタル変調方法。 The plurality of types of second select the Reed-Solomon code having the desired properties in the second Reed-Solomon codes to output a digital modulation method.
  36. 【請求項36】 請求項35に於いて、前記第2リードソロモン符号の選択に用いられる所望の特性は、ビットストリームに変調後の直流成分が最小の特性である、ディジタル変調方法。 36. In claim 35, wherein the desired property to be used in a second Reed-Solomon code selection, the DC component of the modulated bit stream is the minimum characteristics, a digital modulation method.
  37. 【請求項37】 ビットストリームから切り出されて復号されたリードソロモン符号を復調するディジタル復調器であって、リードソロモン符号を誤り訂正するRSデコーダと、前記RSデコーダから出力されるリードソロモン符号内の所定位置の識別情報に基づいて当該リードソロモン符号への変換に用いられたスクランブル用リードソロモン符号を検出する検出器と、前記RSデコーダから出力されるリードソロモン符号に、前記検出器で検出されたスクランブル用リードソロモン符号を加算して出力する加算器と、を有するディジタル復調器。 37. A digital demodulator for demodulating the Reed-Solomon codes are decoded cut from the bit stream, the RS decoder for correcting errors of the Reed Solomon code, in the Reed-Solomon code output from the RS decoder a detector for detecting the scrambling Reed-Solomon code used in the conversion to the Reed-Solomon code based on the identification information of the predetermined position, the Reed-Solomon code output from the RS decoder, which is detected by said detector digital demodulator having an adder for adding and outputting scrambling Reed-Solomon code, a.
  38. 【請求項38】 ビットストリームから切り出されて復号されたリードソロモン符号を復調するディジタル復調方法であって、リードソロモン符号を誤り訂正し、誤り訂正後のリードソロモン符号の所定位置の識別情報に基づいて当該リードソロモン符号への変換に用いられたスクランブル用リードソロモン符号を検出し、誤り訂正後のリードソロモン符号に前記検出したスクランブル用リードソロモン符号を加算して元のデータに復調する、ディジタル復調方法。 38. A digital demodulation method for demodulating a Reed-Solomon codes are decoded cut from the bit stream, the Reed-Solomon code error correction, based on the identification information of the predetermined position of the Reed-Solomon code after the error correction the detecting the scrambling Reed-Solomon code used in the conversion to the Reed-Solomon code, to demodulate the original data by adding the scrambling Reed-Solomon code that is the detected Reed-Solomon code after the error correction Te, digital demodulation Method.
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