JPH1141030A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JPH1141030A JPH1141030A JP9190163A JP19016397A JPH1141030A JP H1141030 A JPH1141030 A JP H1141030A JP 9190163 A JP9190163 A JP 9190163A JP 19016397 A JP19016397 A JP 19016397A JP H1141030 A JPH1141030 A JP H1141030A
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- Japan
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- voltage
- circuit
- controlled oscillator
- frequency
- control voltage
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 周波数シンセサイザの電圧制御発振器の振動
による周波数変動および外部因子による制御電圧の変動
を抑えるため、変調感度を低く設定することが、周波数
可変範囲を広くできるように改善する。 【解決手段】 共振回路１３ににセミリジットケーブル
を用い、また新たに可変容量ダイオードＤ３を設けて、
容量値を変化させて共振点を変える制御電圧を与えるプ
リセット回路１６を設ける。調整時には、他の可変容量
ダイオードＤ１，Ｄ２へ与える制御電圧をＶcc／２に固
定化した状態で、可変容量ダイオードＤ３に与える制御
電圧データを求め、予めＲＯＭに書き込んでおく。実動
作時には、発振周波数に対応する制御電圧データが読み
出され、可変容量ダイオードＤ３へ所定の制御電圧が印
加され、ＰＬＬ回路側からの制御電圧が、どの発振周波
数においてもＶcc／２を中心にして動作するように構成
する。
による周波数変動および外部因子による制御電圧の変動
を抑えるため、変調感度を低く設定することが、周波数
可変範囲を広くできるように改善する。 【解決手段】 共振回路１３ににセミリジットケーブル
を用い、また新たに可変容量ダイオードＤ３を設けて、
容量値を変化させて共振点を変える制御電圧を与えるプ
リセット回路１６を設ける。調整時には、他の可変容量
ダイオードＤ１，Ｄ２へ与える制御電圧をＶcc／２に固
定化した状態で、可変容量ダイオードＤ３に与える制御
電圧データを求め、予めＲＯＭに書き込んでおく。実動
作時には、発振周波数に対応する制御電圧データが読み
出され、可変容量ダイオードＤ３へ所定の制御電圧が印
加され、ＰＬＬ回路側からの制御電圧が、どの発振周波
数においてもＶcc／２を中心にして動作するように構成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル無線機
などに用いられる周波数シンセサイザを構成する電圧制
御発振器（ＶＣＯ）の性能改善に関するものである。
などに用いられる周波数シンセサイザを構成する電圧制
御発振器（ＶＣＯ）の性能改善に関するものである。
【０００２】
【従来の技術】従来、無線機等に用いられている周波数
シンセサイザを構成する電圧制御発振器の一例を図２に
示す。図２は従来の一般的な周波数シンセサイザの構成
を示す回路図である。図２において、位相誤差検出回路
（ＰＤ）１に、基準周波数信号と電圧制御発振器出力の
分周信号とが入力され、両信号の位相比較が行われる。
その位相比較の結果位相誤差信号は、ループフィルタ
（ＬＦ）２を介して電圧制御発振器（ＶＣＯ）に制御電
圧信号として供給される。ここで、電圧制御発振器は、
共振回路３、発振回路４、増幅回路５で構成されてい
る。共振回路３に供給される制御電圧により、共振回路
３中の可変容量ダイオードＤ１、Ｄ２の容量が変化し、
発振回路４に対するインピーダンスが変化する。これに
対応して発振回路４での発振周波数が変化する。さら
に、発振回路４で生じた発振信号は、増幅回路５により
所定の出力に増幅され、外部に出力される。この内の一
部は、周波数分周器（ＦＤ）９を介して位相誤差検出回
路１に戻され、基準周波数信号と比較され、新たな制御
電圧が出力される。このため、周波数分周器９の分周比
設定データや基準周波数信号を変更しない限り、電圧制
御発振器の発振周波数は、特定の周波数に維持され続け
ることになる。
シンセサイザを構成する電圧制御発振器の一例を図２に
示す。図２は従来の一般的な周波数シンセサイザの構成
を示す回路図である。図２において、位相誤差検出回路
（ＰＤ）１に、基準周波数信号と電圧制御発振器出力の
分周信号とが入力され、両信号の位相比較が行われる。
その位相比較の結果位相誤差信号は、ループフィルタ
（ＬＦ）２を介して電圧制御発振器（ＶＣＯ）に制御電
圧信号として供給される。ここで、電圧制御発振器は、
共振回路３、発振回路４、増幅回路５で構成されてい
る。共振回路３に供給される制御電圧により、共振回路
３中の可変容量ダイオードＤ１、Ｄ２の容量が変化し、
発振回路４に対するインピーダンスが変化する。これに
対応して発振回路４での発振周波数が変化する。さら
に、発振回路４で生じた発振信号は、増幅回路５により
所定の出力に増幅され、外部に出力される。この内の一
部は、周波数分周器（ＦＤ）９を介して位相誤差検出回
路１に戻され、基準周波数信号と比較され、新たな制御
電圧が出力される。このため、周波数分周器９の分周比
設定データや基準周波数信号を変更しない限り、電圧制
御発振器の発振周波数は、特定の周波数に維持され続け
ることになる。
【０００３】ここで、制御電圧に対する周波数変化、即
ち、変調感度は可変容量ダイオードＤ１、Ｄ２の容量値
と、コンデンサＣ５、Ｃ６の容量、並びに周囲との浮遊
容量によって決まる。従来は、発振周波数の可変範囲を
広くし、制御電圧に対する追従性を高くするように、単
位制御電圧あたりの周波数変化を大きくとるため、変調
感度を高く設定していた。
ち、変調感度は可変容量ダイオードＤ１、Ｄ２の容量値
と、コンデンサＣ５、Ｃ６の容量、並びに周囲との浮遊
容量によって決まる。従来は、発振周波数の可変範囲を
広くし、制御電圧に対する追従性を高くするように、単
位制御電圧あたりの周波数変化を大きくとるため、変調
感度を高く設定していた。
【０００４】
【発明が解決しようとする課題】上記の従来の電圧制御
発振器は、共振回路３に、コイルを用いていたため、物
理的振動等によってコイルのコアが動いてしまい、結果
としてインピーダンスの変化が生じる問題があった。ま
た、上述のように、従来は変調感度を高く設定していた
が、外部因子による揺らぎ等の浮遊容量変化に対して俊
敏に追従してしまい、制御電圧が変動して発振信号の位
相揺らぎ及び、振動による周波数変動を生ずる要因とな
っていた。この問題に対応するために、単純に変調感度
を落とし、制御電圧に対する追従性を低くすると、可変
範囲が狭くなり、広帯域化に対応できなくなる新たな問
題を招来していた。
発振器は、共振回路３に、コイルを用いていたため、物
理的振動等によってコイルのコアが動いてしまい、結果
としてインピーダンスの変化が生じる問題があった。ま
た、上述のように、従来は変調感度を高く設定していた
が、外部因子による揺らぎ等の浮遊容量変化に対して俊
敏に追従してしまい、制御電圧が変動して発振信号の位
相揺らぎ及び、振動による周波数変動を生ずる要因とな
っていた。この問題に対応するために、単純に変調感度
を落とし、制御電圧に対する追従性を低くすると、可変
範囲が狭くなり、広帯域化に対応できなくなる新たな問
題を招来していた。
【０００５】本発明の第１の目的は、電圧制御発振器の
変調感度を低く維持したまま、発振周波数の可変範囲を
広くすることである。また、本発明の第２の目的は、振
動に対する周波数変動を抑えた構造の電圧制御発振器を
電気的、物理的に実現することである。さらに、本発明
の第３の目的は、電圧制御発振器を有する電子機器にお
いて、保守作業時等、電子機器の基板を交換する際の作
業を容易化することにある。
変調感度を低く維持したまま、発振周波数の可変範囲を
広くすることである。また、本発明の第２の目的は、振
動に対する周波数変動を抑えた構造の電圧制御発振器を
電気的、物理的に実現することである。さらに、本発明
の第３の目的は、電圧制御発振器を有する電子機器にお
いて、保守作業時等、電子機器の基板を交換する際の作
業を容易化することにある。
【０００６】
【課題を解決するための手段】本発明は、上記第１の目
的を達成するため、共振回路に、新たに可変容量ダイオ
ード(Ｄ３)を設けると共に、設定された周波数に対応し
て、この可変容量ダイオード(Ｄ３)の容量値を変化させ
て共振点を変化せしめる、所定の制御電圧を与えるプリ
セット回路を設けることによって、変調感度を低く抑え
つつ、電圧制御発振器の発振周波数の可変範囲を広くで
きるようにしたものである。例えば、予め調整時に、共
振回路内の他の可変容量ダイオード(Ｄ１，Ｄ２)への制
御電圧をＶcc／２（Ｖccは電源電圧）に固定化した状態
で、当該電圧制御発振器を所要の周波数で発振させるた
めに必要な、可変容量ダイオード(Ｄ３)への制御電圧デ
ータを求め、その制御電圧データを記憶手段（ＲＯＭ）
に格納しておく。調整終了後の実動作時には、設定され
た周波数に対応して制御電圧データが読み出され、可変
容量ダイオード(Ｄ３)へ所定の制御電圧が印加され、Ｐ
ＬＬ回路側からの制御電圧（他の可変容量ダイオードＤ
１，Ｄ２側へ印加される制御電圧）が、どの周波数にお
いても、Ｖcc／２を中心にして動作するように構成した
ものである。
的を達成するため、共振回路に、新たに可変容量ダイオ
ード(Ｄ３)を設けると共に、設定された周波数に対応し
て、この可変容量ダイオード(Ｄ３)の容量値を変化させ
て共振点を変化せしめる、所定の制御電圧を与えるプリ
セット回路を設けることによって、変調感度を低く抑え
つつ、電圧制御発振器の発振周波数の可変範囲を広くで
きるようにしたものである。例えば、予め調整時に、共
振回路内の他の可変容量ダイオード(Ｄ１，Ｄ２)への制
御電圧をＶcc／２（Ｖccは電源電圧）に固定化した状態
で、当該電圧制御発振器を所要の周波数で発振させるた
めに必要な、可変容量ダイオード(Ｄ３)への制御電圧デ
ータを求め、その制御電圧データを記憶手段（ＲＯＭ）
に格納しておく。調整終了後の実動作時には、設定され
た周波数に対応して制御電圧データが読み出され、可変
容量ダイオード(Ｄ３)へ所定の制御電圧が印加され、Ｐ
ＬＬ回路側からの制御電圧（他の可変容量ダイオードＤ
１，Ｄ２側へ印加される制御電圧）が、どの周波数にお
いても、Ｖcc／２を中心にして動作するように構成した
ものである。
【０００７】また、上記第２の目的を達成するため、共
振回路３のコイルの代わりに、セミリジットケーブルを
備え、物理的振動に強い構造としたものである。さら
に、上記第３の目的を達成するため、上記新たに追加し
た可変容量ダイオード(Ｄ３)へ与える制御電圧データを
格納した記憶手段と、電圧制御発振器とを同一基板内に
実装配置するようにしたものである。
振回路３のコイルの代わりに、セミリジットケーブルを
備え、物理的振動に強い構造としたものである。さら
に、上記第３の目的を達成するため、上記新たに追加し
た可変容量ダイオード(Ｄ３)へ与える制御電圧データを
格納した記憶手段と、電圧制御発振器とを同一基板内に
実装配置するようにしたものである。
【０００８】
【発明の実施の形態】以下、本発明の一実施例を図面を
参照して説明する。図１は、本発明の一実施例の構成を
示す回路図である。図中、１１は位相誤差検出回路（Ｐ
Ｄ）、１２はループフィルタ（ＬＦ）、１３は電圧制御
発振器の共振回路、１４は電圧制御発振器の発振回路、
１５は電圧制御発振器の増幅回路、１６は電圧制御発振
器のプリセット回路、１７は制御回路（ＣＰＵ）、１８
は切替回路、１９は周波数分周器（ＦＤ）である。図１
に示すように、本実施例においては、上述した図２の従
来の電圧制御発振器を構成する共振回路３内のコイルの
代わりに、共振回路１３内にセミリジットケーブルを備
えており、また、そのセミリジットケーブルに直列に、
可変容量ダイオードＤ３と、その可変容量ダイオードＤ
３の容量を制御するためのプリセット回路１６とを備え
ている。ここで、発振回路１４から見て、共振回路１３
がインダクタンス成分となるように、上記セミリジット
ケーブルの長さが設定されている。
参照して説明する。図１は、本発明の一実施例の構成を
示す回路図である。図中、１１は位相誤差検出回路（Ｐ
Ｄ）、１２はループフィルタ（ＬＦ）、１３は電圧制御
発振器の共振回路、１４は電圧制御発振器の発振回路、
１５は電圧制御発振器の増幅回路、１６は電圧制御発振
器のプリセット回路、１７は制御回路（ＣＰＵ）、１８
は切替回路、１９は周波数分周器（ＦＤ）である。図１
に示すように、本実施例においては、上述した図２の従
来の電圧制御発振器を構成する共振回路３内のコイルの
代わりに、共振回路１３内にセミリジットケーブルを備
えており、また、そのセミリジットケーブルに直列に、
可変容量ダイオードＤ３と、その可変容量ダイオードＤ
３の容量を制御するためのプリセット回路１６とを備え
ている。ここで、発振回路１４から見て、共振回路１３
がインダクタンス成分となるように、上記セミリジット
ケーブルの長さが設定されている。
【０００９】次に、プリセット回路１６について説明す
る。このプリセット回路１６内のＲＯＭに、制御電圧デ
ータを書き込む調整作業時には、まず、切替回路１８を
プリセット回路１６側に切り替え、共振回路１３に、Ｖ
ref2＝Ｖcc／２の固定的な制御電圧が供給されるように
して、可変容量ダイオードＤ１、Ｄ２に印加される制御
電圧を固定化する。この状態で、制御回路（ＣＰＵ）１
７から、プリセット回路１６のＤＡＣ（ＤＡ変換器）に
制御電圧データを与え、電力制御発振器の出力周波数が
所要の周波数になるように、可変容量ダイオードＤ３に
印加する制御電圧を調整する。次にＣＰＵ１７により、
各周波数毎にこの制御電圧データを求め、プリセット回
路１６のＲＯＭに対するアドレスを定めて、予め各周波
数毎の制御電圧データをＲＯＭに書き込んでおく。
る。このプリセット回路１６内のＲＯＭに、制御電圧デ
ータを書き込む調整作業時には、まず、切替回路１８を
プリセット回路１６側に切り替え、共振回路１３に、Ｖ
ref2＝Ｖcc／２の固定的な制御電圧が供給されるように
して、可変容量ダイオードＤ１、Ｄ２に印加される制御
電圧を固定化する。この状態で、制御回路（ＣＰＵ）１
７から、プリセット回路１６のＤＡＣ（ＤＡ変換器）に
制御電圧データを与え、電力制御発振器の出力周波数が
所要の周波数になるように、可変容量ダイオードＤ３に
印加する制御電圧を調整する。次にＣＰＵ１７により、
各周波数毎にこの制御電圧データを求め、プリセット回
路１６のＲＯＭに対するアドレスを定めて、予め各周波
数毎の制御電圧データをＲＯＭに書き込んでおく。
【００１０】この調整が終了した後、実際のＰＬＬ動作
を行うときは、切替回路１８はＬＦ２側に切り替えられ
る。このため、可変容量ダイオードＤ１、Ｄ２に印加さ
れる制御電圧は、ＰＬＬループで検出される位相誤差信
号に応じて変動する。しかしこの実動作時には、各周波
数を設定するとき、ＣＰＵ１７からプリセット回路１６
のＲＯＭに対し、その周波数に対応して予め定められた
アドレスをアクセスして格納された制御電圧データを読
み出し、ＤＡＣ（ＤＡ変換器）に該制御電圧データを与
えて、可変容量ダイオードＤ３に所定の制御電圧が与え
られる。したがって、上述したように、調整時に、可変
容量ダイオードＤ１、Ｄ２に印加される制御電圧を固定
値（例えばＶcc／２）に設定した状態で、電圧制御発振
器の出力周波数が所要の周波数になるように調整してい
るので、逆に、実動作時においては、可変容量ダイオー
ドＤ３にその制御電圧を印加すれば、可変容量ダイオー
ドＤ１、Ｄ２に印加される制御電圧はほぼＶcc／２を中
心にして、ＰＬＬ制御動作が行われることになる。上記
の動作中、所要の周波数を設定するときは、ＣＰＵ１７
から、周波数分周器（ＦＤ）１９、位相誤差検出回路
（ＰＤ）１１、プリセット回路１６のＤＡＣに対し各々
分周比データやＤ３電圧制御データ等が出力され、電圧
制御発振器はその設定した周波数で発振を行うものであ
る。
を行うときは、切替回路１８はＬＦ２側に切り替えられ
る。このため、可変容量ダイオードＤ１、Ｄ２に印加さ
れる制御電圧は、ＰＬＬループで検出される位相誤差信
号に応じて変動する。しかしこの実動作時には、各周波
数を設定するとき、ＣＰＵ１７からプリセット回路１６
のＲＯＭに対し、その周波数に対応して予め定められた
アドレスをアクセスして格納された制御電圧データを読
み出し、ＤＡＣ（ＤＡ変換器）に該制御電圧データを与
えて、可変容量ダイオードＤ３に所定の制御電圧が与え
られる。したがって、上述したように、調整時に、可変
容量ダイオードＤ１、Ｄ２に印加される制御電圧を固定
値（例えばＶcc／２）に設定した状態で、電圧制御発振
器の出力周波数が所要の周波数になるように調整してい
るので、逆に、実動作時においては、可変容量ダイオー
ドＤ３にその制御電圧を印加すれば、可変容量ダイオー
ドＤ１、Ｄ２に印加される制御電圧はほぼＶcc／２を中
心にして、ＰＬＬ制御動作が行われることになる。上記
の動作中、所要の周波数を設定するときは、ＣＰＵ１７
から、周波数分周器（ＦＤ）１９、位相誤差検出回路
（ＰＤ）１１、プリセット回路１６のＤＡＣに対し各々
分周比データやＤ３電圧制御データ等が出力され、電圧
制御発振器はその設定した周波数で発振を行うものであ
る。
【００１１】次に、可変容量ダイオードＤ１、Ｄ２に印
加される制御電圧の中心をＶcc／２にする必要性につい
て説明する。可変容量ダイオードＤ１、Ｄ２に印加され
る制御電圧は、０〜Ｖccの範囲である。ＰＬＬループに
よる実動作の制御時には、可変容量ダイオードＤ１、Ｄ
２に印加される制御電圧は上記の範囲で変動する。この
ため、周波数の設定が、最大電圧値(Ｖcc)又は最小電圧
値(０)付近を中心に設定されている場合、ＰＬＬループ
による変動で０〜Ｖccまでの印加電圧の変動範囲を超え
てしまい、所要の周波数の発振が実現できなくなる。こ
れを防ぐためにＰＬＬループの変動に対する制御電圧の
可変変動幅が最大になるように、可変容量ダイオードＤ
１、Ｄ２に印加する制御電圧を、０〜Ｖccの範囲の中心
のＶcc／２に設定するのである。
加される制御電圧の中心をＶcc／２にする必要性につい
て説明する。可変容量ダイオードＤ１、Ｄ２に印加され
る制御電圧は、０〜Ｖccの範囲である。ＰＬＬループに
よる実動作の制御時には、可変容量ダイオードＤ１、Ｄ
２に印加される制御電圧は上記の範囲で変動する。この
ため、周波数の設定が、最大電圧値(Ｖcc)又は最小電圧
値(０)付近を中心に設定されている場合、ＰＬＬループ
による変動で０〜Ｖccまでの印加電圧の変動範囲を超え
てしまい、所要の周波数の発振が実現できなくなる。こ
れを防ぐためにＰＬＬループの変動に対する制御電圧の
可変変動幅が最大になるように、可変容量ダイオードＤ
１、Ｄ２に印加する制御電圧を、０〜Ｖccの範囲の中心
のＶcc／２に設定するのである。
【００１２】上述した様に、電圧制御発振器の変調感度
を高くした場合には、発振周波数の可変範囲が広くでき
るものの、反面、外部因子による揺らぎ等の浮遊容量変
化に対して俊敏に追従してしまい、発振周波数が不要に
変動してしまう問題が有る。一方、電圧制御発振器の変
調感度を単純に低くしただけでは、外部因子による揺ら
ぎ等の浮遊容量変化による発振周波数の変動は抑えるこ
とができるものの、必要な発振周波数の可変範囲をカバ
ーできない。図３は従来の周波数シンセサイザの変調感
度特性の一例を示すグラフである。例えば、公共用ディ
ジタル無線システムに使用する無線機のシンセサイザの
発振周波数は、310.9MHz〜313.2MHzの周波数範囲が必要
であるが、上記変調感度を200kHz程度に抑えた場合、従
来の電圧制御発振器の構成では、上述のように必要な周
波数範囲をカバーすることができない。
を高くした場合には、発振周波数の可変範囲が広くでき
るものの、反面、外部因子による揺らぎ等の浮遊容量変
化に対して俊敏に追従してしまい、発振周波数が不要に
変動してしまう問題が有る。一方、電圧制御発振器の変
調感度を単純に低くしただけでは、外部因子による揺ら
ぎ等の浮遊容量変化による発振周波数の変動は抑えるこ
とができるものの、必要な発振周波数の可変範囲をカバ
ーできない。図３は従来の周波数シンセサイザの変調感
度特性の一例を示すグラフである。例えば、公共用ディ
ジタル無線システムに使用する無線機のシンセサイザの
発振周波数は、310.9MHz〜313.2MHzの周波数範囲が必要
であるが、上記変調感度を200kHz程度に抑えた場合、従
来の電圧制御発振器の構成では、上述のように必要な周
波数範囲をカバーすることができない。
【００１３】図４は本発明による周波数シンセサイザの
変調感度特性の一例を示すグラフである。本発明では、
共振回路１３に新たに可変容量ダイオードＤ３を設け、
設定された発振周波数に対応して、この可変容量ダイオ
ードＤ３へ所定の制御電圧を印加するためのプリセット
回路を具備しているので、制御電圧の値を変えることに
より、可変容量ダイオードＤ３の容量値を変化させて共
振回路１３のインピーダンスを変化させ、もって発振周
波数を変化させることによって、変調感度を低く保ちつ
つ、且つ電圧制御発振器の可変周波数帯域を極めて広い
周波数帯域とすることができる。例えば、図４に示すよ
うに、可変容量ダイオードＤ３に印加する制御電圧を切
り換えることによって、変調感度を200kHz程度に抑えつ
つ、上述した公共用ディジタル無線システムで必要な周
波数範囲の310.9MHz〜313.2MHzの周波数範囲を十分にカ
バーすることができる。このように、変調感度を低く抑
えているので、外部因子による揺らぎ等の浮遊容量変化
による発振周波数の変動を抑圧でき、且つ可変周波数帯
域が極めて広い電圧制御発振器を実現することができ
る。
変調感度特性の一例を示すグラフである。本発明では、
共振回路１３に新たに可変容量ダイオードＤ３を設け、
設定された発振周波数に対応して、この可変容量ダイオ
ードＤ３へ所定の制御電圧を印加するためのプリセット
回路を具備しているので、制御電圧の値を変えることに
より、可変容量ダイオードＤ３の容量値を変化させて共
振回路１３のインピーダンスを変化させ、もって発振周
波数を変化させることによって、変調感度を低く保ちつ
つ、且つ電圧制御発振器の可変周波数帯域を極めて広い
周波数帯域とすることができる。例えば、図４に示すよ
うに、可変容量ダイオードＤ３に印加する制御電圧を切
り換えることによって、変調感度を200kHz程度に抑えつ
つ、上述した公共用ディジタル無線システムで必要な周
波数範囲の310.9MHz〜313.2MHzの周波数範囲を十分にカ
バーすることができる。このように、変調感度を低く抑
えているので、外部因子による揺らぎ等の浮遊容量変化
による発振周波数の変動を抑圧でき、且つ可変周波数帯
域が極めて広い電圧制御発振器を実現することができ
る。
【００１４】次に、上述した電圧制御発振器を含むＰＬ
Ｌ周波数シンセサイザを有する電子機器、例えば無線機
における基板内の実装配置について説明する。図６は、
無線機の基板構成の一例を示すブロック図である。図６
に示す様に、この無線機は、制御基板１０１とシンセサ
イザ基板１０５の少なくとも２種類の基板を備えてい
る。制御基板１０１においては、制御用マイコン（ＣＰ
Ｕ）１０２とＲＯＭ１０４が実装され、このＣＰＵ１０
２とＲＯＭ１０４は、バスライン１０３で接続されてい
る。また、ＲＯＭ１０４には、上述した電圧制御発振器
のプリセット回路を制御するための制御電圧データの
他、ＰＬＬ回路１０６の分周比を設定する分周比設定デ
ータ等が格納されている。一方、シンセサイザ基板１０
５には、ＰＬＬ回路１０６、ＬＰＦ１０７、プリセット
回路を含むＶＣＯ１０８、プリセット回路制御用ＤＡ変
換器（ＤＡＣ）１０９が実装されている。このプリセッ
ト回路を含むＶＣＯ１０８には、上記図１のプリセット
回路１６中のＲＯＭとＤＡＣを除く回路が含まれてい
る。また、ＰＬＬ回路１０６は、回路内に周波数分周器
（ＦＤ）と位相比較器を含み、設定された分周比に応じ
て、ＶＣＯ１０８からの帰還信号を分周し、位相比較器
において、この分周された信号と基準周波数信号とを比
較して両者の位相誤差信号を生成し、ＬＰＦ１０７を介
してＶＣＯ１０８へ供給するように構成されている。制
御基板１０１のＣＰＵ１０２は、バスライン１１０、１
１３を介してシンセサイザ基板１０５のＰＬＬ回路１０
６とＤＡＣ１０９を制御する。また、図示されていない
が、このＣＰＵ１０２は、送信用、受信用等の複数系統
のＰＬＬ周波数シンセサイザの制御を行うことができる
ものである。ここで、シンセサイザ基板１０５におい
て、実装される部品の性能のばらつきや印加される電源
電圧のばらつき等が有るため、プリセット回路を含むＶ
ＣＯ１０８に与える制御電圧データは、基板毎に異なる
データが必要となる。従って、例えば、保守作業時に、
シンセサイザ基板１０５を交換する必要が生じた場合、
シンセサイザ基板１０５を交換する毎に、制御基板１０
１内のＲＯＭ１０４の制御データを書き替える必要が生
じ、保守作業が大変煩わしく、また作業時間が長くなる
問題がある。
Ｌ周波数シンセサイザを有する電子機器、例えば無線機
における基板内の実装配置について説明する。図６は、
無線機の基板構成の一例を示すブロック図である。図６
に示す様に、この無線機は、制御基板１０１とシンセサ
イザ基板１０５の少なくとも２種類の基板を備えてい
る。制御基板１０１においては、制御用マイコン（ＣＰ
Ｕ）１０２とＲＯＭ１０４が実装され、このＣＰＵ１０
２とＲＯＭ１０４は、バスライン１０３で接続されてい
る。また、ＲＯＭ１０４には、上述した電圧制御発振器
のプリセット回路を制御するための制御電圧データの
他、ＰＬＬ回路１０６の分周比を設定する分周比設定デ
ータ等が格納されている。一方、シンセサイザ基板１０
５には、ＰＬＬ回路１０６、ＬＰＦ１０７、プリセット
回路を含むＶＣＯ１０８、プリセット回路制御用ＤＡ変
換器（ＤＡＣ）１０９が実装されている。このプリセッ
ト回路を含むＶＣＯ１０８には、上記図１のプリセット
回路１６中のＲＯＭとＤＡＣを除く回路が含まれてい
る。また、ＰＬＬ回路１０６は、回路内に周波数分周器
（ＦＤ）と位相比較器を含み、設定された分周比に応じ
て、ＶＣＯ１０８からの帰還信号を分周し、位相比較器
において、この分周された信号と基準周波数信号とを比
較して両者の位相誤差信号を生成し、ＬＰＦ１０７を介
してＶＣＯ１０８へ供給するように構成されている。制
御基板１０１のＣＰＵ１０２は、バスライン１１０、１
１３を介してシンセサイザ基板１０５のＰＬＬ回路１０
６とＤＡＣ１０９を制御する。また、図示されていない
が、このＣＰＵ１０２は、送信用、受信用等の複数系統
のＰＬＬ周波数シンセサイザの制御を行うことができる
ものである。ここで、シンセサイザ基板１０５におい
て、実装される部品の性能のばらつきや印加される電源
電圧のばらつき等が有るため、プリセット回路を含むＶ
ＣＯ１０８に与える制御電圧データは、基板毎に異なる
データが必要となる。従って、例えば、保守作業時に、
シンセサイザ基板１０５を交換する必要が生じた場合、
シンセサイザ基板１０５を交換する毎に、制御基板１０
１内のＲＯＭ１０４の制御データを書き替える必要が生
じ、保守作業が大変煩わしく、また作業時間が長くなる
問題がある。
【００１５】このような問題を解決し、保守作業時等、
電子機器の基板を交換する際の作業性を配慮した実施例
について、図５を参照して説明する。図５は、本発明に
よる無線機の基板構成の一例を示すブロック図である。
上述の例と同様に、この無線機は、制御基板１０１とシ
ンセサイザ基板１０５の少なくとも２種類の基板を備え
ている。図５において、上述した図６の例と同じ回路部
品については、同じ符号を付記している。本例では、プ
リセット回路を含むＶＣＯ１０８と、プリセット回路用
の制御電圧データを格納したプリセット回路専用ＲＯＭ
１１２とを、同じシンセサイザ基板１０５内に実装配置
するようにしている。ここで、このプリセット回路専用
ＲＯＭ１１２に記憶された制御電圧データは、シンセサ
イザ基板内の回路部品のばらつき等を配慮して、個々の
シンセサイザ基板毎に対応する固有の制御電圧データが
格納されている。このプリセット回路専用ＲＯＭ１１２
は制御基板１０１のＣＰＵ１０２により、バスライン１
１３を介して制御される。一方、シンセサイザ基板１０
５のＰＬＬ回路１０６に対する制御データは、個々のシ
ンセサイザ基板によってばらつきことは無いので、図６
の例と同様に、制御基板１０１内のＲＯＭ１０４に格納
されている。ここで、例えば、保守作業時に、シンセサ
イザ基板１０５を交換する必要が生じた場合でも、ＣＰ
Ｕ１０２からプリセット回路専用ＲＯＭ１１２に対する
制御は、所定のアドレスを指定するだけの同一の制御で
良いことになる。従って、シンセサイザ基板１０５を交
換する毎に、制御基板１０１内のＲＯＭ１０４の制御デ
ータを書き替える必要が無く、保守作業が容易になり、
また作業時間を短縮化することができる。
電子機器の基板を交換する際の作業性を配慮した実施例
について、図５を参照して説明する。図５は、本発明に
よる無線機の基板構成の一例を示すブロック図である。
上述の例と同様に、この無線機は、制御基板１０１とシ
ンセサイザ基板１０５の少なくとも２種類の基板を備え
ている。図５において、上述した図６の例と同じ回路部
品については、同じ符号を付記している。本例では、プ
リセット回路を含むＶＣＯ１０８と、プリセット回路用
の制御電圧データを格納したプリセット回路専用ＲＯＭ
１１２とを、同じシンセサイザ基板１０５内に実装配置
するようにしている。ここで、このプリセット回路専用
ＲＯＭ１１２に記憶された制御電圧データは、シンセサ
イザ基板内の回路部品のばらつき等を配慮して、個々の
シンセサイザ基板毎に対応する固有の制御電圧データが
格納されている。このプリセット回路専用ＲＯＭ１１２
は制御基板１０１のＣＰＵ１０２により、バスライン１
１３を介して制御される。一方、シンセサイザ基板１０
５のＰＬＬ回路１０６に対する制御データは、個々のシ
ンセサイザ基板によってばらつきことは無いので、図６
の例と同様に、制御基板１０１内のＲＯＭ１０４に格納
されている。ここで、例えば、保守作業時に、シンセサ
イザ基板１０５を交換する必要が生じた場合でも、ＣＰ
Ｕ１０２からプリセット回路専用ＲＯＭ１１２に対する
制御は、所定のアドレスを指定するだけの同一の制御で
良いことになる。従って、シンセサイザ基板１０５を交
換する毎に、制御基板１０１内のＲＯＭ１０４の制御デ
ータを書き替える必要が無く、保守作業が容易になり、
また作業時間を短縮化することができる。
【００１６】
【発明の効果】以上説明したように本発明によれば、変
調感度を低く保ちつつ、且つ周波数可変範囲を広くし
た、電圧制御発振器を実現することができる。また、可
変コイルを用いていないため、物理的振動に対して生ず
る発振周波数の変動についても抑えることができる。さ
らに、電圧制御発振器を有する電子機器において、保守
作業時等、電子機器の基板を交換する際の作業を容易化
し、作業時間を短縮化することができる。
調感度を低く保ちつつ、且つ周波数可変範囲を広くし
た、電圧制御発振器を実現することができる。また、可
変コイルを用いていないため、物理的振動に対して生ず
る発振周波数の変動についても抑えることができる。さ
らに、電圧制御発振器を有する電子機器において、保守
作業時等、電子機器の基板を交換する際の作業を容易化
し、作業時間を短縮化することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す回路図。
【図２】従来の周波数シンセサイザの構成を示す回路
図。
図。
【図３】従来の周波数シンセサイザの変調感度特性の一
例を示すグラフ。
例を示すグラフ。
【図４】本発明による周波数シンセサイザの変調感度特
性の一例を示すグラフ。
性の一例を示すグラフ。
【図５】本発明による無線機の基板構成の一例を示すブ
ロック図。
ロック図。
【図６】無線機の基板構成の一例を示すブロック図。
１，11：位相誤差検出回路（ＰＤ）、 ２，12：ループ
フィルタ（ＬＦ）、３，13：電圧制御発振器の共振回
路、 ４，14：電圧制御発振器の発振回路、５，15：電
圧制御発振器の増幅回路、 ９，19：分周器（ＦＤ） 16：プリセット回路、 17：制御回路
（ＣＰＵ）、18：切替回路、101 ：制御基板、
102 ：制御用マイコン（ＣＰＵ）、103，1
11：ＣＰＵ−ＲＯＭ間バスライン、104 ：ＲＯＭ、
105 ：シンセサイザ基板、106 ：Ｐ
ＬＬ回路、 107 ：ＬＰＦ、108 ：プ
リセット回路を含むＶＣＯ、109 ：プリセット回路制御
用ＤＡ変換器（ＤＡＣ）、110 ：ＰＬＬ回路制御用バス
ライン、 112 ：プリセット回路専用ＲＯＭ、113 ：制
御データ設定用バスライン。
フィルタ（ＬＦ）、３，13：電圧制御発振器の共振回
路、 ４，14：電圧制御発振器の発振回路、５，15：電
圧制御発振器の増幅回路、 ９，19：分周器（ＦＤ） 16：プリセット回路、 17：制御回路
（ＣＰＵ）、18：切替回路、101 ：制御基板、
102 ：制御用マイコン（ＣＰＵ）、103，1
11：ＣＰＵ−ＲＯＭ間バスライン、104 ：ＲＯＭ、
105 ：シンセサイザ基板、106 ：Ｐ
ＬＬ回路、 107 ：ＬＰＦ、108 ：プ
リセット回路を含むＶＣＯ、109 ：プリセット回路制御
用ＤＡ変換器（ＤＡＣ）、110 ：ＰＬＬ回路制御用バス
ライン、 112 ：プリセット回路専用ＲＯＭ、113 ：制
御データ設定用バスライン。
Claims (7)
- 【請求項１】 少なくとも第１の可変容量手段を含む共
振回路を有する電圧制御発振器において、 上記共振回路に第２の可変容量手段を備えると共に、設
定された発振周波数に対応して上記第２の可変容量手段
へ所定の制御電圧を与えるプリセット回路を具備するこ
とを特徴とする電圧制御発振器。 - 【請求項２】 請求項１に記載の電圧制御発振器におい
て、 上記プリセット回路は、上記第１の可変容量手段への制
御電圧を固定値とした状態で、当該電圧制御発振器を設
定された発振周波数で発振せしめる所定の制御電圧を上
記第２の可変容量手段へ与えるプリセット回路であるこ
とを特徴とする電圧制御発振器。 - 【請求項３】 請求項２に記載の電圧制御発振器におい
て、 上記プリセット回路は、上記第２の可変容量手段へ与え
る所定の制御電圧データを格納した記憶手段を具備する
ことを特徴とする電圧制御発振器。 - 【請求項４】 請求項３に記載の電圧制御発振器におい
て、 当該電圧制御発振器と上記記憶手段を同一基板内に実装
配置したことを特徴とする電圧制御発振器。 - 【請求項５】 請求項２に記載の電圧制御発振器におい
て、 上記固定値は、電源電圧の１／２（Ｖcc／２）の電圧値
としたことを特徴とする電圧制御発振器。 - 【請求項６】 請求項５に記載の電圧制御発振器におい
て、上記共振回路にセミリジットケーブルを用いたこと
を特徴とする電圧制御発振器。 - 【請求項７】 周波数シンセサイザを構成する電圧制御
発振器において、共振回路にセミリジットケーブルを用
いたことを特徴とする電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190163A JPH1141030A (ja) | 1997-07-15 | 1997-07-15 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190163A JPH1141030A (ja) | 1997-07-15 | 1997-07-15 | 電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141030A true JPH1141030A (ja) | 1999-02-12 |
Family
ID=16253484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9190163A Pending JPH1141030A (ja) | 1997-07-15 | 1997-07-15 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1141030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540597A (ja) * | 1999-03-19 | 2002-11-26 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 改善された集積型の発振器及び調整可能な回路 |
| US7002424B2 (en) | 2002-05-13 | 2006-02-21 | Fujitsu Media Devices Limited | Oscillator having voltage dividing circuit |
-
1997
- 1997-07-15 JP JP9190163A patent/JPH1141030A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540597A (ja) * | 1999-03-19 | 2002-11-26 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 改善された集積型の発振器及び調整可能な回路 |
| US7002424B2 (en) | 2002-05-13 | 2006-02-21 | Fujitsu Media Devices Limited | Oscillator having voltage dividing circuit |
| US7330083B2 (en) | 2002-05-13 | 2008-02-12 | Fujitsu Media Devices Limited | Oscillator having voltage dividing circuit |
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