JPH1139068A - 動的な帯域幅割り当てを行う光コンピュータ・バス - Google Patents

Abstract

(57)【要約】 【課題】 バスに関連する伝送線効果に依存しない性能
を提供すること。 【手段】 コンピュータ内での使用のための信号通信装
置は、コンピュータ・サブシステム要素間の光コンピュ
ータ・バス４０を形成する光ファイバーを備え、該光フ
ァイバーに入力光コネクタ・カード４９Ａ〜４９Ｄが接
続される。各入力光コネクタ・カードはシステム・クロ
ックの整数倍で動作する動的送信帯域幅割り当て器を備
える。動的送信帯域幅割り当て器により、光信号は動的
に割り当てられたタイム・スロットの期間に光コンピュ
ータ・バスに印加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、コンピュータ・
バスに関するものであり、特に、従来のコンピュータ・
バスの設計に関連する物理的な制約を回避するために、
光ファイバーで実現したコンピュータ・バスに関する。

【０００２】

【従来の技術】コンピュータ・バスは、複数のコンピュ
ータ・サブシステムを接続するために使用される通信リ
ンクである。例えば、コンピュータ・バスはメモリとプ
ロセッサを連結するためやプロセッサを入力／出力（Ｉ
／Ｏ）装置と連結するために使用される。従来、コンピ
ュータ・バスは次のように分類される：プロセッサ・メ
モリ間バス（ｐｒｏｃｅｓｓｏｒ−ｍｅｍｏｒｙ ｂｕ
ｓ）、Ｉ／Ｏバス及びバックプレイン（ｂａｃｋｐｌａ
ｎｅ）・バス。プロセッサ・メモリ間バスは短くて一般
には高速であり、メモリとプロセッサの間の帯域幅を最
大化するためにメモリ・システムとの間で整合が取られ
る。これに反して、Ｉ／Ｏバスは長く、多種の装置が接
続され得、接続された装置のデータ帯域幅が広いことが
多い。バックプレイン・バスはプロセッサ、メモリ及び
Ｉ／Ｏ装置が単一のバス上に共存できるように設計され
る。バックプレイン・バスはプロセッサとメモリ間の通
信要求と、Ｉ／Ｏ装置とメモリ間の通信要求とのバラン
スを取る。バックプレイン・バスは、典型的にはコンピ
ュータ・バックプレインに組込まれているという事実
（コンピュータ・シャーシー内の基本的相互接続構造）
から、その名前が付けられた。プロセッサ、メモリ及び
Ｉ／Ｏはバックプレインに接続され、通信のためにバッ
クプレイン・バスを使用する。

【０００３】プロセッサ・メモリ間バスはデザイン・ス
ペシフィック（ｄｅｓｉｇｎ−ｓｐｅｃｉｆｉｃ）であ
ることが多く、Ｉ／Ｏバス及びバックプレイン・バスは
工業標準によって確立されたパラメータを持つ標準的な
バスであることが多い。バス形式の区別を明細に述べる
ことは、ますます困難になってきている。かくて、本明
細書においては、コンピュータ・バスはプロセッサ・メ
モリ間バス、Ｉ／Ｏバス及びバックプレイン・バスの全
部を包含するものとする。

【０００４】コンピュータ・バスの課題は、全部の入力
／出力が単一のバスを通過しなければならないので通信
隘路が生じるということである。つまり、バスの帯域幅
はコンピュータのスループットを制限する。現存のコン
ピュータ・バスに関連する物理的な制約は、コンピュー
タで一般に利用可能な、利用可能性能の向上を制限し始
めている。

【０００５】現存のコンピュータ・バス設計の物理的な
動作及び制約は、図１を参照することによりほぼ充分に
認識できる。図１はバックプレイン２２上に位置するコ
ンピュータ・バス２０を示している。コンピュータ・バ
ス２０は伝送線を形成する一組のワイヤである。無作為
の数のシステム・カード２４Ａ〜２４Ｎがコンピュータ
・バス２０に接続される。例えば、システム・カードは
ビデオ処理カード、メモリ制御器カード、Ｉ／Ｏ制御器
カード及びネットワーク・カードを含む。それぞれのシ
ステム・カードはコネクタ２６を介してコンピュータ・
バス２０に接続される。つまり、それぞれのシステム・
カードはコンピュータ・バス２０を形成する一組のワイ
ヤに電気的に接続される。その結果、１つのシステム・
カード、例えばシステム・カード２４Ａはコンピュータ
・バス２０上に情報を書き込むことにより、他のシステ
ム・カード、例えばシステム・カード２４Ｎと通信する
ことができる。一つのシステム・カードのみが一時にコ
ンピュータ・バス２０上に情報を書き込むことができ、
かくして、他のシステム・カードはコンピュータ・バス
２０に情報を書き込むのを待機するという性能上の隘路
をコンピュータ・バス２０は生成する。

【０００６】図１に示すような従来のコンピュータ・バ
スに関連する他の課題は、複雑な電気的現象によって性
能が制限されるということである。例えば、コネクタ２
６は有効にコンピュータ・バスを伝送線セグメントへ分
割し、そのために、複雑な伝送線効果が生じる。なお、
伝送線セグメントは、コンピュータ・バス２０に接続さ
れたシステム・カードの数に依存して変動する。コンピ
ュータ・バス２０のこうした周期的な装荷のために、バ
スの性能を最適化することが困難になる。さらに、それ
ぞれのコネクタ２６は並列容量及び直列インダクタンス
を持つ集中不連続（ｌｕｍｐｅｄ ｄｉｓｃｏｎｔｉｎ
ｕｉｔｙ）を生じるので、コンピュータ・バス２０の電
気的特性が複雑になってしまう。なお、コンピュータ・
バス２０のワイヤとコンピュータ・バス２６へのワイヤ
との間で「Ｔ接続」が形成される。このＴ接続はコンピ
ュータ・バス２０の電気的特性を複雑化する。

【０００７】それぞれのシステム・カード２４Ａ〜２４
Ｎは、各システム・カードに関連する基本動作を実施す
るカード論理回路３０に接続された送受信回路２８を含
む。送受信回路２８はコンピュータ・バス２０上で情報
を読み書きするのに使用される。すなわち、カード論理
回路３０は情報を処理し、送受信回路２８は処理された
情報をコンピュータ・バス２０に書き込む。送受信回路
２８には別の複雑さが生じる。例えば、伝送線セグメン
トはそれぞれのコネクタ２６とそれぞれの送受信回路と
の間に形成される。また、送受信回路２８は、回路設
計、送受信回路の電気的状態及びパッケージングに依存
するインピーダンスをパッケージ・ピンにおいて呈す
る。

【０００８】要するに、コンピュータ・バス２０は伝送
線を構成するが、並列容量及び直列インダクタンスを持
つ集中不連続を形成する伝送線セグメントとコネクタの
ようなファクターによって、複雑な電気的相互作用を生
じてしまう。コンピュータ・バス２０は、反射や不整合
のような伝送線効果を低減するために終端抵抗（Ｒ）で
終端される。それにもかかわらず、この種の解決はコン
ピュータ・バス２０に関連する伝送線の課題全部を克服
するわけではない。

【０００９】こうした複雑な電気的相互作用を仮定する
と、コンピュータ・バス２０上の信号は均一な立ち上が
りを経験しない。すなわち、コンピュータ・バス２０が
完全な伝送線であれば、コンピュータ・バス２０に書き
込まれたハイの信号（デジタルの１）は均一な立ち上が
りを経験する。しかし、コンピュータ・バス２０の複雑
な電気的相互作用のために、ハイの信号は、１つ以上の
不要な（ｓｐｕｒｉｏｕｓ）信号遷移を経験してから、
処理される最終のピーク値に到達することが多い。信号
が落ち着くのを待っていると、遅れが生じる。別の課題
は、コンピュータ・バス２０上での複雑な電気的相互作
用は大電力の駆動信号を、したがって一層の電力消散を
必要とするということである。

【００１０】

【発明が解決しようとする課題】これらの課題をコンピ
ュータ・バス２０の電気的特性を変えることで回避する
ことは困難である。すなわち、コンピュータ・バス２０
の性能を確立する複雑なファクターのゆえに、改良され
た伝送線特性を持つバスを設計することは困難である。
したがって、従来のバスに関連する複雑な伝送線効果に
依存しない性能を持つ新たな形式のバスを設計すること
が極めて望ましい。

【００１１】

【課題を解決するための手段】この発明の一つの実施の
形態は、コンピュータの一組のコンピュータ・サブシス
テム要素の間の光コンピュータ・バスを形成するよう構
成された一組の光ファイバーを備える。一組の入力光コ
ネクタ・カードが一組の光ファイバーに接続される。そ
れぞれの入力光コネクタ・カードは、それそれのコンピ
ュータ・システム・クロック信号サイクル毎に一組のバ
ス・タイム・スロットが利用可能なようにコンピュータ
・システム・クロック信号の倍数で動作する光バス・ク
ロック信号に応答する動的送信帯域幅割り当て器を備え
る。動的送信帯域幅割り当て器は、動的に割り当てられ
るバス・タイム・スロットの期間に光コンピュータ・バ
スに光信号を印加するのを許容する。このようにして、
光コンピュータ・バスの帯域幅を、単一のコンピュータ
・システム・クロック信号サイクルの期間に、異なるコ
ンピュータ・サブシステム要素に動的に割り当てること
ができる。

【００１２】光コンピュータ・バスは極めて高速であ
り、バス信号はほぼ光速で（光ファイバーの屈折率×光
速で）移動する。コンピュータ・バスの動作が従来のコ
ンピュータ・バスに関連する伝送線効果と妥協すること
はない。また、この発明の光コンピュータ・バスは電気
的雑音の問題をこうむらない。光コンピュータ・バスは
小型であり、したがって、スペースが制約される現在の
コンピュータにとって理想的である。この発明のコンピ
ュータ・バスは、根本的に異なる設計及び構成にもかか
わらず、標準的な動作を行う。したがって、コンピュー
タ・バスは現存のコンピュータに使用でき、システム設
計者は公知のバス設計者技術に依存することができる。

【００１３】

【発明の実施の形態】図２は、この発明に係るデジタル
・ゲート・コンピュータ・バス４０（これはチップ・バ
スとも呼ばれる）を示している。この発明のチップ・バ
ス４０は、デジタル回路を用いて従来のコンピュータ・
バスが行う機能を実行する。すなわち、この発明のチッ
プ・バス４０は、一組の論理オア動作がコンピュータ・
バスのワイヤ上でワイヤード・オア動作として実行され
る必要がないように、これらの動作をデジタル・ゲート
により実行するのに用いられる。こうして、従来のコン
ピュータ・バスに関連する伝送線の課題が除去される。

【００１４】この発明の動作は簡単な例により一層良く
認識できよう。典型的には、コンピュータ・バスに接続
されたそれぞれのカードは、該コンピュータ・バスを形
成するＮ本のワイヤに対応するＮ個の通信ビットを有す
る。つまり、例えば、４個のカードがコンピュータ・バ
スに接続されていれば、それぞれのカードはコンピュー
タ・バスの指定されたワイヤに信号を書き込み、そこか
ら読み出す指定されたビットを有する。コンピュータ・
バス上の任意のカードがコンピュータ・バスのこの指定
されたワイヤにデジタルの１を書き込むならば、コンピ
ュータ・バス上の全部のカードはこの指定されたビット
に対してデジタルのハイの信号を読み取る。これは、配
線による回路（バスのワイヤ）によって実行される論理
オア動作である。この発明は、従来のコンピュータ・バ
スの物理的なワイヤを除去し、こうしたワイヤに関連す
る動作をデジタル・ゲートにより実行する。すなわち、
この発明のチップ・バス４０は、従来のコンピュータ・
バスに関連する伝送線の課題を除去するために、デジタ
ル・ゲートによって論理オア動作を行う。

【００１５】図２に戻ると、チップ・バス４０はバック
プレイン２２上に位置する。チップ・バス通信線４２は
チップ・バス４０に電気的に接続される。１つの実施の
形態においては、チップ・バス入力線４４は入力信号を
チップ・バス４０へ運び、チップ・バス４０は入力信号
に対して論理オア動作を行い、チップ・バス出力線４６
に印加される出力信号を発生する。チップ・バス通信線
４２はコネクタ４８Ａ〜４８Ｄに電気的に接続され、コ
ネクタ４８Ａ〜４８Ｄはカード４９Ａ〜４９Ｄに電気的
に接続される。コネクタ４８Ａ〜４８Ｄ及びカード４９
Ａ〜４９Ｄは当該分野で公知の形式のものである。つま
り、この発明のチップ・バス４０は従来のコンピュータ
構成と共に使用可能である。

【００１６】図３は、この発明のチップ・バスの１ビッ
トの実施の形態を示している。特に、図３はチップ・バ
ス・ビット・プロセッサ５０を示している。チップ・バ
ス・ビット・プロセッサ５０はワイヤードオア回路とし
て例示されている論理オア回路５１を備える。この発明
のこの実施の形態においては、チップ・バス・ビット・
プロセッサ５０は、インバータとして実現されているバ
ス入力信号ドライバ５４とインバータとして実現されて
いるバス出力信号ドライバ５６とを有するカード信号ド
ライバ５２を更に備える。

【００１７】図３のチップ・バス・ビット・プロセッサ
５０は単一ビットの入力信号をカード４９Ａ〜４９Ｄか
ら受け取る。特に、それぞれの単一ビットの入力信号は
バス入力信号ドライバ５４によって駆動されて論理オア
回路５１に印加される。単一ビットの入力信号が論理オ
ア回路５１上でデジタルの１であれば、全部の出力ノド
にハイの出力が生成される。図３の実施の形態において
は、ハイの出力信号はインバータ５６、６４によって処
理された後にカード論理回路６６によって認識される。

【００１８】図３に示すとおり、この発明の１つの実施
の形態においては、カード４９Ｂはカード送受信器６０
Ｂを備えることができる。この実施の形態においては、
カード送受信器６０Ｂはインバータとして実現された論
理出力信号ドライバ６２とインバータとして実現された
論理受信信号ドライバ６４とを備える。カード送受信器
６０Ｂからの信号は論理回路６６において従来どおりに
処理される。

【００１９】図４には、図３に示すのと同じ構成要素が
図示されているが、これらの構成要素はこの発明を一層
詳細に記述するために再配列されている。さらに、図４
は、４入力のオア・ゲートにより実現されるものとして
論理オア・ゲート５１を図示している。つまり、図４に
おいては、それぞれのカード４９Ａ〜４９Ｄはチップ・
バス入力線４４Ａ〜４４Ｄにそれぞれ印加される単一ビ
ット信号を生成することがわかる。これらの４つの信号
は４入力の論理オア・ゲート５１へ送られる。４入力の
オア・ゲート５１の出力は、それぞれのチップ・バス出
力線４６Ａ〜４６Ｄを介してカード４９Ａ〜４９Ｄへ戻
される。

【００２０】図５は、この発明に係る４ビット・デジタ
ル・ゲート・コンピュータ・バスを示している。この４
ビット・デジタル・ゲート・コンピュータ・バスは４つ
の処理カード４９Ａ〜４９Ｄと共に使用される。４ビッ
ト・デジタル・ゲート・コンピュータ・バスはパッケー
ジ・ピン７２を持つチップ・バス・パッケージ７０を備
える。この構造は標準のパッケージング技術を使って形
成することができる。パッケージ７０内には、４つのチ
ップ・バス・ビット・プロセッサ５０Ａ〜５０Ｄが入っ
ている。パッケージ７０はバックプレイン２２上に位置
する。

【００２１】それぞれの処理カード４９Ａ〜４９Ｄはチ
ップ・バス・ビット・プロセッサ５０Ａ〜５０Ｄの１つ
にそれぞれ印加される単一ビット信号を生成する。特
に、それぞれの処理カードはバックプレイン２２上に形
成されたチップ・バス入力線４４に印加される単一ビッ
ト信号を生成する。この信号はパッケージ・ピン７２に
到達し、パッケージ内部トレース７４を介してチップ・
バス・ビット・プロセッサ５０Ａ〜５０Ｄへ送られる。
チップ・バス・ビット・プロセッサ５０Ａ〜５０Ｄによ
る処理が完了した後、出力信号がバックプレイン２２に
形成されたチップ・バス出力線４６に印加される。チッ
プ・バス出力線４６は出力信号をそれぞれの処理カード
へ送り、標準の方法で処理させる。

【００２２】この発明についての詳細な説明を行ったの
で、ここで、種々の実施上の問題について説明する。こ
の発明で実現されるチップ・バス４０は、デジタル・ゲ
ートによって実現された物理的バスのシェアされた部分
を有することになり、ポイント間の配線を用いてドータ
ーボード（カード２４Ａ〜２４Ｎ）を接続する。ここで
用いられるように、ポイント間の配線は、２つのパッケ
ージのピンどおしを直接につなぐ配線を意味し、「Ｔ接
続」、「Ｙ接続」又は信号伝送を複雑化する関連の構成
及び信号源を含まない。

【００２３】図２に示すとおり、この発明の好ましい実
施の形態は個別のチップ・バス入力線４４とチップ・バ
ス出力線４６とを使用する。しかし、こうした接続を行
うために双方向線を用いることができる。双方向線は信
号を２のファクタで節約するが、同一の線で同時に送受
信することができる特別の送受信器を使わないならば、
単方向の技術により達成可能な速度に達することはでき
ない。最高速のシステムについては、差動同時双方向信
号方式をシステム雑音を低減するために用いることが有
益である。

【００２４】同時双方向送受信技術はエミッタ結合論理
において長年にわたり利用可能であったが、ピン上の信
号から出力信号を減算して入力信号を再生するために極
めて高性能の差動増幅器を備えることに依存する。同時
双方向信号方式はＣＭＯＳにおいて証明されたが、バイ
ポーラー装置の厳しい整合と高利得が実現できないため
に実行が困難である。

【００２５】適正に調停が行われる同期システムにおい
てチップ・バス４０が使用されるならば、バスを誰が駆
動しているかを制御するための制御信号を提供すること
は不要である。追加の制御信号は不要であるが、この発
明のチップ・バス４０は従来のバス構造よりも多くの配
線をバックプレイン上に必要とし、多くのピンを有する
ＩＣパッケージを必要とする。

【００２６】論理オア・ゲート５１は多くの方法で実現
可能である。例えば、４個から６個の入力を有するワイ
ド・ファンイン疑似ＮＭＯＳゲート（ｗｉｄｅ ｆａｎ
−ｉｎ ｐｓｅｕｄｏ−ＮＭＯＳ ｇａｔｅ）が好結果
を出した。６つよりも多い信号を処理するチップ・バス
・ビット・プロセッサ５０に対しては、一般にゲート・
ツリー（ｇａｔｅ ｔｒｅｅ）が必要である。

【００２７】カード４９Ａ〜４９Ｄからチップ・バス４
０までの電気的距離が伝送時間の半分前後より小さいな
らば、信号は終端されず、ドライバは極めて小さくてよ
い。線が終端されるに足るほど充分長いならば、重装荷
された従来のバスに関連する２０オーム以下の方式では
なく、５０〜１００オームの方式で動作することが可能
である。なお、終端は適正な大きさの駆動トランジスタ
によって行われる。

【００２８】チップ・バス４０を用いる１つの方法は、
従来のバス構造に対する差し込み式の置換（ｄｒｏｐ−
ｉｎ ｒｅｐｌａｃｅｍｅｎｔ）としてである。この様
式においては、チップ・バスは線の駆動が容易であるが
ために低電力の利点を提供し、ポイント間の配線が周期
的に装荷されないが故に伝搬遅延が小さく、しかも、バ
ス・トポロジは電気的な振る舞いから切り離される。チ
ップ・バスは、従来のバス構成に関連する多重反射雑音
や整定遅延を受けない。

【００２９】チップ・バス４０の第２の実現形態におい
ては、線の長さに制約が課される。これについては、全
部の線が等長である単方向の構成との関係で考察するの
が最も容易である。この場合、クロック・スキュー（ｃ
ｌｏｃｋ ｓｋｅｗ）がないと仮定したとき、信号の持
続時間は認識を保証するための最小の幅に設定され得
る。カード４９Ａ〜４９Ｄからチップ・バス４０までの
電気的距離は呼び出し時間（ｌａｔｅｎｃｙ）に関係す
るが、最大信号速度には影響しない。

【００３０】この発明のチップ・バス４０は極めて高速
である。チップ・バス４０のシミュレートした設計は線
当たり２．４ギガビット／秒のビット速度を示した。チ
ップ・バス４０を介しての遅延は３３０ピコ秒にすぎな
い。チップ・バス速度の一部分は、チップ・バス４０へ
の入力信号がパイプライン処理されるという事実に起因
する。この動作は図６に示される。図６のＡにおいて、
４つの入力信号Ａ、Ｂ、Ｃ、Ｄはそれそれチップ・バス
入力線４４Ａ〜４４Ｄによって時間Ｔｏに運ばれる。そ
れぞれの信号のパルス幅はＴｐとして示される信号クロ
ックのパルス幅に相当する。図６のＢは１クロック・サ
イクル後の、すなわちＴ＝Ｔｏ＋Ｔｐにおける４つの入
力信号の進行を示している。図６のＣはチップ・バス出
力線４６Ａ〜４６Ｄ上の同じ信号を示している。信号は
時間Ｔ＝Ｔｏ＋ｎＴｐにおいてチップ・バス出力線に現
れる（ここでｎはチップ・バス４０を介して信号を駆動
するのに必要なクロック・サイクル数である）。かく
て、図６から、チップ・バスへの入力信号及びチップ・
バスからの出力信号をサイクル毎に持つことができるこ
とがわかる。このパイプライン処理能力は従来のバス・
アーキテクチャによっては可能でなかった極めて高速な
処理速度をもたらす。

【００３１】現在のプロセッサ設計はラッチ間に約２０
個のゲートを有する。ラッチのセットアップ及び保持時
間の和はサイクル時間の約１０パーセント、すなわち単
位ゲート遅延の２倍である。チップ・バスは純粋な遅延
としてモデル化し得、パルス幅を変更することはできな
い。これは、１０個までのバス信号を１プロセッサ・サ
イクルにスタックできることを意味する。タイミングの
許容度に対してある程度のマージンが許されるならば、
サイクル当たり８つのトランザクションに近い実際の限
界が極めて注意深い設計により達成される。システム速
度に対する実際の制限は単一のパッケージ内のクロック
・スキュー及びビット間スキュー（ｂｉｔ−ｔｏ−ｂｉ
ｔ ｓｋｅｗ）である。バックプレイン２２上の配線に
ついての注意深い設計により、配線スキューをシステム
内の他の全部のスキュー以下に低減することができる。
クロック・スキューは自己補償型ドライバを用いること
により低く保つことができる。

【００３２】バスが充分広くて１つより多いパッケージ
７０を必要とするならば、２つの要素がビット間スキュ
ーに貢献する。１つの要素はパーツ間の平均の総遅延に
おける差であり、他の要素は単一のパーツ内のピンの間
の遅延の幅である。パーツ間の変動に対処する従来の方
法は、パーツを囲う（ｂｉｎ）ことである。これは歩留
まり損を生じず、同じ総遅延ダッシュ・ナンバーを持つ
パーツを任意の特定のボードに配置することが必要なだ
けである。アクティブな補償回路にパーツを組み込ん
で、平均の遅延を例えばボード上に印刷された基準遅延
と適合させることも可能である。

【００３３】パーツ内のビット間スキューは、ベンダー
のプロセス制御と、パーツの感度を処理の無作為の変動
に対して最小にするようチップの設計及びレイアウトの
期間に行われる特別の努力との組み合わせによって制御
される。

【００３４】クロック・プロトコルも遅延の変動の効果
に影響を与える。チップ毎に信号方式が信号源同期され
ていれば、すなわち、単一のチップ・バスによって運ば
れるビット群のそれぞれが独自のクロックを運んでいる
ならば、チップ間の遅延の変動に対する感度は最小にな
る。これにより、全部のビット群が適正に再整列される
ことを保証する受信機の設計に、ある程度の複雑さが追
加される。こうした誤差を補償するよう遅延ロック・ル
ープに基準入力を与えるために、クロック源を用いるこ
とができる。単一のチップ・バスの入力での信号到着時
間の誤差を信号パルス幅から直接に減算することが可能
である。

【００３５】それぞれの信号は、独自のクロックを例え
ば同期プロトコルとしてのマンチェスター符号化を用い
ることによって運ぶことができる。クロックを信号とし
て同一の線で運ぶ方法は帯域幅及び呼び出し時間のオー
バーヘッドを費やすことになる。自己クロック・プロト
コルを用いる利点は、１つの入力を他の入力に対する基
準として選定することにより、チップ・バスへの全部の
入力が積極的に個別に遅延補償できることである。これ
は、チップ・バスとシステム・チップの両方に対して働
くようになし得、相互接続におけるスキュー誤差を最小
にする副作用としてグローバル・クロック同期方法を提
供する。

【００３６】この発明に係るチップ・バス・システムに
おける利用可能な帯域幅は、ＩＣパッケージの寄生リア
クタンスと相互接続の寄生リアクタンスとによって低減
される。パッケージのリアクタンスは２つのメカニズ
ム、すなわち、信号の低域フィルタ処理及び雑音の導入
によって帯域幅を低減する。この問題は、ＩＣパッケー
ジが寄生要素（ｐａｒａｓｉｔｉｃｓ）によく注意して
設計されれば解決可能である。例えば、極めて小さい直
列インダクタンスに対して、及び、制御されたインピー
ダンスをパッドまで正しく維持するために、フリップ・
チップ回路を用いることができる。

【００３７】チップ・パッケージのグランド・リターン
経路のインダクタンスによって生じる同時切り換え雑音
（グランド・バウンス）及び信号間のクロストークも、
遷移が認識された場合に不確定性を導入する。帯域幅の
低減を回避するようパッケージの寄生要素を減らすため
に用いられる同じ手段も、雑音源を減らすのに役立つこ
とになる。

【００３８】システムの電力を下げたり、クロックを停
止させたりすることなくサーバーにおいてボードをスワ
ップ・アウトする能力は、新たなサーバーの設計に対す
る要件となった。これを従来のバス構造を用いて実現す
ることは困難である。なぜなら、ボードの挿入及び取り
外しはバックプレイン上に電気的過渡現象を生じるから
である。この発明のチップ・バスはこの問題に対する有
益な解を提供する。チップ・バス上の各ポートに対する
ディスエーブル・ピンは、その対応するピンを、出力が
駆動されず且つ入力が無視されるアイドル状態にするた
めに設けることができる。これにより、バスから取り外
され又はバスに差し込まれているボードは隔離される。
これらのディスエーブル信号の制御は、バックプレイン
・コネクタ上の可変の長さのフィンガーから導き出すこ
とができる。

【００３９】調停機能又はプロトコル機能を行うために
チップ・バス上に小さな状態機械を設けることは可能で
ある。プロトコル又は調停論理がチップ・バスに埋め込
まれていれば、２つの問題が生じる。第１の問題は、フ
ァンアウトを収容するのに必要な最小限よりもゲート深
さの方が大きいことである。第２の問題は、制御を調整
するためにチップ・バス間に接続が必要であるというこ
とである。両方の問題は呼び出し時間を長くし、帯域幅
を減らす。こうした問題は、バス・プロトコルと調停を
パイプライン処理することによって低減される。パイプ
ライン処理は中央での調停又は分散された調停によって
行うことができる。中央での調停の場合、バックプレイ
ン上のチップ・バスの近くに特別のアービター・チップ
が配置される。チップ・バスの性能を適合させるため
に、アービター・チップに対する全部の接続はポイント
間の接続でなければならず、線長は信号線に合うもので
なければならない。最短のパイプライン・シーケンス
は、要求、解決、許可及び転送である。分散された調停
は、バス上に存在するデバイスのそれぞれの上で同一の
状態機械を走らせることによって達成される。通常、こ
れにはＮ本（ただし、Ｎはデバイスの数である）の専用
の要求線が必要である。調停をパイプライン処理するこ
とが依然として要求される。

【００４０】状態機械又は他のインテリジェンスが用い
られない場合、論理的にはチップ・バスはバックプレイ
ン上の受動線と等価である。これにより、受動線は技術
がサポートする最大の速度で動作することができ、ま
た、実際のパッケージング上の制約に適応するようバス
はビット・スライスされる。

【００４１】双方向通信線の実現形態においては、パッ
ケージは信号方向を制御するための制御ピンを必要とす
る。典型的には、パッケージは２個の信号ピン当たり１
個の電力ピン又は接地ピンを必要とする。ピンと速度と
の標準的なトレードオフはパッケージ７０を設計すると
きに行われる。この発明のチップ・バス４０はプロセッ
サ・クロック速度の８倍までの速度でクロックされる。

【００４２】クロック・スキューを制御するためには、
市販のクロック分配チップを使用することが有利であ
る。このチップは、内部基準クロックに対する反射され
た信号の位相を測定することにより、スキューを補償す
る。

【００４３】パッケージ７０に必要なピン・カウント
は、多重チップに依存することにより可能な限り減らす
ことができる。１６個のカードをサポートする７０ビッ
トのバスは、個別の入力線と出力線とを使用する形式の
８個のチップ・バス４０により実現できる。それぞれの
チップ・バス４０は、同一のクロック速度で走るプロセ
ッサとバスとを有する４３２ピンのパッケージにおいて
形成される。これは、チップ・バスに対する制御信号を
必要としないという利点を持つうえ、バスがプロセッサ
・クロックの整数倍の速度で走るならば一層広い帯域幅
を提供することができる。

【００４４】図７は、この発明の他の実施の形態におけ
る光バス・ビット・プロセッサ８０を図示している。論
理の立場からは、光バス・ビット・プロセッサ８０は前
述のチップ・バス・ビット・プロセッサ５０と同じよう
に動作する。これらのプロセッサの差は、光バス・ビッ
ト・プロセッサ８０は光信号を処理するということであ
る。すなわち、デジタルのハイの状態は光パルスによっ
て表され、デジタルのローの状態は光パルスに不在によ
って表される。光バス・ビット・プロセッサ８０は光信
号に対して論理オア動作を実行する。

【００４５】スター・カップラーとも呼ばれる光バス・
ビット・プロセッサ８０は、ファイバー・リングとして
図示されている光ファイバー・リンク８４へ入力信号を
運ぶ一組のＮ本の入力光ファイバー（ｉｎｐｕｔ ｏｐ
ｔｉｃａｌ ｆｉｂｅｒ）８２Ａ〜８２Ｎを備える。一
組のＮ本の出力光ファイバー（ｏｕｔｐｕｔ ｏｐｔｉ
ｃａｌ ｆｉｂｅｒ）８６Ａ〜８６Ｎは出力信号を運
ぶ。この発明の前記の実施の形態と同様に、単一の入力
信号がデジタル的にオン（光信号に相当する）であれ
ば、ファイバー・リンク８４はそれぞれの出力光ファイ
バー８６Ａ〜８６Ｎにデジタル的にオンの信号を運ばせ
る。つまり、図７の光バス・ビット・プロセッサ８０は
この発明の前記の実施の形態と同様に論理オア動作を実
行する。

【００４６】図８は、この発明の実施の形態に係る光コ
ンピュータ・バス９０を示している。光コンピュータ・
バス９０は光バス・ビット・プロセッサ８０のスタック
を備える。それぞれの光バス・ビット・プロセッサ８０
は基板９２上に形成される。一組の基板はスタック９３
を形成する。図８は、８ビット・ワードを送信するシス
テムを提供するために８枚の基板のスタックを図示して
いる。図８に示すようなスタック構造は便利な構成であ
るが、他の構成も可能である。

【００４７】システム・カード（図示せず）はコネクタ
９６に接続される。システム・カードはメモリ・カー
ド、ローカル入力／出力カード、ネットワーク入力／出
力カード、グラフィックス・カード等である。つまり、
典型的には、それぞれのシステム・カードはコンピュー
タ・サブシステムの形をしている。代わりに、全部のコ
ンピュータ・サブシステムを単一のカードに収容するこ
とができる。

【００４８】一組の信号線９８はコネクタ９６を入力光
コネクタ・カード１００に電気的に接続する。入力光コ
ネクタ・カード１００は一組の信号ドライバ１０２を備
える。信号ドライバ１０２はコネクタ９６からの電気信
号を処理して適宜の駆動信号へ変換し、光発生デバイス
のアレイ１０４へ与える。アレイ１０４は一組のＶＣＳ
ＥＬ（バーティカル・キャビティ・サーフィス・エミッ
ティング・レーザー）として実現することが好ましい。
それぞれのＶＣＳＥＬは１つの基板９２の単一の入力光
ファイバーに光学的に接続される。つまり、コネクタ９
６に接続されたシステム・カードは８つの個別の信号を
光コンピュータ・バス９０に印加することができる。特
に、図８に示すとおり、８つの個別の信号のうちの各信
号は、光コンピュータ・バス９０を形成する光バス・ビ
ット・プロセッサのスタック９３の各光バス・ビット・
プロセッサ８０の第１の入力光ファイバー８２（これは
８２Ａ〜８２Ｄのうちの１つを表す）に印加される。代
わりに、アレイ１０４の出力は、スタック９３の各光バ
ス・ビット・プロセッサ８０の第１の入力光ファイバー
８２に接続された光ファイバー・リボン・ケーブルへ印
加するようにしてもよい。

【００４９】図８に図示していないが、図８の実施の形
態は３本の入力光ファイバー８２Ｂ、８２Ｃ、８２Ｄに
それぞれ接続されるべき３つの追加の入力コネクタを許
容する。つまり、図８の例示のシステムにおいては、４
つの要素が光コンピュータ・バス９０に接続され、４つ
の８ビット・ワードを処理する４ワード・バスが形成さ
れる。この構成を仮定すると、光コンピュータ・バス９
０は「２次元のバス」とみなすことができる。

【００５０】それぞれの光バス・ビット・プロセッサ８
０は４つの入力ビットを処理し、４つの出力ビットを発
生することができる。出力光ファイバー８６Ａ〜８６Ｄ
上の出力信号は一組の出力コネクタ・カードに印加され
る。簡単にするために、図８は単一の出力光コネクタ・
カード１１０を示している。出力光コネクタ・カード１
１０は、一組のフォトダイオード又は一組のＶＣＳＥＬ
を用いて実現される光信号受信機アレイ１１２を備え
る。ドライバのアレイ１１４は光信号受信機アレイ１１
２に接続される。ドライバのアレイ１１４は、標準的な
方法で処理するために、コネクタ９６に印加される一組
の電気信号を発生する。

【００５１】図８に示す光バス・ビット・プロセッサ８
０は基板９２の上に位置する。光バス・ビット・プロセ
ッサ８０も融解カップラー（ｆｕｓｅｄ ｃｏｕｐｌｅ
ｒ）として、又は自由空間において実現することができ
る。自由空間の実施形態においては、送出端における一
組の光源のうちの個々の光源は空間を介して信号を送信
することができる。単一の信号は一組の受光源において
出力信号を発生する。光源及び受光源は後述する形式の
動的帯域幅割り当て器によって制御される。

【００５２】光バス・ビット・プロセッサ８０も、平板
印刷によって作られたポリマー又はシリカのプレーナー
・ウェーブガイドとして実現できる。出力光コネクタ・
カード１１０は直流結合されており、オーバーロードか
らの迅速な再生を有する。これが重要なのは、システム
の立ち上がり期間又は故障期間に光信号受信機アレイ１
１２において幾つかの入力パルスが重なり合うからであ
る。

【００５３】当業者は、この発明の光コンピュータ・バ
ス９０が極めて高速であることを理解するであろう。こ
の発明の光学的及び電気的な実現形態は、バス・クロッ
クがシステム・クロックの整数倍の速度で動作すること
を可能にする。この動作は図８及び図９に関係して説明
される。図８は４つの入力光コネクタ・カード１００
（簡単にするために、図８には１つしか示されていな
い）に接続される４ワード・バスを示している。同様
に、光コンピュータ・バス９０は４つの出力光コネクタ
・カード１１０（図には１つしか示されていない）に接
続される。この例の場合、光コンピュータ・バス９０に
対するクロックがシステム・クロックの４倍の速度で動
作するならば、４つのバス・タイム・スロットが存在す
る。４つのコネクタ・カードのそれぞれはバス・タイム
・スロットにおいて８ビットのデータ・ワードを送信す
ることができる。この動作は図９を参照することにより
一層詳細に理解できよう。

【００５４】図９の波形１２０はシステム・クロック信
号を示している。波形１２２は、システム・クロック信
号よりも４倍速いバス・クロック信号を示している。波
形１２４は、第１のバス・クロック信号サイクルに対応
する第１のバス・タイム・スロットの期間に第１の入力
光コネクタ・カードがデータ（この例においては８ビッ
ト・ワードである）を送信することを示している。第２
の入力光コネクタ・カードは第２のバス・クロック信号
サイクルの期間にデータを送信し、第３の入力光コネク
タ・カードは第３のバス・クロック信号サイクルの期間
にデータを送信し、第４の入力光コネクタ・カードは第
４のバス・クロック信号サイクルの期間にデータを送信
する。つまり、図９に示すとおり、１システム・クロッ
ク信号サイクル及び４つのバス・クロック信号サイクル
（バス・タイム・スロット）の期間にそれぞれの光コネ
クタ・カードはシステム・バスにデータを送信すること
ができる。さらに、図９は、このプロセスがその後のク
ロック・サイクルにおいても反復されることを示してい
る。

【００５５】図９は、光バス帯域幅の平坦な又は均一な
割り当てを示している。単一のコンピュータ・システム
・クロック・サイクルの期間に、全部のノードはそれ自
身のバス・タイム・スロットに１つのメッセージを送出
する。この機能は、全部のノードが全送信を観察するこ
とができるので、クロスバーのスーパーセット（ｓｕｐ
ｅｒｓｅｔ）である。これにより、従来のクロスバーに
必要なディレクトリに基づく方法よりも低いオーバーヘ
ッドを有するスヌーピー（ｓｎｏｏｐｙ）・キャッシュ
・コヒーレンス方法を実現することができる。

【００５６】また、この発明は、出力バス帯域幅を動的
に割り当てることによって実現することができる。この
動作の例は図１０を参照して説明される。図１０の波形
１２０はシステム・クロックに対応し、波形１２２はバ
ス・クロックに対応する。第１のシステム・クロック・
サイクルの期間に、全部の利用可能なバス帯域幅は、波
形１３２に示すとおり、第１の入力光コネクタ・カード
に割り当てられる。この割り当ては、バス帯域幅リソー
スの単一のコンピュータ・サブシステムへの専用分割と
考え得る。第２のシステム・クロック・サイクルの期間
に、バス帯域幅は、波形１３４及び１３６によってそれ
ぞれ示すとおり、第２の入力光コネクタ・カードと第３
の入力光コネクタ・カードとの間で分割される。帯域幅
リソースのこの分割は無作為と考え得る。最後のシステ
ム・クロック・サイクルの期間には、バス帯域幅は、波
形１３８により示すとおり、第４の入力光コネクタ・カ
ードへ割り当てられる。つまり、図１０ハシステム・ク
ロック・サイクル毎にバス帯域幅が入力ノードの間で任
意の数の方法で分割されることを示している。この特徴
により、重いトラヒックのノードはバス帯域幅を支配す
ることができるので、全体のシステム性能を改良するこ
とができる。

【００５７】図１１は、前述の機能を実現するための技
術を示している。図１１は図８に示す形式の入力光コネ
クタ・カード１００を示している。入力光コネクタ・カ
ード１００への入力はコネクタ９６に接続された信号線
９８からである。入力光コネクタ・カード１００からの
出力は光バス９０へ印加される。前述のとおり、入力光
コネクタ・カード１００はレーザーのアレイ１０４と一
組の信号ドライバ１０２とを備える。この発明の実施の
形態によれば、信号ドライバ１０２は一組の動的送信帯
域幅割り当て器１５０Ａ〜１５０Ｎとして実現され得
る。信号ドライバ１０２は送信マスク・レジスタ・アレ
イ１４８に接続される。アレイ１４８はレジスタのアレ
イであって、各レジスタは、バス・クロック・サイクル
の期間にどのコンピュータ・サブシステム信号が送信さ
れるべきかを指示する送信マスク信号を記憶する。ま
た、信号ドライバ１０２にはバッファ・アレイ１４４が
接続され、バッファ・アレイ１４４は信号線９８からの
データを記憶する。特に、バッファ・アレイ１４４のそ
れぞれのバッファは対応の動的送信帯域幅割り当て器１
５０Ａ〜１５０Ｎに対するデータを記憶する。

【００５８】図１２は、この発明の実施の形態に係る動
的送信帯域幅割り当て器１５０を示している（なお、１
５０は１５０Ａ〜１５０Ｎのうちの１つを表す）。動的
送信帯域幅割り当て器１５０は、バッファ・アレイ１４
４からの単一ビット・データと、送信マスク・レジスタ
・アレイ１４８からの送信マスク・ビットと、バス・ク
ロック信号とを受け取る送信回路１５２を備える。デー
タ・ビットはフリップフロップ１６０の入力ノードに印
加される。フリップフロップ１６０はバス・クロック信
号がハイのときに動作可能にされ、送信マスク・ビット
はデジタル・ハイの値に設定される。この場合、論理ア
ンド・ゲート１６２はデジタル・ハイの値すなわちフリ
ップフロップ動作可能化信号を発生し、フリップフロッ
プ１６０を動作可能にする。つまり、送信マスク・ビッ
トは送信回路１５２からの出力を制御する。送信回路１
５２からの出力は駆動信号としてレーザーのアレイ１０
４に対して使用される。デスキュー（ｄｅｓｋｅｗ）回
路１５４及び駆動回路１５６は送信回路１５２の出力端
で使用されること好ましい。

【００５９】出力光コネクタ・カード１１０は図１１の
入力光コネクタ・カード１００と同様の構成を有する。
特に、出力光コネクタ・カード１１０はドライバ・アレ
イ１１４に接続された受信機アレイ１１２を有する。ド
ライバ・アレイ１１４は受信マスク・レジスタに記憶さ
れた受信マスク信号によって制御される一組の動的受信
帯域幅割り当て器を備える。ドライバ・アレイ１１４の
出力はバッファ・アレイに印加される。

【００６０】図１３は、入力光コネクタ・カード１１０
の動的送信帯域幅割り当て器１５０と出力コネクタ・カ
ード１１０の動的受信帯域幅割り当て器１７０との間の
ビット信号の処理を示している。前述のとおり、動的送
信帯域幅割り当て器１５０は送信回路１５２と送信マス
ク・アレイ１４８の送信信号マスク・レジスタ１４８Ａ
とデスキュー回路１５４とドライバ１５６とを備える。
同様に、動的受信帯域幅割り当て器１７０はドライバ１
７２と受信回路１７４とを備え、受信回路１７４は受信
マスク・レジスタ・アレイ（図示せず）の受信マスク・
レジスタ１７６からの受信マスク・ビットによって制御
される。受信回路１７４は送信回路１５２と同様の動作
を行う。また、動的受信帯域幅割り当て器１７０は、光
バスからの受信信号とバス・クロック信号との間のスキ
ューを確認するスキュー比較回路１７８を備える。スキ
ュー値は動的送信帯域幅割り当て器１５０のデスキュー
回路１５４へ送られ、以後の送信される信号のスキュー
を低減させる。

【００６１】この発明の開示された動的帯域幅割り当て
の概念は、開示されたデジタル・ゲート・コンピュータ
・バスにも適用可能である。この発明のデジタル・ゲー
ト・コンピュータ・バスに関して実現されるとき、光ア
レイ送信機１０４及び受信機１１２は省略することがで
きる。

【００６２】この発明の特定の実施の形態についてのこ
れまでの記述は、例示及び説明のために提示されてお
り、これで全部ということでも、この発明を開示された
形態に限定するためでもない。明らかに、これまでの教
示に鑑みて、多くの修正や変形が可能である。例えば、
従来のバックプレイン２２、コネクタ４８及びカード４
９は使う必要がない。この発明の実施の形態は、この発
明の原理を最も良く説明し、それによって、当業者がこ
の発明と実施の形態を特定の用途に適合した種々の修正
により最適に利用することができるように選択し記述さ
れた。この発明の範囲は特許請求の範囲によって規定さ
れる。

【００６３】なお、図１〜図１３において、同じ参照数
字は対応する構成要素を指示するものとする。

【図面の簡単な説明】

【図１】従来のコンピュータ・バスを示す図である。

【図２】この発明のデジタル・ゲート・コンピュータ・
バス及び４つのシステム・カードとの関係を示す図であ
る。

【図３】図２に示すデジタル・ゲート・コンピュータ・
バスの単一のチップ・バス・ビット・プロセッサの概略
図である。

【図４】４つの入力オア・ゲートによって実現されるチ
ップ・バス・ビット・プロセッサの概略図である。

【図５】４ビットのデジタル・ゲート・コンピュータ・
バスを形成するデジタル・ゲート・コンピュータ・バス
・パッケージを示す図である。

【図６】Ａ、Ｂ及びＣは、この発明のデジタル・ゲート
・コンピュータ・バスにしたがって実行される信号パイ
プライン処理を示す図である。

【図７】この発明に係る光バス・ビット・プロセスを示
す図である。

【図８】この発明に係る光コンピュータ・バスを形成す
る光バス・ビット・プロセッサのスタックを示す図であ
る。

【図９】この発明に係るコンピュータ・バスの均一な動
的帯域幅割り当てを証明する一組の波形図である。

【図１０】この発明に係るコンピュータ・バスの無作為
の動的帯域幅割り当てを示す一組の波形図である。

【図１１】この発明に係る入力光コネクタ・カードを示
す図である。

【図１２】この発明に係る送信動的帯域幅割り当て器の
実施の形態を示す図である。

【図１３】この発明に係る送信動的帯域幅割り当て器及
び受信動的帯域幅割り当て器の実施の形態を示す図であ
る。

フロントページの続き (71)出願人 597004720 2550 Ｇａｒｃｉａ Ａｖｅｎｕｅ，ＭＳ ＰＡＬ１−521，Ｍｏｕｎｔａｉｎ Ｖ ｉｅｗ，Ｃａｌｉｆｏｒｎｉａ 94043− 1100，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

Claims (21)

【特許請求の範囲】
1. 【請求項１】 コンピュータ内で使用するための信号通
   信装置であって、 コンピュータの複数のコンピュータ・サブシステム要素
   間の光コンピュータ・バスを形成するよう構成された複
   数の光ファイバーと、 前記複数の光ファイバーに接続された複数の入力光コネ
   クタ・カードであって、それぞれの入力光コネクタ・カ
   ードが、一組のバス・タイム・スロットが各コンピュー
   タ・システム・クロック信号サイクル毎に利用可能であ
   るように、コンピュータ・システム・クロック信号の整
   数倍で動作する光バス・クロック信号に応答する動的送
   信帯域幅割り当て器を備えた入力光コネクタ・カード
   と、を具備し、前記動的送信帯域幅割り当て器は、動的
   に割り当てられたバス・タイム・スロットの期間に光信
   号を前記光コンピュータ・バスに印加させてなる信号通
   信装置。
2. 【請求項２】 前記複数の光ファイバーが、複数の入力
   光ファイバーと前記複数の入力光ファイバーに接続され
   た光ファイバー・リンクと前記光ファイバー・リンクに
   接続された複数の出力光ファイバーとを有する光バス・
   ビット・プロセッサを備え、前記複数の入力光ファイバ
   ーの任意の１つに印加された光信号が全部の前記複数の
   出力光ファイバー上に光信号を生成する、請求項１記載
   の信号通信装置。
3. 【請求項３】 前記光バス・ビット・プロセッサの入力
   光ファイバーの数がバス・タイム・スロットの期間に前
   記光コンピュータ・バスによって処理されるワード数を
   規定する、請求項２記載の信号通信装置。
4. 【請求項４】 前記複数の光ファイバーが前記光バス・
   ビット・プロセッサのスタックを含む、請求項２記載の
   信号通信装置。
5. 【請求項５】 前記スタックにおける前記光バス・ビッ
   ト・プロセッサの数がバス・タイム・スロットの期間に
   前記光コンピュータ・バスによって処理されるワードの
   ビット数を規定する、請求項４記載の信号通信装置。
6. 【請求項６】 前記入力光コネクタ・カードのそれぞれ
   が、前記光コンピュータ・バスの選択された光ファイバ
   ーへ光信号を印加する光発生デバイスのアレイを備え
   る、請求項１記載の信号通信装置。
7. 【請求項７】 前記光発生デバイスのアレイのうちの選
   択された光発生デバイスが動的に割り当てられたバス・
   タイム・スロットの期間に前記光コンピュータ・バスの
   選択された光ファイバーへ光信号を印加することができ
   るようにするため、前記入力光コネクタ・カードのそれ
   ぞれが、送信マスク信号を記憶する送信マスク・レジス
   タを備える、請求項６記載の信号通信装置。
8. 【請求項８】 前記光発生デバイスのアレイと前記送信
   マスク・レジスタとの間に接続された複数の動的送信帯
   域幅割り当て器をさらに備える、請求項７記載の信号通
   信装置。
9. 【請求項９】 前記複数の動的送信帯域幅割り当て器の
   それぞれが、 前記複数のコンピュータ・サブシステム要素のうちのコ
   ンピュータ・サブシステム要素からデータ・ビット信号
   をフリップフロップ入力ノードにおいて受け取るフリッ
   プフロップと、 バス・クロック信号と前記送信マスク・レジスタからの
   送信マスク・ビット信号とを受け取り、選択された条件
   の下で前記フリップフロップに印加するためのフリップ
   フロップ動作可能化信号を生成する論理回路と、を備
   え、前記フリップフロップが前記データ・ビット信号を
   フリップフロップ出力ノードへ駆動することにより前記
   フリップフロップ動作可能化信号に応答する、請求項８
   記載の信号通信装置。
10. 【請求項１０】 前記複数の動的送信帯域幅割り当て器
    のそれぞれが、前記フリップフロップに接続されたデス
    キュー回路をさらに備える、請求項９記載の信号通信装
    置。
11. 【請求項１１】 前記複数の動的送信帯域幅割り当て器
    のそれぞれが、前記デスキュー回路に接続された駆動回
    路をさらに備える、請求項１０記載の信号通信装置。
12. 【請求項１２】 前記入力光コネクタ・カードのそれぞ
    れが、前記複数のコンピュータ・サブシステム要素の選
    択されたコンピュータ・サブシステム要素からの信号を
    記憶するバッファを備え、該バッファが前記複数の動的
    送信帯域幅割り当て器に接続されている、請求項８記載
    の信号通信装置。
13. 【請求項１３】 前記複数の光ファイバーに接続された
    複数の出力光コネクタ・カードをさらに備え、前記複数
    の出力光コネクタ・カードのそれぞれが、前記光バス・
    クロック信号に応答する動的受信帯域幅割り当て器をさ
    らに備え、動的に割り当てられたバス・タイム・スロッ
    トの期間に前記動的受信帯域幅割り当て器により光信号
    が前記光コンピュータ・バスから読み出される、請求項
    １記載の信号通信装置。
14. 【請求項１４】 前記動的受信帯域幅割り当て器が、受
    信マスク信号を記憶する受信マスク・レジスタと、前記
    動的に割り当てられたバス・タイム・スロットの期間に
    前記光コンピュータ・バスから光信号を読み出すことが
    できるよう前記受信マスク信号に応答する受信回路とを
    備える、請求項１３記載の信号通信装置。
15. 【請求項１５】 コンピュータ内での信号通信方法であ
    って、 各コンピュータ・システム・クロック信号サイクル毎に
    一組のバス・タイム・スロットが利用可能であるよう
    に、コンピュータ・システム・クロックの整数倍でバス
    ・クロックを動作させるステップと、 動的に割り当てられたバス・タイム・スロットの期間に
    コンピュータ・サブシステム要素からの信号をコンピュ
    ータ・バスに印加するステップと、を備える方法。
16. 【請求項１６】 印加する前記ステップが、単一のコン
    ピュータ・システム・クロック信号サイクルの期間に複
    数のコンピュータ・サブシステム要素に動的にバス・タ
    イム・スロットを割り当てるステップを含む、請求項１
    ５記載の信号通信方法。
17. 【請求項１７】 印加する前記ステップが、前記複数の
    コンピュータ・サブシステム要素間でのバス・タイム・
    スロットの均一の、無作為の及び専用の分割を交互に生
    成するステップを含む、請求項１５記載の信号通信方
    法。
18. 【請求項１８】 印加する前記ステップが、前記コンピ
    ュータ・サブシステム要素からの前記信号を光信号へ変
    換するステップを含む、請求項１５記載の信号通信方
    法。
19. 【請求項１９】 印加する前記ステップが、前記光信号
    を光コンピュータ・バスに印加するステップを含む、請
    求項１８記載の信号通信方法。
20. 【請求項２０】 印加する前記ステップが、前記動的に
    割り当てられたバス・タイム・スロットの期間にデスキ
    ュー済みの信号を前記コンピュータ・バスに印加するス
    テップを含む、請求項１５記載の信号通信方法。
21. 【請求項２１】 コンピュータ内で使用するための信号
    通信装置であって、 光送信装置と、一組のバス・タイム・スロットが各コン
    ピュータ・システム・クロック信号サイクル毎に利用可
    能であるように、コンピュータ・システム・クロック信
    号の整数倍で動作する光バス・クロック信号に応答する
    動的送信帯域幅割り当て器とを備え、該動的送信帯域幅
    割り当て器が動的に割り当てられたバス・タイム・スロ
    ットの期間に前記光送信装置を活性化する入力光コネク
    タ・カードと、 前記入力光コネクタ・カードの自由空間視野に位置する
    出力光コネクタ・カードであって、光受信装置と前記光
    バス・クロック信号に応答する動的受信帯域幅割り当て
    器とを備え、該動的受信帯域幅割り当て器が前記動的に
    割り当てられたバス・タイム・スロットの期間に前記光
    受信装置からの光信号を受け取る信号通信装置。