JPH11353154A

JPH11353154A - プロセッサ

Info

Publication number: JPH11353154A
Application number: JP10158887A
Authority: JP
Inventors: Hiroaki Isono; 広明磯野; Junichi Kimura; 淳一木村; Yoshinori Suzuki; 芳典鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-06-08
Filing date: 1998-06-08
Publication date: 1999-12-24
Anticipated expiration: 2018-06-08
Also published as: JP3547316B2

Abstract

(57)【要約】【課題】符号なしデータの加算により発生する桁上がり
を処理する回路を簡単にする。【解決手段】符号なしデータの平均値を求めるときに、
まずそれらの総和が求められた後に、データ数で総和を
割る除算が実行される。この総和を演算器１３０内の加
算器により求めて得られる総和データの下位側の８ビッ
トのデータは、パックトデータレジスタ群１２０ないの
一つに保持される。この加算により発生した桁上げは、
その演算器に対応する桁上げ信号累積回路１４０に累積
させる。この回路により与えられる桁上げの総数を表す
累積データは、総和データの上位側のデータとなる。総
和データをデータ数で除算するときに、上記累積データ
と上記レジスタ内の下位側のデータとの組を、演算器１
３０内のシフターにより下位側にシフトさせる。このプ
ロセッサはＳＩＭＤ型である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算器が加算を行
ったときに生じる桁上げ信号を無視しないで処理できる
プロセッサに係り、特に画像処理に好適なプロセッサに
関する。

【０００２】

【従来の技術】デジタル画像処理を高速に行うのに適し
たプロセッサとして、複数のデータを同一の命令で並列
に処理するＳＩＭＤ型プロセッサがある。そのようなＳ
ＩＭＤ型プロセッサの中には、ＳＩＭＤ演算用のレジス
タの内部を論理的に区切り、区切られたレジスタ内のデ
ータをそれぞれ独立に扱うことを可能としたものがあ
る。たとえば「ＭＭＸテクノロジ最適化テクニック」
（小鷲英一著、アスキー発行）に記載のプロセッサで
は、６４ビットの長さのレジスタに、８ビットからなる
８個のデータを保持し、それぞれ８ビットのデータを処
理できる８個の演算器からなる並列演算器により、同一
のレジスタ内の８個のデータに対して同一の演算を並列
に実行することができる。区切られた個々のデータはエ
レメントと呼ばれ、このような複数のエレメントからな
るデータは、パックトデータと呼ばれ、このデータを保
持するレジスタは、パックトデータレジスタと呼ばれて
いる。

【０００３】一般に画素データは値０−２５５を有し、
８ビットで表されるので、連続した８つの画素データを
一つのパックトデータレジスタに格納することができ、
そのレジスタ内の８個の画素データそれぞれに対する同
じ演算を並列に行うことができる。

【０００４】上記プロセッサでは、加算の結果、桁上が
り（キャリー）が生じた場合あるいは減算の結果、桁下
げ（ボロー）が生じることがある。桁上げあるいは桁下
げを無視するラップアラウンドモードで演算を行うと、
演算結果は正しくなくなる。このため、上記プロセッサ
では、飽和演算が使用可能になっている。つまり、演算
結果が桁上げあるいは桁下げが生じた場合には、それら
が生じない前の最大値あるいは最小値に固定する演算で
ある。たとえば、ある画素データ値２５４にたとえば５
を加算する場合、その結果としてデータ値２５５を出力
する。このような単純な加算では、飽和演算でも誤差が
小さく、無視できる場合がある。しかし、加算によって
はこの飽和演算での誤差が無視できないことがある。た
とえば、複数（ｎ）の画素データａ，ｂ，ｃ，ｄ．．．
の平均を求める演算“ｘ＝（ａ＋ｂ＋ｃ＋ｄ．．．）／
ｎ”では、複数の画素データの総和を求めてから、その
総和をデータ数ｎで割る処理を行う。この総和を求める
ために加算を繰り返し行う。得られた総和をデータ数ｎ
で割る処理は、このデータ数ｎが２のｍ乗（ｍは正の整
数）であるとき、この除算は、総和データをｍビット下
位側にシフトすることにより実現される。このように繰
り返し加算を実行の間に桁上げが生じた場合、飽和演算
により加算結果を最大値に固定すると、総和データの誤
差が大きくなり、最終的に得られる平均値の誤差も大き
くなる。

【０００５】上記誤差を防ぐには、次のように、画素デ
ータの有効ビット数を増大して演算する方法が採ること
ができる。各画素のデータを１６ビットして扱い、各エ
レメントのサイズを１６ビットにし、一つのレジスタに
は４つのエレメントを保持させ、これらの４つエレメン
トに対する演算を並列に実行する。最終的な演算の結果
は、８ビットに戻してメモリに保存される。このプロセ
ッサは、このように有効ビット幅を広げたデータに対す
る演算も実行可能になっている。すなわち、各レジスタ
には、４個の１６ビットのエレメントまたは２個の３２
ビットのエレメントを保持させることもできる。このと
きには、上記８個の８ビットの演算器は、このエレメン
トのサイズに合わせて、４個の１６ビットの演算器ある
いは２個の３２ビットの演算器に再構成される。

【０００６】

【発明が解決しようとする課題】上記のように一つのエ
レメントの長さを１６ビットする方法では、演算精度は
保証されるが、並列に実行できる演算数、言い換えると
並列に演算を施すことができるエレメントの数あるいは
並列処理する画素データの数が半減する。そのためにこ
のプロセッサの処理速度が大幅に低下する。

【０００７】このような問題を防ぐには、各レジスタの
サイズを予め大きくすることが考えられる。たとえば、
各レジスタに保持される最小エレメントのサイズを１２
ビットにするかあるいは１６ビットにすることができ
る。この場合、各レジスタには従来と同様に８個のエレ
メントを保持させるとすると、レジスタのサイズは、９
６ビットあるいは１２８ビットになる。さらに、エレメ
ントのサイズをこのように増大するには、各エレメント
用の演算器が処理できるビット幅も増大しなければなら
ない。すなわち、各演算器を、１６ビットあるいは１２
ビットのデータに対する演算を行い、演算結果データと
して、１６ビットあるいは１２ビットのデータを出力す
るように構成する必要がある。このような演算器は、上
のプロセッサでは８個もあるため、これらの演算器のサ
イズの総量はかなり増大する。

【０００８】このように、従来の方法では、桁上げ信号
の処理を正確にしようとすると、レジスタおよび演算器
の回路規模が増大する。しかも、上記のプロセッサのよ
うなＳＩＭＤ型のプロセッサは、各レジスタが複数のエ
レメントを保持し、これらの複数のエレメント同数の演
算器を有するため、エレメントサイズを増大すると、演
算器とレジスタの回路規模が大きくなる。

【０００９】したがって、本発明の目的は、複数の符号
なしデータの平均値を求める処理の実行時のように、繰
り返し加算が実行されるときに発生する桁上がりを比較
的簡単な回路により正しく処理するのに適したプロセッ
サが得られる。

【００１０】

【課題を解決するための手段】画像データ処理では、画
像データは符号なしデータであり、複数の符号なしデー
タの平均値処理で必要となる総和データの算出処理で
は、演算器での加算により桁上げ信号は生じるが、桁下
げ信号はでない。したがって、これらのデータの総和デ
ータを算出する処理では、複数のデータの加算により生
じた複数の桁上げ信号の累積値を算出する必要がある
が、その累積値は、総和データを算出処理の中では使用
されない。その累積値が必要となるのは、後に総和デー
タをデータ数で割る除算処理においてである。したがっ
て、このようなデータの加算の途中に生じる桁上げの累
積値を保存し、後に総和データに対する除算を実行する
ときにその累積値と総和データとの組データに対して除
算を実行できれば、桁上げを正しく処理できることにな
る。この方法を採ると、加算されるデータのビット幅も
演算器のビット数も広げる必要はない。求められた総和
データに対する除算は、上記組データをシフターにより
下位側にシフトすることにより実行できる。

【００１１】上記組データのビット数は、総和データの
ビット数と桁上げ信号の累積値のビット数の合計にな
る。したがって、上記シフターとしてはこの拡張された
ビット数のデータをシフト可能なように構成する必要が
ある。しかし、このための必要なシフターの回路規模の
増大は、このような拡張されたビット数のデータを各レ
ジスタに保持させ、かつその拡張されたビット数のデー
タを演算器により処理させるときに必要となる回路規模
の増大よりも小さくて済むと予想される。したがって、
総和演算の間に生じる桁上げ信号を累積し、後に除算を
するときに、その累積値を使用する方法では、総和を算
出する演算の間に生じた桁上げを正しく処理できるとと
もに、平均値処理に必要となる回路規模が少なくて済む
ことになる。

【００１２】以上のことは、平均値処理に限らず、他の
処理にも言えることである。すなわち、一般に、ある符
号なしデータの加算により生じた桁上げ信号をその後そ
の加算の結果データが使用されるときまで保存し、その
加算結果データが使用されるときに、その加算結果デー
タと一緒に処理されればよいことになる。

【００１３】本発明は、符号なしデータの処理に関する
上述の特徴に注目してなされたもので、本発明によるプ
ロセッサには、演算器が加算を実行したときに出力する
桁上げ信号の累積値を生成する回路が設けられ、この累
積値に対する演算を実行する他の演算器が設けられる。

【００１４】より詳細には、上記目的を達成するため
に、本発明によるプロセッサでは、演算器が処理するデ
ータのビット幅および演算器が出力するデータのビット
幅は、桁上げ信号部分を含まないままとする。

【００１５】上記演算器が複数の加算を実行する間に発
生した複数の桁上げ信号の累積値を表す桁上げ信号累積
データを生成する桁上げ信号累積回路が設けられる。こ
の桁上げ信号累積データは、複数ビットからなる。

【００１６】さらに、上記桁上げ信号累積回路により生
成された桁上げ信号累積データに対する演算を実行する
他の演算器が設けられる。

【００１７】本発明の望ましい態様では、上記桁上げ信
号累積回路はカウンタにより構成される。

【００１８】本発明の具体的な態様では、上記他の演算
器は、上記桁上げ信号累積回路により生成された桁上げ
信号累積データとその下位側に付加された、上記複数回
の加算の結果得られた加算結果データとの組を下位側に
シフトするシフターを含む。当該他の演算器は、加算命
令とは異なる他の特定の命令、具体的にはシフト命令に
応答して動作する。

【００１９】本発明のより具体的な態様では、一つまた
は複数の桁上げ信号累積回路が、プロセッサ内の複数の
レジスタに共通に設けられる。

【００２０】本発明の望ましい態様では、上記複数の桁
上げ信号累積回路の数は、プロセッサ内の複数のレジス
タの数より少ない。

【００２１】本発明の望ましい態様では、各桁上げ信号
累積回路に保持される桁上げ信号累積データのビット数
は、上記所定のビット数より小さくされる。

【００２２】本発明のさらに具体的な態様では、少なく
とも一つの桁上げ信号累積回路が、ＳＩＭＤ型のプロセ
ッサ内の複数のパックトデータレジスタに共通に一つま
たは複数設けられる。

【００２３】

【発明の実施の形態】以下、本発明に係るプロセッサを
図面に示したいくつかの実施の形態を参照してさらに詳
細に説明する。なお、以下においては、同じ参照番号は
同じものもしくは類似のものを表すものとする。また、
第２の実施の形態以降では、第１の実施の形態との相違
点を主に説明するに止める。

【００２４】＜発明の実施の形態１＞図１は本発明に係
るＳＩＭＤ型プロセッサのブロック図である。図１にお
いて、パックトデータレジスタ群１２０は、たとえば８
つの６４ビットのレジスタからなり、各レジスタはたと
えば８個の８ビットのエレメントデータを保持すること
ができる８個のフィールドを含むと仮定する。演算ユニ
ット１００，１００’，，１００”は、同一のレ
ジスタに保持された８個のエレメントを保持する８個の
フィールドに対応して設けられ、同一のレジスタに保持
された８個のエレメントをそれぞれ処理するための回路
である。これらの演算ユニットは、たとえば合計８個用
いられるが、図１では、簡略化のため３つのみ図示し、
他は省略してある。これらの演算ユニットは同じ構成の
回路からなり、演算ユニット１００，１００’，，，１
００”は、演算器１３０，１３０’，，または１３０”
と、桁上げ信号累積回路１４０，１４０’，，または１
４０”とマルチプレクサ１５０，１５０’，，，１５
０”とよりなる。

【００２５】桁上げ信号累積回路１４０は、本実施の形
態で新たに設けられたもので、演算器１３０内の算術論
理演算器（ＡＬＵ）３２０（図２）が加算を繰り返し実
行する間に出力する複数の桁上げ信号を累積する回路で
ある。具体的には、この回路１４０は、カウンタ４１０
（図３）からなる。他の桁上げ信号累積回路１４
０’，，，１４０”についても同様である。後に説明す
る特定の命令に応答して、その回路１４０により生成さ
れた桁上げ信号の累積値を使用する他の演算器として、
演算器１３０内にシフター３３０（図２）が設けられて
いる。他の演算器１３０’，，，１３０”についても同
様である。本実施の形態では、これらの信号累積回路１
４０およびこのシフター３３０によりＡＬＵ３２０が符
号なしデータに対して加算を繰り返し実行するときに発
生する桁上げ信号を正しく処理することを可能にする。

【００２６】命令フェッチ回路１６２は、メモリ１６３
から順次命令をフェッチし、命令デコーダ１６１はフェ
ッチされた命令を解読し、制御回路１６０は解読された
命令を実行するための制御信号を生成し、それぞれの装
置を制御信号１７０によって制御する。命令デコーダ１
６１により解読された命令がメモリ１６３からデータを
パックトデータレジスタ群１２０内のいずれかにロード
する命令であるかあるいはパックトデータレジスタ群１
２０内のいずれかのレジスタ内のデータをメモリ１６３
にストアする命令であるときには、メモリアクセス回路
１６４によりデータのロードあるいはストアが行われ
る。メモリ１６３からパックトデータレジスタ群１２０
へのデータの移動は、データバス１１４，１１０，１１
３を介して行われる。このデータは６４ビットを含み、
このデータには通常８個の８ビットのエレメントが含ま
れている。この６４ビットのデータには４個の１６ビッ
トのエレメントが含まれている場合もある。パックトデ
ータレジスタ群１２０からメモリ１６３へのデータの移
動は、データバス１１２，１１５を介して行われる。

【００２７】命令デコーダ１６１により解読された命令
がパックトデータレジスタ群１２０を使用する演算命令
であるときには、その命令が指定する一対のパックトデ
ータレジスタ内の一方から８個のエレメントが読み出さ
れ、８個の演算ユニット１００，１００’，，，１０
０”にバス、１１２，１０１を介して転送される。同様
に、上記一対のパックトデータレジスタ内の他方からも
８個のエレメントが読み出され、８個の演算ユニット１
００，１００’，，，１００”にバス１１１，１０２を
介して転送される。それらの演算器は、それぞれに転送
されたエレメントに対して演算を実行し、その結果、８
ビットの演算結果データを、バス１１４を介してパック
トデータレジスタ群１２０内の命令で指定された一つの
レジスタにバス１０９，１０９’，，，１０９”と共通
のデータバス１１０，１１３を介して転送する。このよ
うに、本実施の形態は、単一命令により複数のエレメン
トを並列に処理するＳＩＭＤ型のプロセッサである。

【００２８】データバス１０１，１０２，１１０，１１
１，１１２，１１３，１１４はそれぞれ６４ビット幅と
する。データバス１０１，１０２を介して供給される６
４ビットデータは、それぞれデータバス１０３”〜１０
３，１０４”〜１０４によりそれぞれ８ビットずつ、上
位ビットから順に演算器１３０”〜１３０に並列に供給
され、演算結果はデータバス１０９”〜１０９を介し
て、データバス１０９”が最上位ビットとなるようにデ
ータバス１１０に整列し、６４ビットデータとしてデー
タバス１１３を介してパックトデータレジスタ群に格納
される。

【００２９】図４に示すように、パックトデータレジス
タ群１２０は、８個の６４ビットのパックトデータレジ
スタ２００〜２０７と、書き込みレジスタ選択回路２１
０と、読み出しレジスタ選択回路２２０とから構成され
る。以下ではパックトデータレジスタ２００〜２００”
は、簡単化のために単にレジスタと呼ぶことがある。ま
た、それぞれのレジスタは、以下に述べる命令ではＲ０
〜Ｒ７と表記する。

【００３０】演算ユニット１００においては、パックト
データレジスタ群１２０内の二つのレジスタから読み出
され、データバス１０１，１０２を介して１パックトデ
ータレジスタ群１２０から供給される二つの６４ビット
データのそれぞれの最下位８ビットからなる二つのデー
タは、８ビットデータバス１０３，１０４を介して演算
器１３０に供給される。演算器１３０は、それらのデー
タに対して演算を行い、８ビットの演算結果データを出
力する８ビット演算器により構成される。演算器１３０
は、８ビットデータの演算結果を８ビットデータバス１
０９に出力する。

【００３１】演算器１３０において桁上がりが発生した
場合、桁上がりビットデータは１ビットバス１０５を介
してマルチプレクサ１５０に送られる。このマルチプレ
クサ１５０は、本実施の形態で新たに設置されたもので
ある。実行中の命令が１６ビット以上のエレメントを処
理することを要求する加算命令であるときには、バス１
０５上の桁上がりビットデータをデータバス１０６を介
して次の上位ビット演算器１３０’に送る。実行中の命
令が８ビットのエレメントを桁上げを無視しないで処理
することを要求する加算命令であるときには、バス１０
５上の桁上がりビットデータをデータバス１０８を介し
て桁上げ信号累積回路１４０に送る。この命令は本実施
の形態により新設された命令であり、その使用方法は後
に説明する。マルチプレクサ１５０は、実行中の命令
が、上記２種類の加算命令であるとき以外には、バス１
０５をデータバス１０６，１０８のどちらにも接続しな
い。

【００３２】桁上げ信号累積回路１４０に保持された桁
上げ信号の累積データは、特定の命令が実行されたとき
に利用される。本実施の形態では、後に説明する特定の
種類のシフト命令が実行されたときには、そこに蓄えら
れたビットが演算器１３０へ４ビットデータバス１０７
を介して供給される。演算器１３０，桁上げ信号累積回
路１４０とマルチプレクサ１５０は、制御回路１６０に
よって制御される。

【００３３】図２は演算器１３０の詳細を示し、この演
算器は、加減算と論理演算等を行う算術論理演算器（Ａ
ＬＵ）３２０と、８ビット入力８ビット出力の従来と同
じくシフト演算を行うシフター３３１の他に１２ビット
入力８ビット出力の本実施の形態で新たに設置したシフ
ター３３０とマルチプレクサ３１０と、マルチプレクサ
３１１から構成されている。演算器１３０内には、乗算
器等の図示しない他の演算器も設けられていて、その乗
算器は、桁上がりを無視して乗算を実行できる。しか
し、それらの演算器の存在は本発明の特徴に関連がない
ので、本実施の形態では、このような他の演算器は図示
されず、その説明も省略する。マルチプレクサ３１０
は、データバス１０４により供給されるデータを、デー
タバス３００を介してＡＬＵ３２０に供給するか、もし
くはデータバス３０１を介してシフター３３０に下位８
ビットデータとして供給するか、もしくはシフター３３
１に供給するかを選択する。

【００３４】ＡＬＵ３２０は、実行中の命令が加減算命
令であるときには、データバス１０３と３００により供
給される２つのデータに対して加減算を行い、演算結果
をデータバス３１３に出力する。実行中の命令が桁上が
りを正しく処理することを要求する加算命令であり、加
算の結果桁上がりが発生した場合、ＡＬＵ３２０は、桁
上がりビットをバス１０５に出力する。ＡＬＵ３２０
は、実行中の命令が論理演算命令であるときには、デー
タバス１０３と３００により供給される２つのデータに
対して論理演算を行い、演算結果をデータバス３０３に
出力する。なお、実行中の命令が１６ビット以上のエレ
メントに対する加減算を要求する命令であるときには、
最下位の演算器１３０以外の演算器１３０’等には、デ
ータバス１０６’を介して下位側の演算器から桁上げビ
ットデータが供給され、ＡＬＵ３２０により加減算に使
用される。

【００３５】シフター３３１は、実行中の命令が、パッ
クトデータレジスタ群１２０内のいずれかのレジスタに
保持された８ビットのデータに対するシフトを要求する
命令であるときに、マルチプレクサ３１０を介してその
レジスタから供給されるデータをその命令の指定に従っ
て上位側あるいは下位側にその命令が指定するビット数
だけシフトし、８ビットのシフト結果データをデータバ
ス３０５に出力する。

【００３６】このシフターは、シリアルシフターあるい
はバレルシフターのいずれでもよいが、速度の点では後
者の方が望ましい。シフター３３１は、シフト方向が下
位側であるときには、シフトされるデータの元の最上位
ビットを新たな最上位ビットとして繰り返し供給する。
シフター３３１は、シフト方向が上位側であるときに
は、シフトされるデータの最下位ビットとして値‘０’
を繰り返し供給する。

【００３７】また演算ユニット１００〜１００”のそれ
ぞれにおけるシフター３３１とそれに対応するシフター
（図示せず）は、つながっているものとする。例えば１
６ビットのシフト命令では、演算ユニット１００’の内
部のシフター（図示せず）の下位ビットと演算ユニット
１００の内部のシフター３３１の上位ビットがつなが
り、シフト方向が下位側であるときは、演算ユニット１
００’の内部の上記図示しないシフターにおいては、シ
フトされるデータの元の最上位ビットを新たな最上位ビ
ットとして繰り返し供給するが、演算ユニット１００の
内部の上記シフター３３１における最上位ビットは、演
算ユニット１００’の内部の上記図示しないシフターの
最下位ビットが繰り返し供給される。逆にシフト方向が
上位側であるときには、演算ユニット１００’の内部の
上記図示しないシフターの最下位ビットは、演算ユニッ
ト１００の内部の上記シフター３３１の最上位ビットが
繰り返し供給される。同様にしてさらに上位の演算ユニ
ット内の対応するシフター（図示せず）も２つずつつな
がる。３２ビットシフト命令においてはシフターが４つ
ずつつながる。

【００３８】シフター３３０は、桁上げ信号累積回路１
４０に保持された累積データを利用する演算器として本
実施の形態で新たに設けられたものである。このシフタ
ー３３０は、実行中の命令が、パックトデータレジスタ
群１２０内のいずれかのレジスタに保持された８ビット
のデータと桁上げ信号累積回路１４０により累積された
データとの組データを下位側にシフトすることを要求す
る後述する特定のシフト命令であるときには、データバ
ス３０１を介してそのレジスタから供給される８ビット
のデータを下位ビットとして、データバス１０７を介し
て供給される４ビットの桁上がり累積データを上位ビッ
トとする組データに対して、その命令が指定するビット
数だけ下位側にシフトし、シフト後のデータの上位８ビ
ットからなるシフト結果データをデータバス３０４に出
力する。このシフターも、シリアルシフターあるいはバ
レルシフターのいずれでもよいが、速度の点では後者の
方が望ましい。

【００３９】また、シフター３３０もシフター３３１と
同様に８ビット命令だけではなく、１６ビット命令３２
ビット命令にも対応し、例えば後述の、シフター３３０
を使用する１６ビットシフト命令では、演算ユニット１
００’内の対応するシフター（図示せず）は、演算ユニ
ット１００内のシフター３３１とつながり、シフト方向
が下位側であるときは、演算ユニット１００内のシフタ
ー３３１における最上位ビットは、演算ユニット１０
０’内の上記図示しないシフターの最下位ビットが繰り
返し供給される。逆にシフト方向が上位側であるときに
は、演算ユニット１００’内の上記図示しないシフター
の最下位ビットは、演算ユニット１００内のシフター３
３１の最上位ビットが繰り返し供給される。同様にして
上位の演算ユニット内の対応するシフター（図示せず）
も２つずつつながる。３２ビットシフト命令においては
シフターが４つずつつながる。

【００４０】マルチプレクサ３１１は、データバス３０
３，３０４，３０５のいずれか１つ上の演算結果データ
を選択してデータバス１０９へ出力する。

【００４１】図３は示すように、本実施の形態では、桁
上げ信号累積回路１４０はビットカウンタ４１０により
構成される。カウンタ４１０は、データバス１０８より
桁上げビットデータが供給されると、カウンタ値を１つ
上げ、１上げたカウンタ値をデータバス１０７に出力
し、線１７０にクリア信号が与えられたときにカウンタ
値を０にするクリアする。

【００４２】演算器１３０と他の演算器１３０’，１３
０”，，，は互いに同じ回路構成であり、かつ並列に動
作し、これらの演算器に設けられた桁上げ信号累積回路
１４０，１４０’，１４０”，，，は全て同じ回路構成
であり、かつ並列に動作する。以上のことにより、演算
ユニット１００，１００’，１００”，，，は全て同じ
構成であり、かつ並列に動作することが分かる。

【００４３】本実施の形態では、新たに設置した装置を
動作させるため、従来の命令に加えて新たに加算命令、
シフト命令、カウンタクリア命令を新設する。以下で
は、命令はオペコードと、オペランドをニモニックで表
示する。また以下で用いるニモニックは、説明の便宜上
定めたものであり、本実施の形態では従来からある命令
に対して使用されているニモニックと異なるニモニック
が使用されることがある。

【００４４】従来の加算命令、例えば“ＡＤＤ８Ｒ
ｘ，Ｒｙ”（ｘ，ｙ＝０〜８）は、パックトデータレジ
スタＲｘとＲｙの内部を論理的に８ビットに区切り、そ
れらのレジスタ内の対応する一対のエレメントを符号な
しデータと見なして他のエレメントと独立に加算し、結
果をパックトデータレジスタＲｙに格納するという命令
である。この加算命令は桁上げ信号を無視する加算命令
とする。この加算命令は飽和演算をする命令であっても
よい。

【００４５】この命令が命令フェッチ回路１６２により
フェッチされて、命令デコーダ１６１において解読さ
れ、解読された命令から制御回路１６０は制御信号１７
０を生成し、読み出しレジスタ選択回路２２０，書き込
みレジスタ選択回路２１０とマルチプレクサ３１２，３
１３，１５０をそれぞれ制御信号１７０によって制御す
る。制御信号１７０によって制御された読み出しレジス
タ選択回路２２０は、レジスタＲｘとＲｙのそれぞれか
ら８個のエレメントを並列に読み出し、データバス１１
１と１１２に出力する。同様に制御されたマルチプレク
サ３１０はそこに供給されたエレメントをデータバス３
００を介してＡＬＵ３２０に供給し、同様に制御された
マルチプレクサ３１１は、ＡＬＵ３２０から与えられる
加算結果データをバス１０９に出力する。同じく制御信
号１７０によって制御されたマルチプレクサ１５０（図
１）は、入力１０５をどこにも接続せずにｏｆｆとな
る。従って、ＡＬＵ３２０において発生した桁上がりの
ビットは無視される。

【００４６】これに対して新規加算命令、例えば“ＡＤ
Ｄ８ＣＲｘ，Ｒｙ”が上記従来加算命令と異なる点
は、マルチプレクサ３１１がデータバス１０８に接続す
るように制御されることであり、その他は上記従来加算
命令と同様に制御される。従って、新規加算命令を実行
した結果、ＡＬＵ３２０において桁上がりが発生した場
合、ＡＬＵ３２０は、発生した桁上がりビットを桁上げ
信号累積回路１４０内のカウンタ４１０（図３）に供給
し、カウンタ４１０のカウンタ値が１つ上がる。

【００４７】この新規の加算命令は、桁上げ信号を正し
く処理することを要求するときに従来の加算命令に代っ
て使用される。たとえば、複数のデータの平均値を求め
るときに、それらのデータの総和を求めるために実行す
る複数の加算にはこの新規加算命令が称される。その場
合、それらの複数の加算を実行する間に生じた桁上げ信
号の総数がカウンタ４１０に保持されることになる。

【００４８】従来のシフト命令、例えば“ＳＨ８Ｒｎ
Ｒｘ”は、パックトデータレジスタＲｘの内部を論理的
に８ビットに区切り、それぞれ独立にｎビット右シフト
し、シフト後の８ビットデータをパックトデータレジス
タＲｘに格納するという命令である。この命令が命令フ
ェッチ回路１６２によりフェッチされて、命令デコーダ
１６１によって解読され、解読された命令から制御回路
１６０は制御信号１７０を生成し、読み出しレジスタ選
択回路２２０，書き込みレジスタ選択回路２１０とマル
チプレクサ３１０，３１１，１５０が制御される。制御
信号１７０によって制御された読み出しレジスタ選択回
路２２０はＲｘをデータバス１１２に出力する。同様に
制御されたマルチプレクサ３１０は、そこに供給された
エレメントをデータバス３０２を介してシフター３３１
に供給する。同様に制御されたマルチプレクサ３１１
は、このシフターの出力をバス３０５を介してバス１０
９に購求する。同様に制御されたマルチプレクサ１５０
は、それへの入力１０５をどこにも接続されずにｏｆｆ
となる。

【００４９】これに対して新規シフト命令、例えば“Ｓ
Ｈ８ＲｎＣＲｘ”の上記従来シフト命令と異なる点
は、マルチプレクサ３１０がレジスタＲｘよりバス１０
４を介して読み出された一つのエレメントをバス３０１
を介してシフター３３０の下位側の位置に入力し、マル
チプレクサ３１１がこのシフター３３０からバス３０４
に出力されるシフト後のデータをバス１０９に転送する
ことであり、その他は上記従来シフト命令と同様に制御
される。カウンタ４１０に保持された累積データを構成
する４ビットはシフター３３０の上位側に並列に入力さ
れているので、このシフター３３０は、この累積データ
とレジスタＲｘ内のエレメントデータとの組をｎビット
下位側にシフトすることになる。

【００５０】この新規シフト命令は、桁上げ信号累積回
路１４０に保持された桁上げ信号の累積値を利用すると
きに従来のシフト命令に代って使用される。上述の平均
値処理においては、複数のデータの総和を求めて後に、
その総和データをデータ数でもって割る除算を実行する
ときに使用される。上記の総和データがレジスタＲｘに
保持されていると仮定すると、上記総和データの上位側
にその総和データの算出時に発生した複数の桁上げ信号
の累積値が付加されたデータがシフトされる。したがっ
て、このシフト後の結果データは、上記総和データの算
出中に発生した桁上げ信号を考慮した正しい結果とな
る。

【００５１】新設のカウンタクリア命令、例えば“ＣＬ
ＲＣ”は、カウンタ４１０のカウンタ値を０に設定す
る。この命令が命令フェッチ回路１６２でフェッチされ
ると、命令デコーダ１６１で解読し、解読された命令か
ら制御回路１６０は制御信号１７０を生成し、制御信号
１７０によりカウンタ４１０はクリアされる。

【００５２】以下に本実施の形態のプロセッサでの平均
値算出処理の詳細を説明する。８個のソースデータＡｉ
（ｉ＝０〜７）はそれぞれ８ビットのデータであり、図
４のパックトデータレジスタ２００内に記載したよう
に、同一のレジスタ２００内の８つのフィールドにロー
ドされるエレメントであるとする。したがって、ｉはエ
レメント番号と呼ぶことができる。図において、各ソー
スデータの最上位ビットは、そのデータを保持するフィ
ールドの最左端に位置するとする。他のソースデータＢ
ｉ，Ｃｉ，Ｄｉ（ｉ＝０〜７）も同様に８ビットのデー
タであり、８個のソースデータＢｉ（ｉ＝０〜７）、Ｃ
ｉ（ｉ＝０〜７）、Ｄｉ（ｉ＝０〜７）はそれぞれレジ
スタ２０１，２０２，２０３に保持されているとする。
これらのデータは全て符号なしデータであると仮定す
る。以上のデータを用いて、同じエレメント番号ｉを有
する４つのデータの平均値Ｘｉ＝（Ａｉ＋Ｂｉ＋Ｃｉ＋
Ｄｉ）／４”（ｉ＝０〜７）を求めるとする。

【００５３】平均値Ｘｉ（ｉ＝０〜７）を求めるための
命令列は、本実施の形態では以下の通りとなる。

【００５４】＃１ＣＲＬＣ＃２ＬＯＡＤ（ｍａ），Ｒ０＃３ＬＯＡＤ（ｍｂ），Ｒ１＃４ＬＯＡＤ（ｍｃ），Ｒ２＃６ＡＤＤ８ＣＲ１，Ｒ０＃５ＬＯＡＤ（ｍｄ），Ｒ３＃７ＡＤＤ８ＣＲ２，Ｒ０＃８ＡＤＤ８ＣＲ３，Ｒ０＃９ＳＨ８ＲＣ２Ｒ０＃１０ＳＴＯＲＥＲ０，（ｍｄ）まず、最初のクリア命令によりカウンタ４１０がクリア
される。次の４つの命令はロード命令である。すなわ
ち、ＬＯＡＤ（ｍａ），Ｒ０等は、メモリアドレスｍ
ａにある６４ビットデータをレジスタＲ０にロードする
命令である。ここでは、メモリアドレスｍａの記憶位置
に画像データ群Ａ０〜Ａ７が記憶され、これらのデータ
が一つのロード命令によりレジスタＲ０にロードされ
る。同様に、画像データ群Ｂ０〜Ｂ７、Ｃ０〜Ｃ７、Ｄ
０〜Ｄ７が第２，第３，第４のロード命令によりメモリ
１６３からレジスタＲ１，Ｒ２，Ｒ３にそれぞれロード
される。次の加算命令により、レジスタＲ０内のデータ
群はＡ０＋Ｂ０，Ａ１＋Ｂ１，，，Ａ７＋Ｂ７という加
算がなされ、これにより得られる８個の総和データ群Ｘ
０〜Ｘ７がレジスタＲ０に格納される。さらに第２の加
算命令により、レジスタＲ０内の総和データ群Ｘ０〜Ｘ
７とレジスタＲ２内のデータＣ０〜Ｃ７とが加算され、
その結果、Ａ０＋Ｂ０＋Ｃ０，Ａ１＋Ｂ１＋Ｃ１，，，
Ａ７＋Ｂ７＋Ｃ７という総和データ群が得られ、レジス
タＲ０に格納される。これらの総和データ群もここでは
Ｘ０〜Ｘ７で表す。最後の加算命令により、Ａ０＋Ｂ０
＋Ｃ０＋Ｄ０，Ａ１＋Ｂ１＋Ｃ１＋Ｄ１，，，Ａ７＋Ｂ
７＋Ｃ７＋Ｄ７という最終的な総和を表すデータ群が得
られ、レジスタＲ０に格納される。これらの総和データ
群もここではＸ０〜Ｘ７で表す。

【００５５】これらの４つの加算命令の実行中に桁上げ
がいずれかの演算ユニット、たとえば１００内の演算器
３２０により発生された場合には、その演算ユニット内
のカウンタ４１０がカウントアップをする。このことは
他の演算ユニット１００’，１００”でも同様である。
こうして、各演算ユニット内のカウンタ４１０は、対応
する演算器１３０内のＡＬＵ３２０により発生された桁
上げビットの総数を保持することになる。上記４つの加
算命令に続くシフト命令が、実行されると、その演算ユ
ニット内のシフター３３０は、レジスタＲ０に保持され
た各総和データＸｉ（ｉ＝０，１，，または７）は、対
応する演算ユニット内のカウンタ４１０内の累積データ
の下位側にその総和データＸｉとを付加して得られる１
２ビットのデータを、２ビット下位側にシフトする。こ
の結果、シフター３３０により出力されるデータは、そ
の累積データを正しく反映して算出された、データＡ
ｉ，Ｂｉ，Ｃｉ，Ｄｉの平均値を表す。なお、命令ＳＴ
ＯＲＥＲ０，（ｍｄ）は、レジスタＲ０内の平均値デ
ータをメモリアドレスｍｄの位置にストアする命令であ
る。

【００５６】こうして、本実施の形態では、８つの平均
値Ｘｉを並列に求めることができる。以上から分かるよ
うに、本実施の形態では従来の演算器に簡単な回路を付
加することによって、桁上がりのビットをカウンタ４１
０によって保持し、また新規シフター３３０によって参
照できるので、“ｘ＝（ａ＋ｂ＋ｃ＋ｄ）／４”等の複
数の８ビットソースデータの平均を求める演算で発生す
る桁上げ信号を無視することなく実行できる。この際、
エレメントサイズを拡張する必要はなく、また演算器の
扱うビット幅を拡大する必要はない。このため、本実施
の形態において新たに追加した回路の規模は少なくて済
む。

【００５７】＜発明の実施の形態１の変形例＞（１）実施の形態１ではデータバス１０７、シフター３
３０の入力をそれぞれ４ビットとしているが、回路規
模、性能に応じて任意とする。またカウンタ４１０の最
大値もこのビットに合わせて任意とする。上記４つの８
ビットデータの平均を求める演算では、カウンタ４１０
が採り得る最大値は２ビットであるので、この種の用途
のみならば、データバス１０７、シフター３３０ともに
２ビットで十分である。この変形は以下に示す他の実施
の形態にも適用できる。

【００５８】（２）実施の形態１ではパックトデータレ
ジスタ群を６４ビットで８つとしたが、回路規模に応じ
て任意とし、それに応じデータバス１０１，１０２，１
１０，１１１，１１２，１１３も任意とする。この変形
は以下に示す他の実施の形態にも適用できる。

【００５９】（３）上記変形例（２）において、１００
〜１００”の回路の数は任意とする。例えばパックトデ
ータレジスタ群１２０が１２８ビットの場合、１００〜
１００”の数を１６とすることで、１６回の８ビット演
算が並列に行われる。この変形は以下に示す他の実施の
形態にも適用できる。

【００６０】（４）実施の形態１では主にエレメントサ
イズが８ビットでの説明であったが、エレメントサイズ
１６ビットまたは３２ビットにおいても適応する。実施
の形態１で示した動作とエレメントサイズ１６ビットで
の動作の違いは、マルチプレクサ１５０が常にデータバ
ス１０６に接続している点で、その他は実施の形態１と
同じ動作である。従って、新規命令“ＡＤＤ１６ＣＲ
ｘ，Ｒｙ”，“ＳＨ１６ＲｎＣＲｘ”を新設すること
で、エレメントサイズ１６ビットにおいても同様に動作
する。これらの命令が命令デコーダ１６１で解読され、
解読された命令から制御回路１６０は制御信号１７０を
生成する。ここでエレメントサイズが１６の命令では、
マルチプレクサ１５０を常にデータバス１０６に接続さ
せ、マルチプレクサ１５０’は任意とする制御信号１７
０を生成する。なお省略してあるが、マルチプレクサ１
５０〜１５０”の１つおきに上記制御させる。３２ビッ
トにおいても同様であり、こちらは３つおきに上記制御
させる。この変形は以下に示す他の実施の形態にも適用
できる。

【００６１】（５）実施の形態１では演算器１３０を２
入力としたが、３入力または４入力にも適応するものと
し、これに応じて並列に処理を行うため、データバス１
０１，１０２，１１１，１１２，１０３，１０４の数も
任意とする。このことは、以下に示す他の実施形態にも
適用される。

【００６２】（６）実施の形態１において新設したシフ
ト命令“ＳＨ８ＲｎＣＲｘ”において、シフトすると
同時にカウンタ４１０をクリアするようにすると、実施
の形態１において新設したクリア命令“ＣＬＲＣ”は省
略でき、結果として実行すべき命令数を減らすことがで
き、処理の高速化に役立つ。

【００６３】（７）実施の形態１では本発明を適用した
ＳＩＭＤ型のプロセッサを示したが、本発明はＳＩＭＤ
型のプロセッサに限定されるのではなく、演算器が一つ
しかない、ＳＩＳＤ型のプロセッサにも適用可能である
のは言うまでもない。但し、ＳＩＭＤ型のプロセッサで
は演算器の数が多いので、本発明により演算回路の回路
規模を増大することなく、桁上げ信号を正しく処理でき
ることの利点は大きい。

【００６４】＜発明の実施の形態２＞本実施の形態で
は、桁上げ信号累積回路１４０が複数個設けられている
点で主として実施の形態１と異なる。すなわち、桁上げ
信号累積回路１４０内に複数のカウンタを設け、桁上げ
信号を累積するカウンタをそれらの中から命令により選
択できるようになっているすなわち、図５に示すように、桁上げ信号累積回路１４
０は、桁上げビットデータが供給されるとカウンタ値を
１つ上げ、カウンタ値を出力する機能を備えたカウンタ
４１０〜４１３と、カウンタ４１０〜４１３の内、桁上
げビットデータを供給すべきいずれか１つを選択するマ
ルチプレクサ４２１と、カウンタ４１０〜４１３の内、
データバス１０７に出力を供給すべきいずれかのカウン
タを選択するマルチプレクサ４２２から成る。カウンタ
４１０〜４１３は、実施の形態１と同様にカウンタクリ
ア機能を持つ。

【００６５】ここで、カウンタ４１０〜４１３に個別に
アクセスするために、実施の形態１で新設した命令をさ
らに拡張する。まず実施の形態１で新設した加算命令
“ＡＤＤ８Ｃ“に代えて、桁上がりのビットをどのカウ
ンタ４１０〜４１３に供給するかを選択可能にするため
に、加算命令“ＡＤＤ８ＣｎＲｘ，Ｒｙ”（ｎ＝０〜
３）を新設する。ｎ＝０〜３はそれぞれカウンタ４１０
〜４１３に対応している。

【００６６】命令“ＡＤＤ８Ｃ０Ｒｘ，Ｒｙ”と実施
の形態１で新設した“ＡＤＤ８ＣＲｘ，Ｒｙ”との相違
点はマルチプレクサ４２１を制御することにより、カウ
ンタ４１０を指定する点であり、この命令が命令デコー
ダ１６１で解読され、解読した命令から制御回路１６０
が制御信号１７０を生成すると、実施の形態１で新設し
た“ＡＤＤ８ＣＲｘ，Ｒｙ”における制御に加えて、
新たにマルチプレクサ４２１を制御する。これにより、
マルチプレクサ４２１はこの命令で指定されるカウンタ
４１０につながり、データバス１０８上の桁上げビット
データはカウンタ４１０に加えられる。またカウンタの
出力には影響がないため、マルチプレクサ４２２は動作
させる必要はない。同様に、加算命令ＡＤＤ８Ｃ１，Ａ
ＤＤ８Ｃ２，ＡＤＤ８Ｃ３は、カウンタ４１０〜４１３
を選択する。

【００６７】実施の形態１において新設したシフト命令
に代えて、どのカウンタ４１０〜４１３からの出力をデ
ータバス１０７に出力するかを指定可能にするために、
シフト命令、“ＳＨ８ＲｍＧｎＲｘ”（ｍ：シフトビ
ット数、ｎ：カウンタ選択値、ｘ：パックトデータ選択
値）を新設する。たとえば、命令“ＳＨ８ＲｎＣ０Ｒ
ｘ”と実施の形態１で新設した“ＳＨ８ＲｎＣＲｘ”
との相違点はマルチプレクサ４２２において、どのカウ
ンタ４１０〜４１３の出力をデータバス１０７に出力す
るかを選択する点であり、この命令が命令デコーダ１６
１で解読され、解読された命令から、制御回路１６０が
制御信号１７０を生成し、実施の形態１で新設した“Ｓ
Ｈ８ＲｍＣＲｘ”における制御に、新たにマルチプレ
クサ４２２の制御と、カウンタ４１０を出力する制御が
加わる。これによりマルチプレクサ４２２はカウンタ４
１０に接続し、カウンタ４１０の出力をデータバス１０
７に出力する。そのほかは“ＳＨ８ＲｎＣＲｘ”と同
様の動作をする。また、シフト命令においてはデータバ
ス１０８からの入力がないため、マルチプレクサ４２１
は動作させる必要がない。同様に、シフト命令ＳＨ８Ｒ
ｍＣ１，ＳＨ８ＲｍＣ２，ＳＨ８ＲｍＣ３はカウンタ４
１０〜４１３を選択する。

【００６８】さらに、カウンタ４１０〜４１３を個別に
指定してクリア可能とするためにクリア命令“ＣＲＬＣ
ｎ”（ｎ＝０〜３）を新設し、この命令が命令デコーダ
１６１で解読され、解読された命令から制御回路１６０
が制御信号１７０を生成し、カウンタ４１０〜４１３の
一つを個別に指定しクリアする。

【００６９】このように、桁上げ信号を保持する複数の
カウンタが設けると、より多くのデータを処理するとき
に、桁上げ信号を累積するカウンタを選択でき、処理が
高速化できるあるいはプログラムが容易となる。たとえ
ば、本プロセッサが、複数、たとえば二つのスカラー命
令を並列に実行するスーパースカラー方式のプロセッサ
とすることができる。そのようなプロセッサでは、各命
令は複数のステージに分けてパイプライン的に実行され
るとともに、二つの命令の同じステージが並行して実行
される。たとえば、各命令は、フェッチ、デコード、演
算という三つのステージでもって実行される。

【００７０】このようなプロセッサを実現するために
は、デコード回路、演算回路を二組設ける必要がある。
フェッチ回路もできれば二つ設けることが望ましい。こ
のようなプロセッサでの処理速度を増大するには、並列
に実行できる命令の組み合わせが多いことが望ましい。
二つの命令が並列に実行するためには二つの命令の間に
競合がないことが望ましい。スーパースカラー方式のプ
ロセッサにおいて、本実施の形態のように、複数のカウ
ンタが桁上げ信号累積回路１４０内に設けられると、並
列に実行できる二つの命令の組を増大することができ、
処理速度を向上できる。たとえば、実施の形態１で示し
たプログラムを上記スーパースカラー方式で実行させる
場合、命令列を以下のように並べることが望ましい。

【００７１】＃１ＣＲＬＣ＃２ＬＯＡＤ（ｍａ），Ｒ０＃３ＬＯＡＤ（ｍｂ），Ｒ１＃４ＬＯＡＤ（ｍｃ），Ｒ２＃５ＡＤＤ８ＣＲ１，Ｒ０＃６ＬＯＡＤ（ｍｄ），Ｒ３＃７ＡＤＤ８ＣＲ２，Ｒ０＃８ＡＤＤ８ＣＲ３，Ｒ０＃９ＳＨ８ＲＣ２Ｒ０＃１０ＳＴＯＲＥＲ０，（ｍｄ）この場合、命令＃４と＃５は並列に実行でき、命令＃６
と＃７は並列に実行できる。なお、命令＃２と＃３が並
列に実行できるか否かは、フェッチ回路が二つあるか否
かにより変わる。

【００７２】本実施の形態において８個のソースデータ
を二組に分け、各組の４つのソースデータの平均値を求
める二つの処理を並列に実行させるプログラムの例は以
下の通りである。このプログラムは、二つのカウンタ４
１０，４１１を使用する。第１の平均値はレジスタＲ０
〜Ｒ３を使用し、第２の平均値はＲ４〜Ｒ７を使用す
る。なお、ｍａからｍｊはメモリアドレスである。

【００７３】＃１ＣＲＬＣ０＃２ＣＲＬＣ１＃３ＬＯＡＤ（ｍａ），Ｒ０＃４ＬＯＡＤ（ｍｂ），Ｒ１＃５ＬＯＡＤ（ｍｅ），Ｒ４＃６ＡＤＤ８Ｃ０Ｒ１，Ｒ０＃７ＬＯＡＤ（ｍｆ），Ｒ５＃８ＬＯＡＤ（ｍｃ），Ｒ２＃９ＡＤＤ８Ｃ１Ｒ５，Ｒ４＃１０ＬＯＡＤ（ｍｇ），Ｒ６＃１１ＡＤＤ８Ｃ０Ｒ２，Ｒ０＃１２ＬＯＡＤ（ｍｄ），Ｒ３＃１３ＡＤＤ８Ｃ１Ｒ６，Ｒ４＃１４ＬＯＡＤ（ｍｈ），Ｒ７＃１５ＡＤＤ８Ｃ０Ｒ３，Ｒ０＃１６ＡＤＤ８Ｃ１Ｒ７，Ｒ４＃１７ＳＨ８Ｒ２Ｃ０Ｒ０＃１８ＳＨ８Ｒ２Ｃ０Ｒ４＃１９ＳＴＯＲＥＲ０，（ｍｈ）＃２０ＳＴＯＲＥＲ１，（ｍｉ）このプログラムでは、並列に実行できる命令の組は次の
通りである。命令＃５と＃６，＃８と＃９、＃１０＃１
１，＃１２と＃１３，＃１４＃１５，＃１６と＃１７、
＃１８と＃１９。よってカウンタが一つの場合よりも並
列に実行できる命令が増大する。

【００７４】＜発明の実施の形態２の変形例＞（１）実施の形態２において、カウンタ４１０〜４１３
の数は任意とし、それに伴い実施の形態２で新設した命
令のカウンタ選択値ｎも任意とする。

【００７５】（２）実施の形態２において、カウンタ４
１０〜４１３を個別に出力するように制御することによ
り、マルチプレクサ４２２は省略できる。

【００７６】（３）実施の形態２の変形例（２）におい
て、逆にカウンタ４１０〜４１３を全て出力させ、マル
チプレクサ４２２で出力値を選択することにより、カウ
ンタを指定する制御信号は省略できる。

【００７７】＜発明の実施の形態３＞本実施の形態で
は、実施の形態２で使用した複数のカウンタを有する桁
上げ信号累積回路１４０に代えて複数のレジスタと演算
器を有する回路を使用する。

【００７８】図６において、桁上げ信号累積回路１４０
には、実施の形態２におけるカウンタ４１０〜４１３の
代わりにレジスタ４３０〜４３３が使用される。ここで
はレジスタ４３０〜４３３がそれぞれ４ビットと仮定
し、レジスタ４３０から順に０〜３と番号をつける。演
算器４４０は、データバス１０８から供給される桁上が
りビットとデータバス４０３から供給されるデータを演
算し、演算結果をデータバス４０１に出力する。この演
算器は、少なくとも加算を実行できる。もちろん他の演
算を実行できるようにしてもよい。書き込みレジスタ選
択回路４２３は、データバス４０１からの入力をどのレ
ジスタに格納するか選択する。読み出しレジスタ選択回
路４２４は、どのレジスタ４３０〜４３３からデータを
データバス４０２に読み出すか選択する。マルチプレク
サ４２５は、読み出されたデータをデータバス１０７を
介してＡＬＵ３２０に送るか、データバス４０３を通じ
て演算器４４０に送るかを選択する。

【００７９】演算器４４０を単体の加算器とした場合に
ついて説明する。ここで実施の形態２と同様に、レジス
タ４３０〜４３３の個々について参照できるように命令
を新設する。実施の形態２と同様の書式で、新規加算命
令“ＡＤＤ８ＧｎＲｘ，Ｒｙ”（ｎ＝０〜３）を新設
し、ｎはレジスタ４３０〜４３３の番号に対応する。こ
こでまず“ＡＤＤ８Ｇ０Ｒｘ，Ｒｙ”をとりあげる。
“ＡＤＤ８Ｇ０Ｒｘ，Ｒｙ”は桁上げ信号累積回路１
４０以外では、実施の形態２で新設した加算命令と同じ
動作をするものとし、桁上げ信号累積回路１４０内の動
作の説明にとどめる。この命令が命令デコーダ１６１で
解読されると、解読された命令から制御回路１６０は制
御信号１７０を生成し、読み出しレジスタ選択回路４２
４と書き込みレジスタ選択回路４２３とマルチプレクサ
４２５を制御する。制御された書き込みレジスタ選択回
路４２３と読み出しレジスタ選択回路４２４はそれぞれ
レジスタ４３０を選択し、マルチプレクサ４２５はデー
タバス４０３と接続することで、レジスタ４３０から参
照されたデータは演算器４４０に供給され、データバス
１０８から供給されるデータと演算を行い、演算結果が
レジスタ４３０に格納される。以下同様にｎ＝０〜３ま
で新設する。

【００８０】次に実施の形態２で新設したシフト命令
“ＳＨ８ＲｍＧｎＲｘ”を本実施の形態でも新設す
る。この命令は上記新規加算命令と同様に、桁上げ信号
累積回路１４０以外では、実施の形態２で新設したシフ
ト命令と同じ動作をする。以下の説明は桁上げ信号累積
回路１４０内の動作の説明にとどめる。ここでまず“Ｓ
Ｈ８ＲｍＧ０Ｒｘ”とりあげる。この命令が命令デコ
ーダ１６１で解読されると、解読した命令から制御回路
１６０は制御信号１７０を生成し、読み出しレジスタ選
択回路４２４とマルチプレクサ４２５を制御する。制御
された読み出しレジスタ選択回路４２４はレジスタ４３
０を選択し、制御されたマルチプレクサ４２５はデータ
バス１０７と接続することにより、レジスタ４３０内の
データはデータバス１０７を介して演算器４４０に供給
される。以下同様にｎ＝０〜３まで新設する。上記のよ
うに演算器４４０が加算器の場合、実施の形態２とほぼ
同じ動作をする。

【００８１】もし、本実施の形態に依らないで、加算用
のＡＬＵ３２０が桁上げを処理可能なようにするには、
パックトデータレジスタ群１２０内の各レジスタの一つ
のエレメントを保持するフィールドをたとえば８ビット
から１２ビットあるいは１６ビットに変更し、ＡＬＵ３
２０の内、二つのデータを加算する回路部分を、二つの
１２ビットのデータの加算を行うように変更することが
考えられる。

【００８２】本実施の形態では、演算器４４０を設ける
ために、実施の形態２よりは回路規模が増大する。しか
し、本実施の形態が必要とする回路の規模は、上記のよ
うに変更した場合よりも小さくて済む。すなわち、演算
器４４０の加算の対象は、レジスタ４３０〜４３３内の
４ビットのデータと線１０８から与えられる１ビットの
桁上げビットである。したがって、この演算器は４ビッ
トの二つのデータを加算する加算器より簡単な構成でよ
い。したがって、本実施の形態での演算器４４０とＡＬ
Ｕ３２０の内の加算を実行する部分の回路規模の合計
は、そのように変更したときにＡＬＵ３２０内の加算器
部分が必要とする回路規模よりは小さくできる。さら
に、本実施の形態で使用するレジスタ４３０〜４３３の
数は、パックトデータレジスタ群１２０内のレジスタの
数より少なくてよい。したがって、本実施の形態では、
パックトデータレジスタ群１２０とレジスタ４３０〜４
３３の回路規模の合計は、パックトデータレジスタ群１
２０の全レジスタのビット幅を上記のように変更した場
合より少なくて済む。

【００８３】なお、レジスタ４３０〜４３３の数を、全
パックトデータレジスタの数と等しくした場合にも、前
述のように、本実施の形態では、演算器４４０の回路規
模は、通常の４ビット加算器より簡単であるので、依然
として本実施の形態によるプロセッサの回路規模は、上
記のように本実施の形態に依らないでプロセッサを変更
した場合より小さくできる。しかし、回路規模の縮小と
いう観点では、レジスタ４３０〜４３３の数を、全パッ
クトデータレジスタの数より少ない方が望ましい。実施
の形態２で使用したカウンタが複数ある場合と同じ理由
により、スーパスカラー方式のプロセッサにおいては、
レジスタ４３０〜４３３の数が複数あることが望まし
い。その数は、全パックトデータレジスタの数にも依存
するが、通常はその数の半分以下、１／４以上であるこ
とが望ましい。

【００８４】また本実施の形態により、桁上げ信号累積
回路内での演算を独立に実行できる。例えばレジスタ４
３０内のデータと、レジスタ４３１内のデータを加算し
てレジスタ４３１に再び格納する新規命令を設定する。
これによりパックトデータレジスタ１２０内の２つのデ
ータを加算する際、両方に桁上がりデータがある場合も
正しく演算される。例えば平均値演算“ｙ＝（（ａ＋
ｂ）＋（ｃ＋ｄ））／４”を行う際、ａ＋ｂ、ｃ＋ｄの
両方に桁上がりビットが発生しても、その両方の桁上が
りビットを加算しておくことで平均値ｙは正しく求める
ことができる。

【００８５】＜発明の実施の形態３の変形例＞（１）実施の形態１におけるカウンタが一つであるよう
に、実施の形態４におけるレジスタ４３０〜４３３の数
を一つとすることもできる。

【００８６】（２）演算器４４０は、基本的には、レジ
スタ４３０〜４３３のいずれかの内容を桁上げ信号によ
り１だけ増大するインクリメンタとして使用される。し
たがって、そのようなインクリメンタを、加算器でない
構造を有する回路により実現できるときには、そのよう
なインクリメンタは、演算器４４０の代わりに使用でき
る。本明細書ではそのようなインクリメンタも加算のた
めの演算器と見なす。

【００８７】（３）実施の形態３において、レジスタ４
３０〜４３３は４ビットと仮定したが、レジスタの大き
さは任意とする。またレジスタ４３０〜４３３の数も任
意とする。従ってレジスタの大きさにより変化する、デ
ータバス４０２，４０３，４０１，また１０７の大きさ
も任意とする。

【００８８】（４）実施の形態３において１ビットデー
タバスとした１０５，１０８は１〜８ビットまで任意の
値を持つことができる。例えばＡＬＵ３２０を３入力１
出力等の加算を行う演算器に変更すると、複数例えば２
つの桁上がりビットが発生しうる。この場合には、デー
タバス１０５と１０８を２ビットとし、データバス１０
５，１０８を介して桁上げ信号累積回路１４０に２ビッ
トの桁上げデータを並列に供給できる。実施の形態１と
２では桁上げ信号累積回路内にカウンタを用いていた
が、実施の形態３では演算器とレジスタという構成であ
るので、本変更により複数の桁上がりビットに対応する
ことが可能となる。なお、このような変形例において
も、レジスタ４３０〜４３３の総数が全パックトデータ
レジスタの数より少ないときには、本変形例の回路規模
は依然として小さいという利点がある。

【００８９】（５）実施の形態３の上記変形例３におけ
るデータバス４０１〜４０３と、レジスタ４３０〜４３
３と、実施の形態３の上記変形例４におけるデータバス
１０５と１０８と、実施の形態１の変形例１におけるデ
ータバス１０７とシフター３３０の入力部の全てを８ビ
ットとすることで、ＡＬＵ３２０における積においても
桁上げ信号累積回路１４０を使用可能とする。そこで、
新たに積算命令を新設する。動作は実施の形態３で新設
した加算命令と、ＡＬＵ３２０以外の動作は同じ為省略
する。

【００９０】（６）実施の形態３において、演算器４４
０は加算器以外に、減算器、論理演算器、シフター等を
追加することができる。

【００９１】（７）この変形例６の場合、レジスタ４３
０〜４３３内の累積データに対して演算を実行する命令
を新設することが有益である。このような命令を使用す
れば、レジスタ４３０〜４３３内の累積データだけに対
する演算を、パックトデータレジスタ内のデータとは独
立に実行するようにできる。

【００９２】＜発明の実施の形態４＞本実施の形態で
は、実施の形態１で使用した二つのシフター３３０，３
３１の動作を一つのシフターにて実現する。それによ
り、プロセッサの回路を実施の形態１よりも簡単にす
る。なお、本実施の形態の技術は、実施の形態２と３に
も適用できる。

【００９３】図７は本実施の形態における演算器１３０
の構成を示し、マルチプレクサ３１２は、データバス１
０４からのデータを、データバス３０６を介してＡＬＵ
３２０に供給するかあるいはデータバス３０７を介して
シフター３３２に供給するかを選択する。マルチプレク
サ３１４は、データバス１０７上の４ビットの桁上げ信
号の累積データかもしくは４ビットの固定データ‘０’
を選択する。シフター３３２は、データバス３０７を介
してマルチプレクサ３１２から供給される８ビットデー
タを下位ビットとして、またデータバス５００を介して
マルチプレクサ３１４から供給される４ビットデータを
上位ビットとする組み合わせデータに対してしてシフト
を行い、シフト結果の下位８ビットをデータバス３０９
に出力する。マルチプレクサ３１３データバス３０８、
３０９どちらかに選択する実施の形態１〜３で新設した
命令は、本実施においても同様に扱うことができる。マ
ルチプレクサ３１４は、実施の形態１〜３において新設
した、シフト命令の実行においてデータバス１０７を選
択し、そのほかの命令では固定データ‘０’を選択す
る。従ってシフター３３２の上位４ビットの入力は、新
設のシフト命令以外のシフト命令では０であり、新設シ
フト命令が実行されたときのみバス１０７上の桁上げ信
号の累積データが入力される。以上から、本実施の形態
のプロセッサは実施の形態１に比べて回路が簡単である
ことが分かる。

【００９４】＜発明の実施の形態４の変形例＞（１）本実施の形態と実施の形態２あるいはその変形例
との組み合わせ、また本実施の形態と実施の形態ｘ４あ
るいはその変形例との組み合わせも可能とする。

【００９５】（２）実施の形態４において、シフターの
入力部を４ビットとしているが任意とする。

【００９６】（３）実施の形態４においてマルチプレク
サ３１４は、桁上げ信号累積回路１４０においてデータ
バス１０７への入力が制御されている場合は省略でき
る。

【００９７】なお、本発明は以上の実施の形態あるいは
その変形例に限定されるのではない。以上の実施の形態
あるいはその変形例の組み合わせによっても実現でき
る。また、他の実施の形態よっても実現できることは言
うまでもない。

【００９８】

【発明の効果】以上説明したことから明らかなよう、本
発明によれば、複数の符号なしデータの平均値を求める
処理の実行時のように、繰り返し加算が実行されるとき
に発生する桁上がりを比較的簡単な回路により正しく処
理するのに適したプロセッサが得られる。

【図面の簡単な説明】

【図１】本発明に係るプロセッサの概略ブロック図。

【図２】図１の装置に使用される演算器の概略ブロック
図。

【図３】図１の装置に使用される桁上げ信号累積回路の
概略ブロック図。

【図４】図１の装置に使用されるパックトデータレジス
タ群の概略ブロック図。

【図５】本発明に係る他のプロセッサで使用される桁上
げ信号累積回路の概略ブロック図。

【図６】本発明に係るさらに他のプロセッサで使用され
演算器の概略ブロック図。

【図７】本発明に係るさらに他のプロセッサで使用され
る桁上げ信号累積回路の概略ブロック図。

【符号の説明】

１００，１００’，１００”・・・演算ユニット２１０・・・書き込みレジスタ選択回路２２０・・・読み出しレジスタ選択回路３１０〜３１４・・・マルチプレクサ４２３・・・書き込みレジスタ選択回路４２４・・・読み出しレジスタ選択回路

Claims

【特許請求の範囲】

【請求項１】所定のビット幅の少なくとも二つのデータ
に対する加算を行う演算器と、上記演算器が桁上げ信号を発生する毎にその桁上げ信号
が入力され、上記演算器が複数の加算を実行する間に発
生した複数の桁上げ信号の累積値を表す、複数ビットか
らなる桁上げ信号累積データを生成する桁上げ信号累積
回路と、上記桁上げ信号累積データに対する演算を実行する他の
演算器とを有するプロセッサ。
【請求項２】上記他の演算器は、上記演算器が実行した
複数回の加算に対して上記桁上げ信号累積回路により生
成された桁上げ信号累積データと、そのデータの下位側
に付加された、上記複数回の加算の結果得られた加算結
果データとの組を下位側へシフトし、上記ビット数のデ
ータを出力するためのシフターを有する請求項１記載の
プロセッサ。
【請求項３】上記演算器から供給された、上記ビット数
の加算結果データを保持し、保持された加算結果データ
を上記演算器に次の加算のためのデータとして供給でき
るデータ保持回路をさらに有し、上記シフターは、上記演算器が実行した複数回の加算に
対して上記桁上げ信号累積回路により生成された桁上げ
信号累積データと、そのデータの下位側に付加された、
上記複数回の加算の結果得られた、上記データ保持回路
に保持された加算結果データとの組を下位側へシフト
し、上記ビット数のデータを出力するためのシフターで
ある請求項１記載のプロセッサ。
【請求項４】上記桁上げ信号累積回路に保持される上記
桁上げ信号累積データは、上記所定のビット数より少な
いビット数を有する請求項３記載のプロセッサ。
【請求項５】上記桁上げ信号累積回路は、カウンタによ
り構成されている請求項３記載のプロセッサ。
【請求項６】演算器と、少なくとも一つの他の演算器と、上記演算器に接続され、それぞれ少なくとも所定のビッ
ト数のデータを保持することができる複数のレジスタ
と、上記演算器に接続された少なくとも一つの桁上げ信号累
積回路と、選択回路とを有し、上記選択回路は、上記複数のレジスタの内の複数のレジ
スタに保持されたデータを上記演算器に供給し、上記演
算器から供給される加算結果データを一つのレジスタに
転送し、一つのレジスタに保持したデータを上記他の演
算器に供給し、上記他の演算器から供給される演算結果
データを一つのレジスタに転送する回路を有し、上記演算器は、上記選択回路により選択された複数のレ
ジスタに保持された、それぞれ上記所定のビット数の複
数のデータに対する加算を行うための演算器であり、上記桁上げ信号累積回路は、上記演算器が桁上げ信号を
発生する毎にその桁上げ信号が入力され、その演算器に
より発生された桁上げ信号の累積値を表す、複数ビット
からなる桁上げ信号累積データを生成し、上記他の演算器は、上記生成された桁上げ信号累積デー
タと、そのデータの下位側に付加された、上記複数のレ
ジスタの内、上記選択回路により選択された一つのレジ
スタに保持された加算結果データとの組に対して演算を
行うための演算器であるプロセッサ。
【請求項７】上記他の演算器は、上記桁上げ信号累積回
路により生成された上記桁上げ信号累積データと、その
データの下位側に付加された、上記複数のレジスタの
内、上記選択回路により選択された一つのレジスタに保
持された加算結果データとの組を、下位側へシフトし、
上記ビット数を有するシフト結果データを出力するため
のシフターを有する請求項６記載のプロセッサ。
【請求項８】上記桁上げ信号累積回路に保持される上記
桁上げ信号累積データは、上記所定のビット数より少な
いビット数を有する請求項７記載のプロセッサ。
【請求項９】上記桁上げ信号累積回路は、カウンタによ
り構成されている請求項７記載のプロセッサ。
【請求項１０】上記プロセッサは、上記演算器が発生す
る桁上げ信号と、上記桁上げ信号累積回路内の桁上げ信
号累積データとを演算し、上記桁上げ信号累積回路に出
力する、桁上げ信号演算器をさらに有する請求項７記載
のプロセッサ。
【請求項１１】上記桁上げ信号累積回路は、レジスタに
より構成されている請求項１０記載のプロセッサ。
【請求項１２】上記演算器は、複数のデータに対する四
則演算と論理演算を行うための演算器である請求項１１
記載のプロセッサ。
【請求項１３】上記プロセッサは、複数の桁上げ信号累積回路と、複数の桁上げ信号累積回路の内、上記演算器から出力さ
れる桁上げ信号が入力されるべき一つの桁上げ信号累積
回路を選択する他の選択回路をさらに有する請求項７記
載のプロセッサ。
【請求項１４】各桁上げ信号累積回路は、カウンタによ
り構成されている請求項１３記載のプロセッサ。
【請求項１５】上記複数の桁上げ信号累積回路の数は、
上記複数のレジスタの数より少ない請求項１３記載のプ
ロセッサ。
【請求項１６】上記プロセッサは、上記演算器が発生す
る桁上げ信号と上記桁上げ信号累積回路内の桁上げ信号
累積データとを演算し、上記桁上げ信号累積回路に出力
する、桁上げ信号演算器をさらに有する請求項１３記載
のプロセッサ。
【請求項１７】上記桁上げ信号累積回路は、レジスタに
より構成されている請求項１６記載のプロセッサ。
【請求項１８】上記演算器は、複数のデータに対する四
則演算と論理演算を行うための演算器である請求項１７
記載のプロセッサ。
【請求項１９】上記選択回路は、加算を要求する命令に
応答して、上記演算器にデータを供給すべき複数のレジ
スタと、その演算器より供給される加算結果データを格
納すべき一つのレジスタを選択し、上記他の演算器によ
る演算を要求する命令に応答して、上記他の演算器にデ
ータを供給すべき一つのレジスタを選択し、上記他の選択回路は、上記加算を要求する命令に応答し
て、上記演算器より供給される桁上げ信号を供給すべき
一つの桁上げ累積回路を選択し、上記他の演算器による
演算を要求する命令に応答して、上記他の演算器にデー
タを供給すべき一つの桁上げ信号累積回路を選択する回
路を有する請求項１３記載のプロセッサ。
【請求項２０】複数（Ｎ）個の演算器と、それぞれそれらの演算器の一つに対応するＮ個の、互い
に同一の演算を行う他の演算器と、それぞれ上記Ｎ個の演算器と上記Ｎ個の他の演算器に接
続された複数のレジスタと、上記Ｎ個の演算器の一つと上記Ｎ個の他の演算器の一つ
との組にそれぞれ対応して設けられたＮ個の桁上げ信号
累積回路と、選択回路とを有し、各レジスタは、それぞれ所定のビット数を有するＮ個の
データを保持するためのＮ個のフィールドを有し、各フ
ィールドは、上記Ｎ個の演算器の一つと上記Ｎ個の他の
演算器の一つと、当該一つの演算器に対応する一つの桁
上げ信号累積回路とにそれぞれ対応して設けられ、上記選択回路は、上記複数のレジスタの内の複数のレジ
スタのそれぞれに保持されたＮ個のデータを上記Ｎ個の
演算器に並列に供給し、上記Ｎ個の演算器から並列に供
給されるＮ個の加算結果データを一つのレジスタに並列
に供給し、一つのレジスタに保持されたＮ個のデータを
上記Ｎ個の他の演算器に並列に供給し、上記Ｎ個の他の
演算器から供給されるＮ個の演算結果データを一つのレ
ジスタに並列の供給するための回路を有し、各演算器は、上記選択回路により選択された複数のレジ
スタのそれぞれ内の、その演算器に対応するフィールド
に保持された、上記所定のビット数の複数のデータに対
する加算を行うための演算器であり、各桁上げ信号累積回路は、対応する演算器が桁上げ信号
を発生する毎にその桁上げ信号が入力され、その演算器
により発生された桁上げ信号の累積値を表す、複数ビッ
トからなる桁上げ信号累積データを生成し、各他の演算器は、当該他の演算器に対応する桁上げ信号
累積回路により生成された上記桁上げ信号累積データ
と、そのデータの下位側に付加された、上記複数のレジ
スタの一つに保持されたＮ個のデータの内の、当該他の
演算器に対応するフィールドに保持された一つのデータ
との組に対して演算を行うための演算器であるプロセッ
サ。
【請求項２１】各他の演算器は、当該他の演算器に対応
する桁上げ信号累積回路により生成された上記桁上げ信
号累積データと、そのデータの下位側に付加された、上
記複数のレジスタの一つに保持されたＮ個のデータの内
の、当該他の演算器に対応するフィールドに保持された
一つのデータとの組を下位側へシフトし、上記ビット数
のシフト結果データを出力するためのシフターを有する
請求項２０記載のプロセッサ。
【請求項２２】各桁上げ信号累積回路に保持される上記
桁上げ信号累積データは、上記所定のビット数より少な
いビット数を有する請求項２０記載のプロセッサ。
【請求項２３】各桁上げ信号累積回路は、カウンタによ
り構成されている請求項２０記載のプロセッサ。
【請求項２４】上記プロセッサは、上記各演算器に対応
して、その演算器が発生する桁上げ信号と上記各桁上げ
信号累積回路内の各桁上げ信号累積データとを演算し、
上記各桁上げ信号累積回路に出力する桁上げ信号演算器
をさらに有する請求項２０記載のプロセッサ。
【請求項２５】上記各桁上げ信号累積回路は、レジスタ
により構成されている請求項２４記載のプロセッサ。
【請求項２６】上記各演算器は、複数のデータに対する
四則演算と論理演算を行うための演算器である請求項２
５記載のプロセッサ。
【請求項２７】上記プロセッサは、上記Ｎ個の演算器の一つと上記Ｎ個のシフターの一つと
の組にそれぞれ対応して設けられ、それぞれ複数個の桁
上げ信号累積回路からなるＮ群の桁上げ信号累積回路
と、各桁上げ信号累積回路群に属するＭ個の桁上げ信号累積
回路の内、対応する演算器から出力される桁上げ信号が
入力されるべき一つの桁上げ信号累積回路を選択し、さ
らに上記シフターにデータを供給すべき一つの桁上げ信
号累積回路を選択する他の選択回路をさらに有する請求
項２０記載のプロセッサ。
【請求項２８】各桁上げ信号累積回路は、カウンタによ
り構成されている請求項２７記載のプロセッサ。
【請求項２９】各桁上げ信号累積回路群に属する桁上げ
信号累積回路の数は、上記複数のレジスタの数より少な
い請求項２７記載のプロセッサ。
【請求項３０】上記プロセッサは、上記各演算器に対応
して、その演算器が発生する桁上げ信号と上記各桁上げ
信号累積回路内の各桁上げ信号累積データとを演算し、
上記各桁上げ信号累積回路に出力する上げ信号演算器を
さらに有する請求項２７記載のプロセッサ。
【請求項３１】上記各桁上げ信号累積回路は、レジスタ
により構成されている請求項３０記載のプロセッサ。
【請求項３２】上記各演算器は、複数のデータに対する
四則演算と論理演算を行うための演算器である請求項３
１記載のプロセッサ。
【請求項３３】上記選択回路は、加算を要求する命令に
応答して、上記Ｎ個の演算器にＮ個のデータをそれぞれ
供給すべき複数のレジスタと、上記Ｎ個の演算器より供
給されるＮ個の加算結果データを格納すべき一つのレジ
スタを選択し、上記他の演算を要求する命令に応答し
て、上記Ｎ個のシフターにＮ個のデータを供給すべき一
つのレジスタを選択し、上記他の選択回路は、上記加算を要求する命令に応答し
て、上記Ｎ個の演算器より供給される桁上げ信号を供給
すべき、それぞれ異なる桁上げ信号累積回路群に属する
Ｎ個の桁上げ信号累積回路を選択し、上記他の演算を要
求する命令に応答して、上記Ｎ個のシフターにＮ個のデ
ータを供給すべき、それぞれ異なる桁上げ信号累積回路
群に属するＮ個の桁上げ信号累積回路を選択する請求項
２７記載のプロセッサ。