JPH11330235A - Method and device for working insulating layer of semiconductor device - Google Patents

Method and device for working insulating layer of semiconductor device

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JPH11330235A
JPH11330235A JP10126977A JP12697798A JPH11330235A JP H11330235 A JPH11330235 A JP H11330235A JP 10126977 A JP10126977 A JP 10126977A JP 12697798 A JP12697798 A JP 12697798A JP H11330235 A JPH11330235 A JP H11330235A
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JP
Japan
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insulating layer
substrate
mold
processing
processed
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JP10126977A
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Japanese (ja)
Inventor
Kazuhide Koyama
一英 小山
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Abstract

PROBLEM TO BE SOLVED: To provide a method and device for working insulating layer of semiconductor device by which wiring grooves and connecting holes for a dielectric film, which has a low dielectric constant and becomes necessary in a succeeding wiring process can be formed and the grooves and holes can be micro-worked inexpensively with a short TAT. SOLUTION: A method of working insulating layer of semiconductor device includes an insulating layer forming process for forming an insulating layer 24 on a substrate 23 to be treated, a wiring groove forming process for forming wiring grooves 29 through the insulating layer 24, and a burying process for filling the grooves 29 with a conductive material. The wiring groove forming process includes a step of forming the wiring grooves 29 into the surface layer section of the insulating layer 24, by pressing an inverted mold having a surface layer section 28 which is formed to the inverted shapes of the wiring grooves 29, to be formed against the surface of the insulating layer 24 while the substrate 23, inverted mold, or both of the substrate 23 and mold are heated.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、絶縁層に配線溝や
接続孔を形成してこれらに導電材料を埋め込む半導体装
置の絶縁層加工方法、およびこの加工方法を実施するの
に好適な半導体装置の絶縁層加工装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of processing an insulating layer of a semiconductor device in which wiring grooves and connection holes are formed in an insulating layer and a conductive material is buried therein, and a semiconductor device suitable for carrying out the processing method. Related to an insulating layer processing apparatus.

【０００２】[0002]

【従来の技術】半導体デバイスの高集積化に伴い、内部
配線の寸法ルールは微細化し、配線間容量の増大による
信号遅延がデバイス動作の高速化を妨げる重大な問題に
なっている。この問題をプロセス面から解決するための
方策としては、配線材料の抵抗を下げることや、層間絶
縁層の比誘電率を下げることが考えられる。2. Description of the Related Art As semiconductor devices become more highly integrated, dimensional rules for internal wiring become finer, and signal delay due to an increase in capacitance between wirings has become a serious problem that hinders high-speed device operation. As a measure for solving this problem from a process point of view, it is conceivable to lower the resistance of the wiring material or to lower the relative permittivity of the interlayer insulating layer.

【０００３】配線材料の抵抗を下げることについては、
現在用いられているアルミニウム合金配線（比抵抗約３
μΩｃｍ）に代えて、Ｃｕ配線（比抵抗約１．７μΩｃ
ｍ）を用いることが主に検討されている。一方、層間絶
縁層の比誘電率を下げることについては、従来のシリコ
ン酸化膜系材料（比誘電率約４．２）に比べて低誘電率
の膜が種々提案され、その使用が検討されている。[0003] Regarding the reduction of the resistance of the wiring material,
Currently used aluminum alloy wiring (resistivity about 3
μΩcm) instead of Cu wiring (specific resistance about 1.7 μΩc
The use of m) is mainly considered. On the other hand, with respect to lowering the relative dielectric constant of the interlayer insulating layer, various films having a lower dielectric constant than conventional silicon oxide-based materials (relative dielectric constant of about 4.2) have been proposed and their use has been studied. I have.

【０００４】このような低誘電率材料については、主に
有機系の膜と無機系の膜とに分けることができるが、
０．１８μｍ以降の世代に要求される比誘電率３以下を
実現する材料としては、有機系の膜の方が多い。有機系
の膜として具体的には、膜中に炭素原子およびフッ素原
子を含有する有機ＳＯＧ、パリレン（ポリパラキシリレ
ン）、ポリテトラフルオロエチレン系樹脂（例えばテフ
ロンＡＦ〔商品名〕）、シクロポリマライズドフロリネ
ーテッドポリマー系樹脂（例えばサイトップ〔商品
名〕）、フッ化ポリアリルエーテル系樹脂（例えばＦＬ
ＡＲＥ〔商品名〕）などがある。これらの材料は、炭素
原子やアルキル基を有することによって材料の密度を下
げていること、あるいは分子自身の分極率を低くしてい
ることにより、低誘電率のものになっていると考えられ
ている。[0004] Such a low dielectric constant material can be mainly divided into an organic film and an inorganic film.
As a material for realizing a relative dielectric constant of 3 or less required for a generation of 0.18 μm or less, an organic film is more common. Specific examples of the organic film include organic SOG containing a carbon atom and a fluorine atom in the film, parylene (polyparaxylylene), polytetrafluoroethylene resin (for example, Teflon AF (trade name)), cyclopolymer Rise-fluorinated polymer resin (eg, Cytop [trade name]), fluorinated polyallyl ether-based resin (eg, FL
ARE (product name)). It is thought that these materials have low dielectric constants because they have a carbon atom or an alkyl group to lower the density of the material, or to lower the polarizability of the molecule itself. I have.

【０００５】一方、前述したように配線材料について
も、配線の低抵抗化や高信頼性化を目的として、アルミ
ニウム合金配線からＣｕ配線への移行が今後本格化する
ことが確実視されている。しかし、このＣｕ配線用の材
料としては、蒸気圧の高いハロゲン化物が無いため、従
来のＡｌ合金材料のエッチングガス・温度領域でのドラ
イエッチングが難しく、したがってＣｕ配線を形成する
ためには、２５０℃程度の高温でのエッチングを温度制
御性良く行う必要がある。また、層間絶縁層の形成につ
いても、内部配線の微細化・多層化に伴い、狭くて深
い、すなわちアスペクト比の高いスペースへの絶縁層埋
め込みと、グローバルな完全平坦化とを同時に実現する
必要が生じている。On the other hand, as described above, with respect to wiring materials, it is expected that the transition from aluminum alloy wiring to Cu wiring will be in full swing in the future for the purpose of lowering resistance and increasing reliability of wiring. However, since there is no halide having a high vapor pressure as a material for the Cu wiring, it is difficult to dry-etch a conventional Al alloy material in an etching gas / temperature region. It is necessary to perform etching at a high temperature of about ℃ with good temperature controllability. As for the formation of the interlayer insulating layer, it is necessary to simultaneously embed the insulating layer in a narrow and deep space, that is, a space with a high aspect ratio, and globally complete flattening as the internal wiring becomes finer and multilayered. Has occurred.

【０００６】これらの問題を合わせて解決するための一
つの手法として、現在溝配線プロセスが実用化に向けて
動きはじめている。この溝配線プロセスでは、まず、図
７（ａ）に示すように基板上に層間絶縁膜等を形成して
被処理基体１上にエッチングストッパ層２を介して平坦
な絶縁層３を形成し、さらにこの上にレジストを設けて
これをパターニングし、レジストパターン４を得る。As one method for solving these problems together, a trench wiring process is currently beginning to move toward practical use. In this groove wiring process, first, as shown in FIG. 7A, an interlayer insulating film and the like are formed on a substrate, and a flat insulating layer 3 is formed on a substrate 1 to be processed via an etching stopper layer 2; Further, a resist is provided thereon and is patterned to obtain a resist pattern 4.

【０００７】次に、レジストパターン４をマスクにして
絶縁層３をエッチング処理し、図７（ｂ）に示すように
絶縁層３に配線溝５を形成する。次いで、図７（ｃ）に
示すようにこの配線溝５内に積層メタル６を成膜し、続
いて配線材料７を埋め込む。その後、配線溝５内以外の
部分の積層メタル６および配線材料７をＣＭＰ等で除去
し、これにより図７（ｄ）に示すように溝配線８を形成
する。Next, the insulating layer 3 is etched using the resist pattern 4 as a mask to form a wiring groove 5 in the insulating layer 3 as shown in FIG. Next, as shown in FIG. 7C, a laminated metal 6 is formed in the wiring groove 5 and then a wiring material 7 is embedded. Thereafter, the portions of the laminated metal 6 and the wiring material 7 other than those in the wiring groove 5 are removed by CMP or the like, thereby forming the groove wiring 8 as shown in FIG. 7D.

【０００８】このような溝配線プロセスによれば、以下
の効果が得られる。すなわち、 （１）最初に一度絶縁層３の平坦化を行えば、後の層間
絶縁層の平坦化が不要となる。 （２）層間絶縁層による狭いスペースの埋め込みが不要
となる。 （３）配線材料７そのものの、微細加工（リソグラフィ
＋エッチング）が不要となり、前述した微細化の進展に
伴う多くの問題が解消される。According to such a groove wiring process, the following effects can be obtained. That is, (1) If the insulating layer 3 is first flattened at first, it is not necessary to flatten the subsequent interlayer insulating layer. (2) It is not necessary to fill a narrow space with an interlayer insulating layer. (3) The fine processing (lithography + etching) of the wiring material 7 itself becomes unnecessary, and many problems associated with the progress of miniaturization described above are solved.

【０００９】また、このような溝配線プロセスを発展し
た技術として、デュアルダマシン配線プロセスがある。
このデュアルダマシン配線プロセスは、コンタクトホー
ルやビアホール（以下、両者を総称して接続孔とする）
と配線溝の両方を形成した後に、配線材料で両者を一度
に埋め込み、ＣＭＰによって溝以外の配線材料を除去す
るプロセスである。[0009] As a technology developed from such a trench wiring process, there is a dual damascene wiring process.
This dual damascene wiring process uses contact holes and via holes (both are collectively referred to as connection holes).
After forming both the wiring groove and the wiring groove, the wiring material is embedded at a time with the wiring material, and the wiring material other than the groove is removed by CMP.

【００１０】すなわち、このデュアルダマシン配線プロ
セスでは、まず、図８（ａ）に示すように被処理基体１
０上に層間絶縁膜１１、エッチングストッパ層１２、絶
縁膜１３を形成する。続いて、この絶縁膜１３に配線溝
１４を形成し、さらに層間絶縁膜１１に前記配線溝１４
の底面に開口する接続孔１５を形成する。次いで、図８
（ｂ）に示すように配線溝１４および接続孔１５内に積
層メタル１６を成膜し、続いてこれらに配線材料１７を
一連の処理で埋め込む。その後、配線溝１４内および接
続孔１５内を除く部分の積層メタル１６および配線材料
１７をＣＭＰ等で除去し、これにより図８（ｃ）に示す
ように溝配線１８とプラグ１９とを同時に形成する。That is, in this dual damascene wiring process, first, as shown in FIG.
An interlayer insulating film 11, an etching stopper layer 12, and an insulating film 13 are formed on 0. Subsequently, a wiring groove 14 is formed in the insulating film 13, and the wiring groove 14 is further formed in the interlayer insulating film 11.
A connection hole 15 is formed on the bottom surface of the substrate. Then, FIG.
As shown in FIG. 2B, a laminated metal 16 is formed in the wiring groove 14 and the connection hole 15, and subsequently, a wiring material 17 is embedded in these in a series of processes. Thereafter, the portions of the laminated metal 16 and the wiring material 17 other than the inside of the wiring groove 14 and the inside of the connection hole 15 are removed by CMP or the like, whereby the groove wiring 18 and the plug 19 are simultaneously formed as shown in FIG. I do.

【００１１】ところで、このデュアルダマシン配線プロ
セスを実現するためには、主に以下の２つの技術の確立
が必要である。 （１）狭くて深い（アスペクト比が高い）接続孔および
配線溝の形成技術 （２）狭くて深い（アスペクト比が高い）接続孔と配線
溝の同時埋め込み技術 特に（２）については、配線溝への配線材料埋め込み技
術における、埋め込み能力を高めていく必要がある。By the way, in order to realize this dual damascene wiring process, it is necessary to mainly establish the following two technologies. (1) Technology for forming narrow and deep (high aspect ratio) connection holes and wiring grooves (2) Technology for simultaneously embedding narrow and deep (high aspect ratio) connection holes and wiring grooves Particularly, for (2), wiring grooves It is necessary to enhance the embedding ability in the technology of embedding wiring material in semiconductor devices.

【００１２】しかして、このようなデュアルダマシン配
線プロセスが実現できれば、一度に接続孔と配線パター
ンの両方を形成することができ、大幅なプロセスコスト
の削減およびＴＡＴの短縮を図ることができる。したが
って、将来的にはこのデュアルダマシンプロセスが主流
となる可能性が高い。以上より、今後０．１８μｍ以降
の世代では、特に有機系材料を用いた低誘電率層間絶縁
層に対して、配線溝、接続孔、およびこれら両者の微細
パターンを正確に加工する技術が必要となってくる。Thus, if such a dual damascene wiring process can be realized, both the connection hole and the wiring pattern can be formed at one time, so that the process cost and TAT can be greatly reduced. Therefore, there is a high possibility that this dual damascene process will become mainstream in the future. In view of the above, in the future generations of 0.18 μm and later, a technology for accurately processing wiring grooves, connection holes, and fine patterns of both, especially for low dielectric constant interlayer insulating layers using organic materials, will be required. It is becoming.

【００１３】[0013]

【発明が解決しようとする課題】しかしながら、有機系
材料を用いた低誘電率層間絶縁層に対する微細パターン
の加工技術には、以下に述べる改善すべき課題がある。
炭素原子およびフッ素原子を含有する低誘電率材料から
なる膜に、配線溝や接続孔、あるいはこれら両方の微細
加工を施す場合に、シリコン酸化膜やシリコン窒化膜系
の材料に対して用いられていた従来のＦ（フッ素）系ガ
スによるドライエッチングでは、サイドエッチの防止
や、膜中から放出されるＦの影響のコントロールが必要
である。However, the fine pattern processing technology for the low dielectric constant interlayer insulating layer using an organic material has the following problems to be improved.
It is used for silicon oxide films and silicon nitride film-based materials when performing fine processing of wiring grooves and connection holes, or both, on a film made of a low dielectric constant material containing carbon atoms and fluorine atoms. In the conventional dry etching using an F (fluorine) -based gas, it is necessary to prevent side etching and to control the influence of F released from the film.

【００１４】また、特に配線溝と接続孔とを両方同時に
埋め込むデュアルダマシン技術の場合には、配線溝の形
成から接続孔の形成に移行する際、被エッチング面積が
急激に減少することによる過剰ラジカルの影響の制御な
ど、従来以上にエッチングの制御が難しくなる。また、
フォトレジストの除去も、従来用いられていた酸素プラ
ズマによるアッシングでは、有機系絶縁層自身がエッチ
ングされてしまうため、新たなレジスト除去方法を開発
する必要がある。In particular, in the case of the dual damascene technology in which both the wiring groove and the connection hole are buried at the same time, when the formation of the wiring groove is shifted to the formation of the connection hole, excess radicals due to a sharp decrease in the area to be etched are obtained. It becomes more difficult to control the etching than in the past, for example, to control the influence of the etching. Also,
In the removal of the photoresist, the organic insulating layer itself is etched by ashing using oxygen plasma, which has been conventionally used. Therefore, it is necessary to develop a new resist removal method.

【００１５】一方、配線プロセスの微細化・多層化は、
配線プロセスコストの上昇、ＴＡＴの延長を招いてい
る。また、０．１３μｍ以降の世代では、配線の寸法ル
ールも０．２μｍ以下になってくるため、従来のＫｒＦ
エキシマリソグラフィ技術でパターニングするのは極め
て困難であり、新たにＡｒＦエキシマリソグラフィ技
術、またはＥＢ直描技術の導入が必要になってくる。し
かして、いずれの場合にもさらなるプロセスコストの上
昇を招いてしまい、特に後者の場合では、極端なスルー
プットの低下という問題をも招いてしまうことになる。On the other hand, miniaturization and multilayering of the wiring process
This leads to an increase in wiring process costs and an increase in TAT. In the generation of 0.13 μm or less, the wiring dimensional rule becomes 0.2 μm or less.
It is extremely difficult to perform patterning using excimer lithography technology, and it is necessary to newly introduce an ArF excimer lithography technology or EB direct writing technology. However, in any case, the process cost is further increased, and in the latter case, in particular, a problem of extremely lowering the throughput is also caused.

【００１６】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、今後の配線プロセスで必
要となる低誘電率膜への配線溝や接続孔、さらにはこれ
ら両者の微細加工を、より低コストでしかも短ＴＡＴで
行うことことのできる、半導体装置の絶縁層加工方法、
および半導体装置の絶縁層加工装置を提供することにあ
る。The present invention has been made in view of the above circumstances, and has as its object to provide wiring grooves and connection holes in a low dielectric constant film which will be required in a future wiring process, as well as fine processing of both of them. A method of processing an insulating layer of a semiconductor device, which can be performed at a lower cost and with a shorter TAT,
And a device for processing an insulating layer of a semiconductor device.

【００１７】[0017]

【課題を解決するための手段】本発明における請求項１
記載の半導体装置の絶縁層加工方法では、被処理基体上
に絶縁層を形成する絶縁層形成工程と、該絶縁層に配線
溝を形成する配線溝形成工程と、該配線溝に導電材料を
埋め込む埋め込み工程とを備えてなり、前記配線溝形成
工程は、形成すべき配線溝を反転した形状の表層部を有
してなる反転型を用い、前記被処理基体あるいは反転型
あるいはこれら両方を加熱しながら該反転型を前記絶縁
層表面に押しつけ、これにより該絶縁層表層部に配線溝
を形成する処理を備えていることを前記課題の解決手段
とした。Means for Solving the Problems Claim 1 of the present invention
In the method for processing an insulating layer of a semiconductor device described above, an insulating layer forming step of forming an insulating layer on a substrate to be processed, a wiring groove forming step of forming a wiring groove in the insulating layer, and embedding a conductive material in the wiring groove The wiring groove forming step is performed by using an inversion mold having a surface layer portion having a shape obtained by inverting the wiring groove to be formed, and heating the substrate to be processed or the inversion mold or both. The solution to the above problem is provided with a process of pressing the inversion mold against the surface of the insulating layer while forming a wiring groove in the surface layer portion of the insulating layer.

【００１８】請求項１１記載の半導体装置の絶縁層加工
方法では、被処理基体上に絶縁層を形成する絶縁層形成
工程と、該絶縁層に接続孔を形成する接続孔形成工程
と、該接続孔に導電材料を埋め込む埋め込み工程とを備
えてなり、前記接続孔形成工程は、形成すべき接続孔を
反転した形状の表層部を有してなる反転型を用い、前記
被処理基体あるいは反転型あるいはこれら両方を加熱し
ながら該反転型を前記絶縁層表面に押しつけ、これによ
り該絶縁層表層部に接続孔を形成する処理を備えている
ことを前記課題の解決手段とした。In the method for processing an insulating layer of a semiconductor device according to the eleventh aspect, an insulating layer forming step of forming an insulating layer on a substrate to be processed, a connecting hole forming step of forming a connecting hole in the insulating layer, An embedding step of embedding a conductive material in the hole, wherein the connection hole forming step uses an inversion mold having a surface layer portion having a shape obtained by inverting a connection hole to be formed; Alternatively, the means for solving the above problem is provided with a process of pressing the inversion mold against the surface of the insulating layer while heating both of them, thereby forming a connection hole in a surface layer portion of the insulating layer.

【００１９】請求項２１記載の半導体装置の絶縁層加工
方法では、被処理基体上に絶縁層を形成する絶縁層形成
工程と、該絶縁層に配線溝および接続孔を形成するパタ
ーン形成工程と、該配線溝および接続孔に導電材料を埋
め込む埋め込み工程とを備えてなり、前記パターン形成
工程は、形成すべき配線溝および接続孔を反転した形状
の表層部を有してなる反転型を用い、前記被処理基体あ
るいは反転型あるいはこれら両方を加熱しながら該反転
型を前記絶縁層表面に押しつけ、これにより該絶縁層表
層部に配線溝および接続孔を形成する処理を備えている
ことを前記課題の解決手段とした。In the method for processing an insulating layer of a semiconductor device according to the present invention, an insulating layer forming step of forming an insulating layer on a substrate to be processed, a pattern forming step of forming wiring grooves and connection holes in the insulating layer, An embedding step of embedding a conductive material in the wiring groove and the connection hole, wherein the pattern forming step uses an inversion mold having a surface layer portion having a shape obtained by inverting the wiring groove and the connection hole to be formed, The object is to provide a process of pressing the inversion mold against the surface of the insulating layer while heating the substrate to be processed and / or the inversion mold, thereby forming a wiring groove and a connection hole in a surface layer portion of the insulation layer. Was the solution.

【００２０】なお、前記加工方法において、配線溝や接
続孔、あるいはこれら両方を絶縁層に形成するにあたっ
ては、反転型を絶縁層表面に押しつける際の被処理基体
あるいは反転型あるいはこれら両方の加熱温度を、絶縁
層のガラス転移温度以上であり、かつ該絶縁層の熱分解
温度以下にするのが好ましく、また、この加熱温度を、
該反転型の表層部のガラス転移温度以下とするのが望ま
しい。In the above-mentioned processing method, when forming the wiring groove and / or the connection hole or both in the insulating layer, the substrate to be processed and / or the heating temperature of the inversion type when pressing the inversion mold against the surface of the insulation layer are used. Is preferably equal to or higher than the glass transition temperature of the insulating layer, and equal to or lower than the thermal decomposition temperature of the insulating layer.
It is desirable that the temperature be equal to or lower than the glass transition temperature of the surface layer of the inverted type.

【００２１】また、特に前記絶縁層形成工程を、被処理
基体上に第１絶縁層を形成する処理と該第１絶縁層上に
第２絶縁層を形成する処理とから構成した場合、第１絶
縁層を加工するにあたっては第２絶縁層をマスクにして
ドライエッチングするのが好ましい。また、いずれの場
合においても、反転型を押しつけた後この反転型を被処
理基体から離す際には、絶縁層が変形してしまうのを防
止するため、絶縁層の温度をそのガラス転移温度以下に
下げた後、反転型を離すようにするのが好ましい。In particular, when the insulating layer forming step comprises a process of forming a first insulating layer on a substrate to be processed and a process of forming a second insulating layer on the first insulating layer, In processing the insulating layer, dry etching is preferably performed using the second insulating layer as a mask. In any case, when the inversion mold is pressed away from the substrate after the inversion mold is pressed, the temperature of the insulation layer should be lower than its glass transition temperature in order to prevent the insulation layer from being deformed. It is preferable to release the reversing mold after lowering the temperature.

【００２２】また、前記被処理基体上に形成する絶縁層
を有機系低誘電率材料によって形成した場合には、その
ガラス転移温度が通常１００℃〜３００℃程度と比較的
低温のため、前記反転型の表層部の材料として、従来の
半導体プロセスに用いられているシリコン酸化膜（ＣＶ
Ｄ膜の場合、ガラス転移温度は６００℃以上）等を用い
ることができる。In the case where the insulating layer formed on the substrate to be processed is formed of an organic low dielectric constant material, the glass transition temperature is relatively low, usually about 100 ° C. to 300 ° C. As a material of the surface layer of the mold, a silicon oxide film (CV) used in a conventional semiconductor process is used.
In the case of the D film, a glass transition temperature of 600 ° C. or more) can be used.

【００２３】したがって、このように反転型の表層部を
シリコン酸化膜等によって形成する場合には、これの作
製に際して、従来のシリコンウエハプロセスを適用し、
シリコン基板上のシリコン酸化膜等に対して、「フォト
リソグラフィ技術」＋「ドライエッチング技術」を用い
て形成すべき凹状パターンを反転した形状の表層部を形
成することが可能である。また、配線ルールの微細化が
進行し、従来のフォトリソグラフィ技術、例えばＫｒＦ
エキシマレーザリソグラフィ技術でパターニングするの
が困難な場合、ＥＢ直描技術を用いて反転型表層部のパ
ターニングを行うこともできる。Therefore, in the case where the inversion type surface layer is formed of a silicon oxide film or the like, a conventional silicon wafer process is applied at the time of manufacturing the same.
It is possible to form a surface layer portion having a shape obtained by inverting a concave pattern to be formed on a silicon oxide film or the like on a silicon substrate by using “photolithography technology” + “dry etching technology”. In addition, as wiring rules have become finer, conventional photolithography techniques such as KrF
When it is difficult to perform patterning by the excimer laser lithography technique, the inversion type surface layer portion can be patterned by using the EB direct writing technique.

【００２４】前記被処理基体としては、ウエハそのもの
や、トランジスタ素子や素子分離領域を形成したウエ
ハ、さらにトランジスタ素子を形成した上に各種絶縁層
や下層配線層、接続孔等を形成したウエハが挙げられ
る。すなわち、本発明において被処理基体とは、配線溝
や接続孔の加工を行う絶縁層の下地を構成している、ウ
エハを含む各種層全体を示している。Examples of the substrate to be processed include a wafer itself, a wafer on which transistor elements and element isolation regions are formed, and a wafer on which transistor elements are formed and on which various insulating layers, lower wiring layers, connection holes, and the like are formed. Can be That is, in the present invention, the substrate to be processed refers to the whole of various layers including the wafer, which constitute the base of the insulating layer for processing the wiring grooves and the connection holes.

【００２５】被処理基体上に形成する絶縁層の材料とし
ては、反転型が押しつけられることにより配線溝や接続
孔の凹状のパターンを形成するよう、ガラス転移温度の
低いものが用いられる。具体的には、膜中に炭素原子お
よびフッ素原子を含有する有機ＳＯＧ、パリレン（ポリ
パラキシリレン）、ポリテトラフルオロエチレン系樹脂
（例えばテフロンＡＦ〔商品名〕、ガラス転移温度＝１
６０℃、熱分解温度＝４５０℃）、シクロポリマライズ
ドフロリネーテッドポリマー系樹脂（例えばサイトップ
〔商品名〕、ガラス転移温度＝１２０℃、熱分解温度＝
４２０℃）、フッ化ポリアリルエーテル系樹脂（例えば
ＦＬＡＲＥ〔商品名〕、ガラス転移温度＝２６０℃、熱
分解温度＝４６０℃）、ポリイミド等が挙げられ、これ
らのうちの一種が用いられ、あるいは複数種が積層され
て用いられる。また、この絶縁層については、全体とし
て比誘電率が４以下の低誘電率膜であることが望まし
い。ここで、「全体として」とは、複数種の絶縁材料に
よって該絶縁層を形成した場合などでは、この絶縁層の
比誘電率は形成された絶縁層そのものの比誘電率とする
ことを意味している。As a material of the insulating layer formed on the substrate to be processed, a material having a low glass transition temperature is used so that a reverse pattern is pressed to form a concave pattern of a wiring groove or a connection hole. Specifically, organic SOG containing a carbon atom and a fluorine atom in the film, parylene (polyparaxylylene), polytetrafluoroethylene-based resin (for example, Teflon AF [trade name], glass transition temperature = 1
60 ° C., thermal decomposition temperature = 450 ° C.), cyclopolymerized fluorided polymerized resin (eg Cytop [trade name], glass transition temperature = 120 ° C., thermal decomposition temperature =
420 ° C.), fluorinated polyallyl ether-based resin (for example, FLARE [trade name], glass transition temperature = 260 ° C., thermal decomposition temperature = 460 ° C.), polyimide and the like, and one of these is used, or A plurality of types are stacked and used. It is desirable that the insulating layer is a low dielectric constant film having a relative dielectric constant of 4 or less as a whole. Here, the term “total” means that when the insulating layer is formed of a plurality of types of insulating materials, the relative dielectric constant of the insulating layer is the relative dielectric constant of the formed insulating layer itself. ing.

【００２６】また、絶縁層を２層で形成する場合の第１
層目の絶縁層、すなわち第１絶縁層（ドライエッチング
で加工する絶縁膜）としては、ＳｉＯ2 、ＳｉＮ、Ｓｉ
ＯＮ、ＳｉＯＦ等のＳｉの化合物である絶縁材料が用い
られ、あるいはこれらが積層されて用いられる。In the case where the insulating layer is formed of two layers, the first
As a first insulating layer, that is, a first insulating layer (an insulating film processed by dry etching), SiO 2 , SiN, Si
An insulating material which is a compound of Si such as ON or SiOF is used, or these are laminated and used.

【００２７】配線溝や接続孔を埋め込む導電材料として
は、純Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ、Ａｌ−Ｇｅ−Ｃ
ｕ、Ａｌ−Ｃｕ−Ｔｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓ
ｃ、Ａｌ−Ｓｃ−Ｃｕ等、種々のＡｌ系合金、純Ｃｕ、
Ｃｕ−Ｔｉ、Ｃｕ−Ｓｎ、Ｃｕ−Ｔａ、Ｃｕ−Ｚｒ等Ｃ
ｕ系合金、Ａｇ等のうちの一種あるいは複数種が用いら
れる。なお、この導電材料の下地金属層としては、Ｔ
ｉ、ＴｉＮ、ＴｉＯＮ、ＴｉＳｉＮ、Ｗ、ＷＮ、ＷＳｉ
Ｎ、ＴｉＷ、ＴｉＷＮ、Ｔａ、ＴａＮ、ＴａＣ、ＴａＳ
ｉＮ等の高融点金属や、その化合物が用いられる。ま
た、接続孔のみを埋め込む導電材料としては、前記導電
材料以外に、Ｗ、およびＷと各種高融点金属膜やその化
合物のうちの一種あるいは複数種を用いることができ
る。As the conductive material for filling the wiring groove and the connection hole, pure Al, Al-Cu, Al-Si, Al-Si-C
u, Al-Ge, Al-Si-Ge, Al-Ge-C
u, Al-Cu-Ti, Al-Si-Ti, Al-S
c, various Al-based alloys such as Al-Sc-Cu, pure Cu,
C such as Cu-Ti, Cu-Sn, Cu-Ta, Cu-Zr
One or a plurality of u-based alloys, Ag, and the like are used. In addition, as a base metal layer of this conductive material, T
i, TiN, TiON, TiSiN, W, WN, WSi
N, TiW, TiWN, Ta, TaN, TaC, TaS
A high melting point metal such as iN or a compound thereof is used. In addition, as the conductive material for filling only the connection holes, one or more of W, W, various refractory metal films, and compounds thereof can be used in addition to the conductive material.

【００２８】前記反転型の表層部の材料としては、Ｓｉ
Ｏ2 、ＳｉＮ、ＳｉＯＮ、ＳｉＯＦ等のＳｉ化合物から
なる絶縁材料やＳｉのうちの一種あるいは複数種、さら
には硬度の高い金属や金属間化合物膜等（Ｗ、ＷＮ、Ｔ
ｉ、ＴｉＮ、ＴｉＷ、Ｔａ、ＴａＮ）のうちの一種ある
いは複数種が主に用いられる。The material of the inversion type surface layer is Si
An insulating material made of a Si compound such as O 2 , SiN, SiON, SiOF or the like, one or more kinds of Si, and a metal or intermetallic compound film having high hardness (W, WN, T
i, TiN, TiW, Ta, TaN) or one or more of them.

【００２９】前記半導体装置の絶縁層加工方法によれ
ば、配線溝あるいは接続孔、またはこれら両方を反転し
た形状の表層部を有してなる反転型を用い、これを加熱
しながら絶縁層表面に押しつけることにより、絶縁層表
層部に配線溝あるいは接続孔、またはこれら両方を形成
するので、有機系低誘電率膜の微細加工が可能になり、
これにより前述した有機系低誘電率膜のドライエッチン
グに伴う種々の問題が解消される。According to the method for processing an insulating layer of a semiconductor device, an inversion type having a surface layer portion having a shape obtained by inverting a wiring groove or a connection hole, or both of them is used. By pressing, wiring grooves or connection holes, or both are formed in the surface layer of the insulating layer, so that fine processing of the organic low dielectric constant film becomes possible,
This eliminates the various problems associated with the dry etching of the organic low dielectric constant film described above.

【００３０】また、単に反転型を押しつけることでパタ
ーニングすることができるので、従来の「フォトリソグ
ラフィ」＋「ドライエッチング」＋「レジスト剥離」と
いった一連の工程を大幅に削減することができ、生産コ
スト低減、短ＴＡＴ化を図ることが可能になる。さら
に、微細な配線溝や接続孔の形成に関しても、例えばＥ
Ｂ直描技術を反転型表層部のパターン形成に対して一度
適用するだけで、その後の配線溝や接続孔の加工を行う
ことができ、したがって実際に作製する半導体装置の導
電パターンをＥＢ直描で形成する場合と異なり、ＥＢ露
光装置の低スループットの問題を解消することが可能に
なる。Further, since patterning can be performed by simply pressing an inversion mold, a series of conventional steps such as “photolithography” + “dry etching” + “resist stripping” can be greatly reduced, and the production cost can be reduced. It is possible to achieve reduction and shortening of the TAT. Further, regarding the formation of fine wiring grooves and connection holes, for example, E
By applying the B-direct writing technique only once to the pattern formation of the inverted surface layer portion, subsequent processing of wiring grooves and connection holes can be performed, and therefore, the conductive pattern of the semiconductor device to be actually manufactured is directly drawn by EB. Unlike the case of forming by EB, the problem of low throughput of the EB exposure apparatus can be solved.

【００３１】また、例えば配線溝とこれに連通する接続
孔の両方の反転形状を有する反転型を加熱しながら押し
つけることで、配線溝と接続孔とを一度に加工すること
ができ、さらに両者を同時に埋め込むデュアルダマシン
と組み合わせることで、大幅な生産コスト低減、短ＴＡ
Ｔ化を図ることが可能になる。Further, for example, the wiring groove and the connection hole can be processed at a time by pressing the reversing mold having the reversal shape of both the wiring groove and the connection hole communicating with the heating groove while heating the same. Significant production cost reduction and short TA by combining with dual damascene embedded at the same time
T can be achieved.

【００３２】本発明における請求項２８記載の半導体装
置の絶縁層加工装置では、被処理基体上に絶縁層を形成
してなる被処理基体の絶縁層に、配線溝や接続孔等の凹
状パターンを形成する絶縁層加工装置において、前記被
処理基体を保持するステージと、前記ステージに設けら
れて該ステージ上に保持された被処理基体を加熱する加
熱手段と、前記加熱手段を制御する加熱コントローラ
と、被処理基体の絶縁層に形成する凹状パターンを反転
した形状の表層部を有してなる反転型と、前記反転型を
前記被処理基体の絶縁層に対して所望の圧力で押しつけ
させる加圧機構と、前記被処理基体と前記反転型との相
対的な位置を調整する位置調整機構とを具備し、前記被
処理基体の絶縁層に、前記反転型を押しつけて該絶縁層
を熱間圧縮加工するよう構成されてなることを前記課題
の解決手段とした。In the apparatus for processing an insulating layer of a semiconductor device according to the twenty-eighth aspect of the present invention, a concave pattern such as a wiring groove or a connection hole is formed on the insulating layer of the substrate to be processed by forming the insulating layer on the substrate. In the insulating layer processing apparatus to be formed, a stage for holding the substrate to be processed, heating means provided on the stage for heating the substrate to be processed held on the stage, and a heating controller for controlling the heating means An inversion mold having a surface layer portion having a shape obtained by inverting the concave pattern formed in the insulating layer of the substrate to be processed; and a pressurization for pressing the inversion mold against the insulating layer of the substrate to be processed at a desired pressure. A mechanism for adjusting the relative position of the substrate to be processed and the inversion mold, and pressing the inversion mold against the insulating layer of the substrate to be processed to hot compress the insulating layer. Process That formed by cormorants configured was solutions of the problems.

【００３３】ここで、加工対象となる絶縁層の形成材料
として主に用いられる有機系低誘電率膜は、そのガラス
転移温度が１００℃〜３００℃の範囲にあるものが多い
ため、前記加熱コントローラについては、特に前記範囲
で温度制御性が高いことが好ましく、さらには１００〜
５００℃の範囲で温度制御性が高いことが望ましい。Here, most of the organic low dielectric constant films mainly used as a material for forming an insulating layer to be processed have a glass transition temperature in a range of 100 ° C. to 300 ° C. It is preferable that the temperature controllability is particularly high in the above range.
It is desirable that the temperature controllability is high in the range of 500 ° C.

【００３４】また、このように温度制御性を高くする必
要上、前記ステージの被処理基体保持部を、例えば熱間
圧縮加工に不活性な熱媒となる液体を入れた液槽内に配
設し、前記熱間圧縮加工を該液体中で行うようにして温
度制御性を上げるとともに、被処理基体と反転型との間
の剥離性向上を図ってもよい。また、被処理基体全体を
一度に加工する場合の合わせ精度が不十分な場合には、
反転型を、前記被処理基体に対し相対的に移動させて複
数回被処理基体に押しつける、いわゆるステップ・アン
ド・リピート方式を採用して熱間圧縮加工を行い、１チ
ップずつ加工するようにしてもよい。In order to increase the temperature controllability as described above, the substrate holding portion of the stage is disposed, for example, in a liquid tank containing a liquid serving as a heat medium inert to hot compression working. Then, the temperature controllability may be improved by performing the hot compression processing in the liquid, and the releasability between the substrate to be processed and the reversing mold may be improved. Also, if the alignment accuracy when processing the entire substrate to be processed at once is insufficient,
The reversing mold is moved relatively to the substrate to be processed and pressed against the substrate to be processed a plurality of times, so that a so-called step-and-repeat method is used to perform hot compression processing and process one chip at a time. Is also good.

【００３５】前記半導体装置の絶縁層加工装置によれ
ば、前記半導体装置の絶縁層加工方法を容易に実施する
ことができ、したがってガラス転移温度の低い絶縁膜に
対して、配線溝、接続孔、あるいはこれら両者を同時に
熱間圧縮加工することが可能になる。その結果、配線プ
ロセス工程が大幅に削減され、生産コスト低減や短ＴＡ
Ｔ化を図ることが可能になる。According to the apparatus for processing an insulating layer of a semiconductor device, the method for processing an insulating layer of the semiconductor device can be easily carried out. Alternatively, both of them can be hot-compressed at the same time. As a result, the wiring process steps are greatly reduced, reducing production costs and shortening TA.
T can be achieved.

【００３６】[0036]

【発明の実施の形態】以下、本発明を詳しく説明する。 （実施形態例１）本発明における請求項１記載の絶縁層
加工方法に係る一実施形態例を、図１（ａ）、（ｂ）、
図２（ａ）〜（ｃ）を利用して説明する。この例は、基
板２０上に層間絶縁層２１を形成し、この層間絶縁層２
１にＷプラグ２２を形成してなる被処理基体２３の上
に、絶縁層２４を形成し、この絶縁層２４に、前記Ｗプ
ラグに接続（導通）する溝配線２５を形成する方法であ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail. (Embodiment 1) FIGS. 1 (a) and 1 (b) show an embodiment of an insulating layer processing method according to claim 1 of the present invention.
This will be described with reference to FIGS. In this example, an interlayer insulating layer 21 is formed on a substrate 20 and this interlayer insulating layer 2 is formed.
In this method, an insulating layer 24 is formed on a substrate 23 to be processed having a W plug 22 formed thereon, and a groove wiring 25 connected (conductive) to the W plug is formed in the insulating layer 24.

【００３７】すなわちこの例においては、図１（ａ）に
示すようにまず被処理基体２３を用意し、この被処理基
体２３上に、有機系低誘電率材料としてフッ化ポリアリ
ルエーテル系樹脂を用いてこの樹脂により絶縁層２４を
形成する。なお、被処理基体２３については、通常のＬ
ＳＩプロセスにしたがってウエハ（図示略）上にトラン
ジスタ素子（図示略）や素子分離領域（図示略）を形成
して基板２０を得、さらにこの基板２０のトランジスタ
素子上に層間絶縁膜（図示略）を形成する。そして、Ｃ
ＭＰ等によりこの層間絶縁膜表面を平坦化し、前記の層
間絶縁層２１を得る。That is, in this example, first, as shown in FIG. 1A, a substrate 23 to be treated is prepared, and a polyallyl ether fluoride resin as an organic low dielectric constant material is formed on the substrate 23 to be treated. The insulating layer 24 is formed by using this resin. The substrate 23 to be processed is a normal L
A transistor 20 (not shown) and an element isolation region (not shown) are formed on a wafer (not shown) according to the SI process to obtain a substrate 20, and an interlayer insulating film (not shown) is formed on the transistor element of the substrate 20. To form And C
The surface of this interlayer insulating film is flattened by MP or the like, and the above-mentioned interlayer insulating layer 21 is obtained.

【００３８】ここで、層間絶縁層２１の形成には、例え
ば以下の成膜条件での減圧ＣＶＤ法による、ＳｉＯ2 膜
が用いられる。 ・ＬＰ−ＣＶＤ ＳｉＯ2 成膜条件 ガス；ＳｉＨ4 ／Ｏ2 ／Ｎ2 ＝２５０／２５０／１００ｓｃｃｍ 圧力；１３．３Ｐａ 被処理基体加熱温度；４２０℃ そして、このＳｉＯ2 膜を、例えば以下の条件でのＣＭ
Ｐ処理を行い、層間絶縁層２１を得る。 ・ＳｉＯ2 ＣＭＰ条件 研磨圧力 ；３００ｇ／ｃｍ2 回転数 ；定盤 ３０ｒｐｍ、研磨ヘッド ３０ｒｐｍ 研磨パッド；ＩＣ−１０００（商品名） スラリー ；ＮＨ4 ＯＨベース（ヒュームドシリカ含有） 流量 ；１００ｃｃ／ｍｉｎ 温度 ；２５〜３０℃Here, for forming the interlayer insulating layer 21, for example, an SiO 2 film is used by a low pressure CVD method under the following film forming conditions. · LP-CVD SiO 2 film forming conditions Gas; SiH 4 / O 2 / N 2 = 250/250 / 100sccm pressure; 13.3 Pa target substrate heating temperature; 420 ° C. Then, the SiO 2 film, for example, the following conditions CM in
By performing a P process, an interlayer insulating layer 21 is obtained.・ SiO 2 CMP conditions Polishing pressure; 300 g / cm 2 Number of revolutions; Surface plate 30 rpm, polishing head 30 rpm Polishing pad; IC-1000 (trade name) Slurry; NH 4 OH base (containing fumed silica) Flow rate: 100 cc / min Temperature 25-30 ° C

【００３９】また、このようにして形成した層間絶縁層
２１へのＷプラグ２２の形成については、まず、公知の
リソグラフィー技術および以下の条件によるエッチング
技術によって例えばホール径０．３μｍのコンタクトホ
ール２６を該層間絶縁層２１に開口形成する。 ・ＳｉＯ2 エッチング条件 ガス ；Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／１００／２００ｓｃｃｍ 圧力 ；６Ｐａ ＲＦパワー ；１６００Ｗ 被処理基体温度；２０℃In forming the W plug 22 in the interlayer insulating layer 21 formed as described above, first, a contact hole 26 having a hole diameter of, for example, 0.3 μm is formed by a known lithography technique and an etching technique under the following conditions. An opening is formed in the interlayer insulating layer 21.・ SiO 2 etching condition gas; C 4 F 8 / CO / Ar = 10/100/200 sccm pressure; 6 Pa RF power; 1600 W substrate temperature to be processed;

【００４０】次に、バリアメタルと密着層とからなる下
地積層膜として、以下の条件のＥＣＲ−ＣＶＤ法でＴｉ
を厚さ１０ｎｍ程度に成膜し、さらにＴｉＮを厚さ４０
ｎｍ程度に成膜する。なお、この例においてはコンタク
トホール２６のアスペクト比が高いものとし、したがっ
て下地積層膜をＣＶＤ法で形成するものとしている。 ・ＥＣＲ−ＣＶＤ Ｔｉ成膜条件 ガス ；ＴｉＣｌ4 ／Ｈ2 ／Ａｒ＝３／１００／１７０ｓｃｃｍ 圧力 ；０．２３Ｐａ μ波 ；２８００Ｗ 被処理基体加熱温度；４６０℃ ・ＥＣＲ−ＣＶＤ ＴｉＮ成膜条件 ガス ；ＴｉＣｌ4 ／Ｈ2 ／Ｎ2 ／Ａｒ ＝２０／２６／８／１７０ｓｃｃｍ 圧力 ；０．２３Ｐａ μ波 ；２８００Ｗ 被処理基体加熱温度；４６０℃Next, as an underlying laminated film composed of a barrier metal and an adhesion layer, Ti was formed by ECR-CVD under the following conditions.
Is deposited to a thickness of about 10 nm, and TiN is further deposited to a thickness of 40 nm.
The film is formed to a thickness of about nm. In this example, the aspect ratio of the contact hole 26 is set to be high, and therefore, the underlying laminated film is formed by the CVD method. ECR-CVD Ti film formation condition gas; TiCl 4 / H 2 / Ar = 3/100/170 sccm pressure; 0.23 Pa μ wave; 2800 W substrate heating temperature; 460 ° C. ECR-CVD TiN film formation condition gas; TiCl 4 / H 2 / N 2 / Ar = 20/26/8/170 sccm pressure; 0.23 Pa μwave; 2800 W substrate heating temperature; 460 ° C.

【００４１】次いで、以下の条件でブランケットＣＶＤ
−Ｗ膜を厚さ８００ｎｍ程度に形成し、コンタクトホー
ル２６内にＷを埋め込む。 ・Ｂｌｋ−ＣＶＤ Ｗ成膜条件 ガス ；ＷＦ6 ／Ｈ2 ／Ａｒ＝８０／５００／２８００ｓｃｃｍ 圧力 ；１０６４０Ｐａ 被処理基体加熱温度；４３０℃Next, a blanket CVD was performed under the following conditions.
A -W film is formed to a thickness of about 800 nm, and W is buried in the contact hole 26. Blk-CVD W film formation condition gas; WF 6 / H 2 / Ar = 80/500/2800 sccm pressure; 10640 Pa substrate heating temperature; 430 ° C.

【００４２】その後、成膜したＷおよび前記下地積層膜
を以下の条件で全面エッチバックし、コンタクトホール
２６内以外のＷ膜と下地積層膜（ＴｉＮ／Ｔｉ）を完全
に除去し、これによりコンタクトホール２６内に下地積
層膜２７を介してＷプラグ２２を形成する。 ・Ｂｌｋ−ＣＶＤ Ｗ膜エッチバック条件 ガス；ＳＦ6 ／Ａｒ＝１１０／９０ｓｃｃｍ 圧力；３５Ｐａ ＲＦパワー；２７５ＷThereafter, the W film and the underlying laminated film are etched back on the entire surface under the following conditions to completely remove the W film and the underlying laminated film (TiN / Ti) other than those in the contact holes 26. The W plug 22 is formed in the hole 26 with the underlying laminated film 27 interposed. Blk-CVD W film etch-back condition gas; SF 6 / Ar = 110/90 sccm pressure; 35 Pa RF power; 275 W

【００４３】このようにして被処理基体２３を形成した
ら、前述したようにこの被処理基体２３上に、有機系低
誘電率材料であるフッ化ポリアリルエーテル樹脂（ＦＬ
ＡＲＥ〔商品名〕、ガラス転移温度＝２６０℃、熱分解
温度＝４６０℃）を、以下の条件に示すようにスピンコ
ートによる塗布、プリベーク、キュアの各処理を行うこ
とによって成膜し、図１（ａ）に示したように有機系低
誘電率膜となる絶縁層２４を形成する。 ・フッ化ポリアリルエーテル樹脂成膜条件 スピンコート；５００ｒｐｍ １０ｓｅｃ＋３０００ｒｐｍ ２０ｓｅｃ プリベーク ；１５０℃ １ｍｉｎ＋２５０℃ １ｍｉｎ キュア ；４００℃ ３０ｍｉｎAfter the substrate 23 to be processed is formed in this way, as described above, a fluorinated polyallyl ether resin (FL), which is an organic low dielectric constant material, is formed on the substrate 23 to be processed.
ARE (trade name), glass transition temperature = 260 ° C., thermal decomposition temperature = 460 ° C.) are formed by spin coating, pre-baking, and curing as shown in the following conditions. As shown in FIG. 1A, an insulating layer 24 that becomes an organic low dielectric constant film is formed. -Fluoropolyallyl ether resin film formation conditions Spin coating; 500 rpm 10 sec + 3000 rpm 20 sec Pre-bake; 150 ° C 1 min + 250 ° C 1 min Cure; 400 ° C 30 min

【００４４】また、このような処理とは別に、予め、前
記絶縁層２４表面に押しつけてこれを加工するための反
転型を用意しておく。この反転型は、例えば図１（ｂ）
に示すように形成すべき配線溝を反転した形状の表層部
２８を有してなるものである。ここで、この表層部２８
については、従来のシリコンウエハプロセスをそのまま
利用することができる。具体的には、シリコン基板等か
らなる反転型本体（図示略）上に、表層部２８として例
えばガラス転移温度の高いＴＥＯＳ（テトラエトキシシ
ラン）を用いたプラズマＣＶＤ法により以下の条件でＳ
ｉＯ2 （ガラス転移温度＝約６００℃）膜を形成し、さ
らにこのＳｉＯ2 膜を「リソグラフィー技術」＋「エッ
チング技術」によって加工することにより、形成すべき
配線溝を反転した形状の表層部２８を得ることができる
のである。Separately from the above processing, an inversion mold for pressing the surface of the insulating layer 24 to process it is prepared in advance. This inversion type is, for example, shown in FIG.
As shown in FIG. 1, the surface layer portion 28 has a shape obtained by inverting the wiring groove to be formed. Here, the surface layer portion 28
For the above, the conventional silicon wafer process can be used as it is. Specifically, on a reversal type main body (not shown) made of a silicon substrate or the like, S is formed under the following conditions by a plasma CVD method using, for example, TEOS (tetraethoxysilane) having a high glass transition temperature as the surface layer portion 28.
By forming an iO 2 (glass transition temperature = approximately 600 ° C.) film and processing this SiO 2 film by “lithography technology” + “etching technology”, a surface layer portion 28 having a shape in which a wiring groove to be formed is inverted is formed. Can be obtained.

【００４５】なお、表層部２８の加工形成において、特
に非常に微細なパターニングが必要な場合には、「ＥＢ
直描リソグラフィ技術」＋「ドライエッチング技術」に
よって形成してもよい。 ・反転型のプラズマＣＶＤＴＥＯＳ−ＳｉＯ2 成膜条件 ガス ；ＴＥＯＳ＝５０ｓｃｃｍ 圧力 ；３３３Ｐａ ＲＦパワー ；１９０Ｗ 反転型本体加熱温度；４００℃ また、ＳｉＯ2 膜を加工する際のドライエッチング条件
については、先のコンタクトホール２６形成の際のエッ
チングと同じ条件とする。In the case where very fine patterning is required in the process of forming the surface layer portion 28, "EB
It may be formed by "direct drawing lithography technology" + "dry etching technology". - inverting type plasma CVDTEOS-SiO 2 film forming conditions Gas; TEOS = 50 sccm pressure; 333Pa RF power; 190 W inverting body heating temperature; 400 ° C. As for the dry etching conditions for processing the SiO 2 film, the previous The conditions are the same as those for the etching when forming the contact hole 26.

【００４６】そして、このような表層部２８を有する反
転型を、加熱しながら図１（ｂ）中矢印で示すように絶
縁層２４に押しつけ、図２（ａ）に示すように表層部２
８のパターンを絶縁層２４の所定の箇所に突き入れる。
反転型の加熱温度としては、絶縁層２４（本例ではフッ
化ポリアリルエーテル樹脂）のガラス転移温度以上であ
り、かつその熱分解温度以下、すなわち、例えば２６０
℃〜４６０℃の範囲で実現することができる。なお、樹
脂のキュア温度を考慮し、例えば２６０℃〜４００℃の
範囲で実施するのが好ましい。また、絶縁層２４に反転
型を押し込む圧力については、該反転型、および被処理
基体２３に損傷を与えない範囲であればよく、例えば１
０4 Ｐａ〜１０7 Ｐａの範囲で行うことができる。Then, the inversion mold having such a surface layer portion 28 is pressed against the insulating layer 24 as shown by an arrow in FIG. 1B while heating, and the surface layer portion 2 as shown in FIG.
The pattern 8 is inserted into a predetermined portion of the insulating layer 24.
The heating temperature of the inversion type is equal to or higher than the glass transition temperature of the insulating layer 24 (fluorinated polyallyl ether resin in this example) and equal to or lower than its thermal decomposition temperature, that is, for example, 260.
C. to 460.degree. C. can be realized. In addition, it is preferable to carry out in the range of, for example, 260 ° C. to 400 ° C. in consideration of the curing temperature of the resin. The pressure for pushing the inversion mold into the insulating layer 24 may be within a range that does not damage the inversion mold and the substrate 23 to be processed.
0 may be in the range of 4 Pa to 10 7 Pa.

【００４７】次いで、押しつけた反転型を被処理基体２
３から離し、その表層部２８を絶縁層２４から引き抜く
ことによって図２（ｂ）に示すように絶縁層２４に配線
溝２９、２９を形成する。ここで、本例においてはこれ
ら配線溝２９、２９のうちの一方が、その底面に、層間
絶縁層２１中に形成したＷプラグ２２の上面を臨ませた
ものとなっている。またこのとき、ガラス転移温度の低
い絶縁層２４、すなわちフッ化ポリアリルエーテル樹脂
層が変形するのを防止するため、被処理基体２３の温度
を若干下げ、これにより絶縁層２４をそのガラス転移温
度より低い温度に冷却してから、反転型を離すのが好ま
しい。また、押し込む反転型が完全に被処理基体２３側
と密着すると剥がれにくくなるため、図２（ａ）に示し
たように押し込んだ反転型と被処理基体２３との間に、
表層部２８のパターン以外の箇所で隙間ができるよう反
転型を構成するのが好ましい。Then, the pressed reversal mold is placed on the substrate 2 to be treated.
The wiring grooves 29, 29 are formed in the insulating layer 24 as shown in FIG. Here, in the present example, one of the wiring grooves 29 has a bottom surface facing the upper surface of the W plug 22 formed in the interlayer insulating layer 21. At this time, in order to prevent the insulating layer 24 having a low glass transition temperature, that is, the fluorinated polyallyl ether resin layer, from being deformed, the temperature of the substrate 23 to be processed is slightly lowered. Preferably, the reversing mold is released after cooling to a lower temperature. In addition, since the inversion mold to be pushed is hard to be peeled off when it comes into close contact with the substrate 23 to be processed, as shown in FIG.
It is preferable to configure an inversion type so that a gap is formed in a portion other than the pattern of the surface layer portion 28.

【００４８】次いで、形成した配線溝２９の内面をスパ
ッタエッチング法によりクリーニング処理し、続いてＬ
Ｄスパッタ法によってＴｉを以下の条件で厚さ２０ｎｍ
程度に成膜し、さらにＴｉＮを厚さ５０ｎｍ程度に成膜
して下地積層膜を形成する。そして、この下地積層膜の
形成に連続して、その真空雰囲気のもとでスパッタ法に
よりＣｕを以下の条件で厚さ８００ｎｍ程度に成膜す
る。なお、前記ＬＤスパッタとは、スパッタ装置内でス
パッタターゲットと被処理基体（ウエハ）との間の距離
を通常より長くし（通常は７ｃｍ程度のところを、１５
ｃｍ以上離す）、スパッタ粒子の被処理基体への垂直入
射成分を増やして、通常のスパッタ法より孔や溝内部で
のカバレッジを改善する成膜方法である。 ・スパッタエッチクリーニング条件 ガス ；Ａｒ＝１００ｓｃｃｍ 圧力 ；０．４Ｐａ エッチング時間 ；１ｍｉｎ ＲＦバイアス ；１０００Ｖ 被処理基体加熱温度；２００℃ ・Ｔｉ ＬＤスパッタ条件 ガス ；Ａｒ＝１００ｓｃｃｍ 圧力 ；０．４Ｐａ ＤＣパワー ；６ｋＷ 被処理基体加熱温度；２００℃ ・ＴｉＮ ＬＤスパッタ条件 ガス ；Ａｒ／Ｎ2 ＝２０／７０ｓｃｃｍ 圧力 ；０．４Ｐａ ＤＣパワー ；１２ｋＷ 被処理基体加熱温度；２００℃ ・Ｃｕスパッタ条件 ガス ；Ａｒ＝１００ｓｃｃｍ 圧力 ；０．４Ｐａ ＤＣパワー ；１５ｋＷ 被処理基体加熱温度；２００℃Next, the inner surface of the formed wiring groove 29 is cleaned by a sputter etching method.
Ti is deposited to a thickness of 20 nm by the D sputtering method under the following conditions.
And a TiN film is formed to a thickness of about 50 nm to form a base laminated film. Then, following the formation of the base laminate film, Cu is formed to a thickness of about 800 nm by sputtering under the vacuum atmosphere under the following conditions. The LD sputtering refers to a method in which a distance between a sputter target and a substrate (wafer) to be processed is set to be longer than usual in a sputtering apparatus (usually, a place of about
cm or more), which increases the perpendicular incidence component of sputtered particles to the substrate to be processed, and improves the coverage in the inside of the hole or groove compared to the ordinary sputtering method.・ Sputter etch cleaning conditions Gas; Ar = 100 sccm pressure; 0.4 Pa Etching time; 1 min RF bias; 1000 V Heating temperature of substrate to be treated; 200 ° C. Ti LD sputtering condition gas: Ar = 100 sccm pressure; 0.4 Pa DC power: 6 kW Substrate heating temperature; 200 ° C. TiN LD sputtering condition gas; Ar / N 2 = 20/70 sccm pressure; 0.4 Pa DC power; 12 kW Substrate heating temperature; 200 ° C. Cu sputtering condition gas; Ar = 100 sccm pressure 0.4 Pa DC power; 15 kW Heating temperature of substrate to be treated; 200 ° C.

【００４９】続いて、不活性ガス、または還元雰囲気中
で熱処理を行い、成膜したＣｕを再結晶温度以上に加熱
し、その流動性を高めてリフローさせ、配線溝２９、２
９内にＣｕを埋め込む。 ・Ｃｕリフロー条件 Ａｒガス圧 ；０．４Ｐａ 加熱時間 ；１０ｍｉｎ 被処理基体加熱温度；３８０℃Subsequently, a heat treatment is performed in an inert gas or a reducing atmosphere to heat the formed Cu to a temperature higher than the recrystallization temperature, to increase its fluidity and to reflow the Cu.
9 is buried with Cu. Cu reflow conditions Ar gas pressure; 0.4 Pa Heating time: 10 min Heating temperature of substrate to be treated; 380 ° C.

【００５０】なお、比較的低温でのＣｕのリフロー処理
は時間がかかるため、同じ工程まで進めた被処理基体２
３…をまとめてバッチ処理するようにしてもよい。ま
た、真空中連続処理を行うのが望ましいが、一度大気に
触れた場合には、水素等を添加した還元雰囲気中で熱処
理を行い、Ｃｕ表面の酸化層を還元しながらリフローさ
せてもよい。Since the reflow treatment of Cu at a relatively low temperature takes a long time, the substrate 2 to be processed to the same step is processed.
.. May be batch processed. Further, it is preferable to perform the continuous treatment in a vacuum. However, when the treatment is performed once, the heat treatment may be performed in a reducing atmosphere to which hydrogen or the like is added, and the Cu layer may be reflowed while reducing the oxide layer on the surface.

【００５１】その後、以下の条件のＣＭＰ法により、配
線溝２９内以外の部分に形成したＣｕ膜とＴｉＮ／Ｔｉ
積層膜とを全て除去し、図２（ｃ）に示すように配線溝
２９内にＴｉＮ／Ｔｉ積層膜からなる下地積層膜３０
と、Ｃｕからなる溝配線２５とを形成する。 ・Ｃｕ（＋ＴｉＮ／Ｔｉ）ＣＭＰ条件 研磨圧力；１００ｇ／ｃｍ2 回転数 ；定盤 ３０ｒｐｍ、研磨ヘッド ３０ｒｐｍ 研磨パッド；ＩＣ−１０００（商品名）／ＳＵＶＡ−ＩＶ（商品名）の積層 スラリー；Ｈ2 Ｏ2 添加アルミナ含有スラリー 流量 ；１００ｃｃ／ｍｉｎ 温度 ；２５〜３０℃Thereafter, the Cu film formed in a portion other than the inside of the wiring groove 29 and the TiN / Ti
2C, the underlying laminated film 30 made of a TiN / Ti laminated film is formed in the wiring groove 29 as shown in FIG.
And a groove wiring 25 made of Cu.・ Cu (+ TiN / Ti) CMP conditions Polishing pressure; 100 g / cm 2 Number of revolutions; Surface plate 30 rpm, Polishing head 30 rpm Polishing pad; Laminated slurry of IC-1000 (trade name) / SUVA-IV (trade name); H 2 O 2 -added alumina-containing slurry Flow rate: 100 cc / min Temperature: 25 to 30 ° C.

【００５２】なお、Ｃｕ膜とＴｉＮ／Ｔｉ膜とを全てＣ
ＭＰで除去すると、絶縁層２４表面にスクラッチ等が入
ってしまう場合には、ＣＭＰでＣｕ膜だけを除去し、そ
の後、以下の条件によるエッチバックによってＴｉＮ／
Ｔｉ膜を除去するようにしてもよい。 ・ＴｉＮ／Ｔｉ膜エッチバック条件 ガス；ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ 圧力；２Ｐａ ＲＦパワー；５０Ｗ μ波；３００ｍＡNote that the Cu film and the TiN / Ti film are all C
If scratches and the like enter the surface of the insulating layer 24 when removed by MP, only the Cu film is removed by CMP, and then TiN /
The Ti film may be removed.・ TiN / Ti film etch-back condition Gas; BCl 3 / Cl 2 = 60/90 sccm Pressure; 2 Pa RF power; 50 W μ wave; 300 mA

【００５３】このような絶縁層加工方法にあっては、配
線溝２９を反転した形状の表層部２８を有した反転型を
用い、これを加熱しながらガラス転移温度の低い有機系
低誘電率絶縁膜からなる絶縁層２４に押しつける、いわ
ゆる熱間圧縮加工技術によって絶縁層２４に配線溝２９
を形成するので、有機系低誘電率膜の微細加工が可能に
なり、これにより有機系低誘電率膜のドライエッチング
に伴う種々の問題を解消することができる。また、従来
に比べ大幅に工程を削減することができ、これによりプ
ロセスコスト低減、短ＴＡＴ化を図ることができる。さ
らに、反転型の表層部２８の形成にＥＢ直描技術を適用
すれば、形成する配線溝２９の微細化にも容易に対応可
能となる。In such an insulating layer processing method, an inversion type having a surface layer portion 28 having a shape obtained by inverting the wiring groove 29 is used, and an organic type low dielectric constant insulating material having a low glass transition temperature is heated while heating. The wiring grooves 29 are formed in the insulating layer 24 by a so-called hot compression working technique, which is pressed against the insulating layer 24 made of film.
Is formed, it is possible to finely process the organic low-k film, thereby solving various problems associated with dry etching of the organic low-k film. Further, the number of steps can be greatly reduced as compared with the conventional case, whereby the process cost can be reduced and the TAT can be shortened. Further, if the EB direct writing technique is applied to the formation of the inversion type surface layer portion 28, it is possible to easily cope with miniaturization of the wiring groove 29 to be formed.

【００５４】（実施形態例２）本発明における請求項１
９記載の絶縁層加工方法に係る一実施形態例を、図３
（ａ）、（ｂ）、図４（ａ）、（ｂ）を利用して説明す
る。この例では、基板（図示略）上に層間絶縁層４０を
形成し、この層間絶縁層４０に、前記実施形態例１に示
した加工方法で溝配線４１を形成した被処理基体４２を
用意する。この被処理基体４２については、通常のＬＳ
Ｉプロセスにしたがってウエハ（図示略）上にトランジ
スタ素子（図示略）や素子分離領域（図示略）を形成し
て基板を得、さらにこの基板のトランジスタ素子上に層
間絶縁膜（図示略）を形成する。そして、ＣＭＰ等によ
りこの層間絶縁膜表面を平坦化し、前記の層間絶縁層４
０を得る。(Embodiment 2) Claim 1 of the present invention
9 according to the embodiment of the insulating layer processing method described in FIG.
This will be described with reference to (a) and (b) and FIGS. 4 (a) and (b). In this example, an inter-layer insulating layer 40 is formed on a substrate (not shown), and a substrate to be processed 42 in which the groove wiring 41 is formed on the inter-layer insulating layer 40 by the processing method described in the first embodiment is prepared. . For the substrate 42 to be processed, a normal LS
In accordance with the I process, a transistor element (not shown) and an element isolation region (not shown) are formed on a wafer (not shown) to obtain a substrate, and an interlayer insulating film (not shown) is formed on the transistor element of this substrate. I do. Then, the surface of the interlayer insulating film is planarized by CMP or the like, and the above-described interlayer insulating layer 4 is formed.
Get 0.

【００５５】そして、この被処理基体４２の上に、図３
（ａ）に示すように第１絶縁層４３を以下の条件のプラ
ズマＣＶＤ法でＳｉＮを厚さ５０ｎｍ程度に成膜する。
なお、この第１絶縁層４３は、前記層間絶縁膜４０に形
成したＣｕ製の溝配線４１のカバー膜として機能するも
のであり、すなわち、溝配線４１を形成するＣｕがその
上層に拡散するのを防止すためのものである。 ・プラズマＣＶＤ ＳｉＮ成膜条件 ガス ；ＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝１８０／５００／７２０μｍ 圧力 ；７００Ｐａ ＲＦパワー ；３５０Ｗ 被処理基体加熱温度；２５０℃Then, on the substrate 42 to be processed, FIG.
As shown in FIG. 3A, the first insulating layer 43 is formed of SiN to a thickness of about 50 nm by a plasma CVD method under the following conditions.
The first insulating layer 43 functions as a cover film of the Cu trench wiring 41 formed in the interlayer insulating film 40. That is, the Cu forming the trench wiring 41 is diffused to an upper layer. It is for preventing. Plasma CVD SiN film formation conditions Gas; SiH 4 / NH 3 / N 2 = 180/500/720 μm Pressure; 700 Pa RF power; 350 W Heating temperature of substrate to be treated; 250 ° C.

【００５６】続いて、前記ＳｉＮ膜からなる第１絶縁層
４３上に、接続孔および上層溝配線を形成するための第
２絶縁層４４を、以下の条件に示すようにスピンコート
による塗布、プリベーク、キュアの各処理を行うことに
よって形成する。ここで、この第２絶縁層４４の形成材
料としては、本例においては有機系低誘電率材料とし
て、シクロポリマライズフロリネーテッドポリマー樹脂
（サイトップ〔商品名〕、ガラス転移温度＝１２０℃、
熱分解温度＝４２０℃）を用いている。 ・サイトップ形成条件 スピンコート；５００ｒｐｍ １０ｓｅｃ＋３０００ｒｐｍ ２０ｓｅｃ プリベーク ；２５０℃ ３０ｓｅｃ キュア ；４００℃ ３０ｍｉｎ ｉｎＮ2 Subsequently, on the first insulating layer 43 made of the SiN film, a second insulating layer 44 for forming a connection hole and an upper groove wiring is applied by spin coating and pre-baked under the following conditions. , And curing. Here, as a material for forming the second insulating layer 44, in this example, as an organic low dielectric constant material, a cyclopolymerized fluoropolymerized polymer resin (Cytop [trade name], glass transition temperature = 120 ° C.,
(Thermal decomposition temperature = 420 ° C). -Cytop formation conditions Spin coating; 500 rpm 10 sec + 3000 rpm 20 sec pre-bake; 250 ° C. 30 sec cure; 400 ° C. 30 min inN 2

【００５７】また、本例においても前記実施形態例１と
同様に、予め、前記第２絶縁層４４表面に押しつけてこ
れを加工するための反転型を用意しておく。この反転型
については、実施例１と同様のものを用いることができ
る。ただし、本例においては後述するように配線溝と接
続孔との両方を形成するため、その表層部４５の形成に
ついては、「リソグラフィ工程」＋「ドライエッチング
工程」を２度繰り返すことにより、配線溝と接続孔とを
反転した形状に形成する必要がある。したがって、この
ように表層部４５を２度エッチングする必要上、該表層
部４５を形成する材料構成として、ＳｉＯ2 中にストッ
パとして機能させるＳｉＮ膜を挟む構造にしてもよい。Also, in this embodiment, as in the first embodiment, an inversion mold for pressing the surface of the second insulating layer 44 and processing it is prepared in advance. As this inversion type, the same type as that of the first embodiment can be used. However, in this example, since both the wiring groove and the connection hole are formed as described later, the formation of the surface layer portion 45 is performed by repeating the “lithography step” + “dry etching step” twice. It is necessary to form the groove and the connection hole in an inverted shape. Therefore, since the surface layer 45 needs to be etched twice as described above, the structure of the material for forming the surface layer 45 may be a structure in which a SiN film functioning as a stopper is sandwiched in SiO 2 .

【００５８】そして、このような表層部４５を有する反
転型を、加熱しながら第２絶縁層４４に押しつけ、図３
（ｂ）に示すように表層部４５のパターンを第２絶縁層
４４の所定の箇所に突き入れる。反転型の加熱温度とし
ては、絶縁層２４（本例ではシクロポリマライズドフロ
リネーテッドポリマー樹脂）のガラス転移温度以上であ
り、かつその熱分解温度以下、すなわち、例えば１２０
℃〜４２０℃の範囲で実現することができる。なお、樹
脂のキュア温度を考慮し、例えば１２０℃〜４００℃の
範囲で実施するのが好ましい。また、第２絶縁層４４に
反転型を押し込む圧力については、先の例と同様に該反
転型、および被処理基体４２に損傷を与えない範囲であ
ればよく、例えば１０4 Ｐａ〜１０7 Ｐａの範囲で行う
ことができる。Then, the inverted type having such a surface layer portion 45 is pressed against the second insulating layer 44 while heating, and
As shown in (b), the pattern of the surface layer portion 45 is inserted into a predetermined portion of the second insulating layer 44. The heating temperature of the inversion type is equal to or higher than the glass transition temperature of the insulating layer 24 (in this example, the cyclopolymerized fluorinated polymer resin) and equal to or lower than its thermal decomposition temperature, that is, for example, 120
C. to 420.degree. C. can be realized. In addition, it is preferable to carry out in the range of, for example, 120 ° C. to 400 ° C. in consideration of the curing temperature of the resin. Further, the pressure for pushing the inversion mold into the second insulating layer 44 may be within a range that does not damage the inversion mold and the substrate to be processed 42 as in the previous example, for example, 10 4 Pa to 10 7 Pa Can be performed in the range of

【００５９】次いで、押しつけた反転型を被処理基体４
２から離し、その表層部４５を第２絶縁層４４から引き
抜くことによって図４（ａ）に示すように第２絶縁層４
４に配線溝４６、４６を形成するとともに、該配線溝４
６、４６のうちの一方の配線溝４６の底面に開口し、か
つ第１絶縁層４３に通じる接続孔４７を形成する。この
とき、前記第１実施形態例と同様に、ガラス転移温度の
低い第２絶縁層４４、すなわちシクロポリマライズドフ
ロリネーテッドポリマー樹脂層が変形するのを防止する
ため、被処理基体４２の温度を若干下げ、これにより第
２絶縁層４４をそのガラス転移温度より低い温度に冷却
してから、反転型を離すのが好ましい。また、押し込む
反転型が完全に被処理基体２３側と密着すると剥がれに
くくなるため、図３（ｂ）に示したように押し込んだ反
転型と被処理基体４２との間に、表層部４５のパターン
以外の箇所で隙間ができるよう反転型を構成するのが好
ましい。Then, the pressed reversal mold is placed on the substrate 4 to be treated.
2 and the surface layer portion 45 is pulled out of the second insulating layer 44, thereby forming the second insulating layer 4 as shown in FIG.
4, wiring grooves 46, 46 are formed.
A connection hole 47 is formed in the bottom surface of one of the wiring grooves 46 of 6, 6 and communicates with the first insulating layer 43. At this time, as in the case of the first embodiment, the second insulating layer 44 having a low glass transition temperature, that is, the cyclo-polymerized fluorided polymerized resin layer is prevented from being deformed. It is preferable to lower the temperature of the second insulating layer 44 to a temperature lower than its glass transition temperature before releasing the inversion mold. Further, when the inversion mold to be pressed is completely brought into close contact with the substrate to be processed 23, it is difficult to peel off. Therefore, as shown in FIG. 3B, the pattern of the surface layer portion 45 is provided between the inversion mold to be pressed and the substrate to be processed 42. It is preferable to configure the reversing type so that a gap is formed at a location other than the above.

【００６０】続いて、このように配線溝４６、４６、接
続孔４７を形成した第２絶縁層４４をマスクとして、第
１絶縁層４３を以下の条件でエッチングし、接続孔４７
に連通する接続孔４８を形成する。 ・ＳｉＮエッチング条件 ガス ；Ｃ4 Ｆ8 ／ＣＯ／Ｏ2 ／Ａｒ＝１０／
１００／１０／２００ｓｃｃｍ 圧力 ；６Ｐａ ＲＦパワー ；１６００Ｗ 被処理基体温度；２０℃ なお、前記条件では有機系低誘電率材料からなる第２絶
縁層もエッチングされてしまうため、カバー膜であるＳ
ｉＮ製の第１絶縁層４３についてはその膜厚を薄くし、
これのエッチングが短時間で終了するように構成するの
が望ましい。Subsequently, the first insulating layer 43 is etched under the following conditions using the second insulating layer 44 in which the wiring grooves 46 and 46 and the connection holes 47 are formed as a mask, to thereby form the connection holes 47.
The connection hole 48 which communicates with is formed. · SiN etching conditions gas; C 4 F 8 / CO / O 2 / Ar = 10 /
100/10/200 sccm pressure; 6 Pa RF power; 1600 W Substrate temperature to be processed; 20 ° C. Under the above conditions, the second insulating layer made of an organic low-dielectric-constant material is also etched.
The thickness of the first insulating layer 43 made of iN is reduced.
It is desirable that the etching be completed in a short time.

【００６１】次いで、形成した配線溝４６の内面、およ
び接続孔４７、４８の内面をスパッタエッチング法によ
りクリーニング処理し、続いてＬＤスパッタ法によって
Ｔａを以下の条件で厚さ２０ｎｍ程度に成膜し、さらに
ＴａＮを厚さ３０ｎｍ程度に成膜して下地積層膜を形成
する。そして、この下地積層膜の形成に連続して、その
真空雰囲気のもとでスパッタ法により、電解メッキのシ
ード層としてのＣｕを厚さ５０ｎｍ程度に形成する。な
お、スパッタエッチング法によるクリーニング処理とＣ
ｕスパッタ条件は実施形態例１と同じである。） ・ＴａＬＤスパッタ条件 ガス ；Ａｒ＝１００ｓｃｃｍ 圧力 ；０．４Ｐａ ＤＣパワー ；６ｋＷ 被処理基体加熱温度；２００℃ ・ＴａＮＬＤスパッタ条件 ガス ；Ａｒ／Ｎ2 ＝２０／９０ｓｃｃｍ 圧力 ；０．４Ｐａ ＤＣパワー ；１２ｋＷ 被処理基体加熱温度；２００℃Next, the inner surface of the formed wiring groove 46 and the inner surfaces of the connection holes 47 and 48 are cleaned by a sputter etching method, and then a Ta film is formed to a thickness of about 20 nm by an LD sputtering method under the following conditions. Then, a TaN film is formed to a thickness of about 30 nm to form a base laminated film. Then, following the formation of the underlying laminated film, Cu is formed as a seed layer for electrolytic plating to a thickness of about 50 nm by a sputtering method under the vacuum atmosphere. The cleaning process by the sputter etching method and C
The u sputtering conditions are the same as in the first embodiment.・ TaLD sputtering condition gas; Ar = 100 sccm pressure; 0.4 Pa DC power; 6 kW Heating temperature of the substrate to be processed; 200 ° C. TaNLD sputtering condition gas: Ar / N 2 = 20/90 sccm pressure; 0.4 Pa DC power; 12 kW Substrate heating temperature; 200 ° C

【００６２】次いで、以下の条件のＣｕ電解メッキ法に
より、接続孔４７、４８、および配線溝４６、４６の内
部をＣｕで埋め込む。続いて、このようにして埋め込ん
だＣｕの膜質を安定化させるため、以下の条件でポスト
アニールを施す。 ・ポストアニール条件 ガス ；Ｈ2 ／Ｎ2 雰囲気中 圧力 ；大気圧 被処理基体加熱温度；３５０℃ 加熱時間 ；３０ｍｉｎNext, the insides of the connection holes 47 and 48 and the wiring grooves 46 and 46 are filled with Cu by the Cu electrolytic plating method under the following conditions. Subsequently, post-annealing is performed under the following conditions to stabilize the quality of the Cu film thus embedded. Post-annealing conditions Gas: H 2 / N 2 atmosphere pressure: Atmospheric pressure Heating temperature of substrate to be treated; 350 ° C. Heating time: 30 min

【００６３】その後、実施形態例１と同じ条件のＣＭＰ
法により、接続孔４７、４８、配線溝４６内以外の部分
に形成したＣｕ膜とＴａＮ／Ｔａ積層膜とを全て除去
し、図４（ｂ）に示すように接続孔４７、４８および配
線溝４６内に下地積層膜４９を形成するとともに、これ
ら接続孔４７、４８内にＣｕからなるプラグ５０を、ま
た配線溝４６内にＣｕからなる溝配線５１を形成する。
なお、実施形態例１と同様、Ｃｕ膜とＴａＮ／Ｔａ膜と
を全てＣＭＰで除去すると、第２絶縁層４４表面にスク
ラッチ等が入ってしまう場合には、ＣＭＰでＣｕ膜だけ
を除去し、その後、前記した条件と同じ条件によるエッ
チバックによってＴａＮ／Ｔａ膜を除去してもよい。Thereafter, the CMP under the same conditions as in the first embodiment is performed.
By the method, the Cu film and the TaN / Ta laminated film formed in portions other than the insides of the connection holes 47 and 48 and the wiring groove 46 are all removed, and as shown in FIG. A base laminated film 49 is formed in 46, a plug 50 made of Cu is formed in these connection holes 47 and 48, and a groove wiring 51 made of Cu is formed in the wiring groove 46.
When the Cu film and the TaN / Ta film are all removed by CMP as in the first embodiment, if the surface of the second insulating layer 44 is scratched, only the Cu film is removed by CMP. Thereafter, the TaN / Ta film may be removed by etch-back under the same conditions as described above.

【００６４】このような絶縁層加工方法にあっては、配
線溝４６と接続孔４７とを反転した形状の表層部４５を
有した反転型を用い、これを加熱しながらガラス転移温
度の低い有機系低誘電率絶縁膜からなる第２絶縁層４４
に押しつける、いわゆる熱間圧縮加工技術によって第２
絶縁層４４に配線溝４６および接続孔４７を同時に形成
するので、有機系低誘電率膜の微細加工が可能になり、
これにより有機系低誘電率膜のドライエッチングに伴う
種々の問題を解消することができる。In such an insulating layer processing method, an inversion type having a surface layer portion 45 in which the wiring groove 46 and the connection hole 47 are inverted is used. Insulating layer 44 made of low dielectric constant insulating film
To the second by the so-called hot compression technology
Since the wiring groove 46 and the connection hole 47 are simultaneously formed in the insulating layer 44, fine processing of the organic low dielectric constant film becomes possible,
As a result, various problems associated with the dry etching of the organic low dielectric constant film can be solved.

【００６５】また、配線溝４６および接続孔４７を同時
に形成することによってデュアルダマシンプロセスが可
能になり、したがって工程の削減をさらに大幅に進める
ことができ、これによりプロセスコスト低減、短ＴＡＴ
化をより一層図ることができる。さらに、反転型の表層
部４５の形成にＥＢ直描技術を適用すれば、形成する配
線溝４６、接続孔４７の微細化にも容易に対応可能とな
る。Further, by forming the wiring groove 46 and the connection hole 47 at the same time, a dual damascene process becomes possible, so that the number of steps can be further reduced, thereby reducing the process cost and shortening the TAT.
Can be further improved. Furthermore, if the EB direct writing technique is applied to the formation of the inversion type surface layer portion 45, it is possible to easily cope with miniaturization of the wiring groove 46 and the connection hole 47 to be formed.

【００６６】なお、本発明の半導体装置の絶縁層加工方
法は実施形態例１、２に限定されないのはもちろんであ
り、被処理基体や絶縁層、導電材料層等についてもこれ
ら実施形態例で用いた材料に限定されることなく、「解
決するための手段」に記した各種の材料が使用可能であ
る。また溝の埋め込み方法についても、ＡｌやＡｌ合
金、Ｃｕ等のＣＶＤ法等を採用してもよい。また、反転
型として接続孔を反転した形状の表層部を有するものを
用い、絶縁層に接続孔のみを形成するようにしてもよ
い。The method for processing an insulating layer of a semiconductor device according to the present invention is not limited to the first and second embodiments, and a substrate to be processed, an insulating layer, a conductive material layer and the like can be used in these embodiments. Various materials described in "Means for Solving the Problem" can be used without being limited to the materials used. Also, as a method of filling the groove, a CVD method using Al, an Al alloy, Cu, or the like may be employed. Alternatively, an inversion type having a surface layer portion in which the connection holes are inverted may be used, and only the connection holes may be formed in the insulating layer.

【００６７】（実施形態例３）本発明の半導体装置の絶
縁層加工装置の一実施形態例を、本発明の実施形態例３
として図５を参照して説明する。図５において符号６０
は半導体装置の絶縁層加工装置であり、この絶縁層加工
装置６０は、被処理基体６１上に絶縁層を形成してなる
被処理基体の絶縁層に、配線溝や接続孔等の凹状パター
ンを形成するもので、本発明の半導体装置の絶縁層加工
方法の実施に好適に用いられるものである。また、この
絶縁層加工装置６０は、被処理基体６１に押しつける反
転型６２の大きさが被処理基体６１上に形成するチップ
１個分に相当するもので、これによりステップ・アンド
・リピート方式、すなわち前記反転型６２を、前記被処
理基体６１に対し相対的に移動させて複数回被処理基体
６１に押しつけ、熱間圧縮加工を行って被処理基体６１
全体にパターンを形成していくタイプのものである。(Embodiment 3) An embodiment of an apparatus for processing an insulating layer of a semiconductor device according to the present invention is described as Embodiment 3 of the present invention.
This will be described with reference to FIG. In FIG.
Is an apparatus for processing an insulating layer of a semiconductor device. The apparatus for processing an insulating layer 60 is provided with a concave pattern such as a wiring groove or a connection hole in an insulating layer of a substrate to be processed which is formed by forming an insulating layer on a substrate to be processed 61. This is preferably used for implementing the method for processing an insulating layer of a semiconductor device of the present invention. In the insulating layer processing apparatus 60, the size of the reversing die 62 pressed against the substrate 61 to be processed corresponds to one chip formed on the substrate 61 to be processed. That is, the reversing die 62 is moved relatively to the substrate 61 to be pressed against the substrate 61 a plurality of times, and is subjected to hot compression processing to perform the hot pressing.
This is a type in which a pattern is formed on the whole.

【００６８】この絶縁層加工装置６０には、前記被処理
基体６１を保持するステージ６３が設けられており、こ
のステージ６３には、該ステージ６３上に保持された被
処理基体６１を加熱するヒータ等の公知の加熱手段（図
示略）が備えられている。この加熱手段には、該加熱手
段を制御する加熱コントローラ６４が設けられており、
加熱コントローラ６４は、ステージ６３上に保持された
被処理基体６１を、有機系低誘電率膜のガラス転移温度
以上であり熱分解温度以下である１００℃〜５００℃の
範囲で制御し得るよう構成されたものである。なお、図
示しないものの、反転型６２にもこれを加熱する加熱手
段が設けられている。The insulating layer processing apparatus 60 is provided with a stage 63 for holding the substrate 61. The stage 63 has a heater for heating the substrate 61 held on the stage 63. And other known heating means (not shown). The heating means is provided with a heating controller 64 for controlling the heating means.
The heating controller 64 is configured to control the target substrate 61 held on the stage 63 within a range of 100 ° C. to 500 ° C., which is higher than the glass transition temperature of the organic low dielectric constant film and lower than the thermal decomposition temperature. It was done. Although not shown, the reversing die 62 is also provided with a heating means for heating the same.

【００６９】また、絶縁層加工装置６０には、前述した
ように被処理基体６１の絶縁層に形成する凹状パターン
を反転した形状の表層部６２ａを有してなる反転型６２
が設けられており、さらに該反転型６２を被処理基体６
１の絶縁層に対して所望の圧力で押しつけさせる加圧機
構６５が設けられている。加圧機構６５は、反転型６２
を保持固定するとともに該反転型６２を押下する加圧部
６６と、この加圧部６６の加圧力を制御するための加圧
コントローラ６７とから構成されている。In addition, as described above, the insulating layer processing apparatus 60 includes an inversion mold 62 having a surface layer portion 62 a having a shape obtained by inverting the concave pattern formed on the insulating layer of the substrate 61 to be processed.
And the reversing mold 62 is connected to the substrate 6 to be processed.
A pressing mechanism 65 for pressing the insulating layer at a desired pressure is provided. The pressing mechanism 65 includes a reversing die 62
And a pressurizing controller 67 for controlling the pressing force of the pressurizing portion 66.

【００７０】また、前記絶縁層加工装置６０には、被処
理基体６１を保持するステージ６３をＸ方向およびＹ方
向に移動し、これにより被処理基体６１の前記反転型６
２に対する位置を調整するためのＸＹステージ６８が設
けられており、このＸＹステージ６８には、これの移動
を制御するためのステージコントローラ６９が設けられ
ている。なお、このＸＹステージ６８は、本発明におい
て被処理基体６１と反転型６２との相対的な位置を調整
する位置調整機構となっている。In the insulating layer processing apparatus 60, the stage 63 for holding the substrate 61 to be processed is moved in the X direction and the Y direction.
An XY stage 68 for adjusting the position with respect to 2 is provided, and the XY stage 68 is provided with a stage controller 69 for controlling the movement thereof. The XY stage 68 is a position adjusting mechanism for adjusting a relative position between the substrate 61 to be processed and the reversing die 62 in the present invention.

【００７１】また、絶縁層加工装置６０には、被処理基
体６１と反転型６２の位置とを正確に合わせるため、ア
ライメント用レーザ光源等を有して構成されたアライメ
ント機構７０が設けられており、このアライメント機構
７０と前記ＸＹステージ６８を制御するステージコント
ローラ６９とにより、被処理基体６１と反転型６２とは
アライメント精度が０．１μｍ以下に制御されるように
なっている。また、前記加熱コントローラ６４、加圧コ
ントローラ６７、およびステージコントローラ６９はい
ずれも制御部７１に電気的に接続され、これによって制
御部７０の操作により、加熱手段の加熱温度、加圧機構
６５の加圧度、ＸＹステージ６８によるステージ６３の
位置が調整されるようになっている。The insulating layer processing apparatus 60 is provided with an alignment mechanism 70 having an alignment laser light source and the like in order to accurately align the position of the substrate 61 to be processed and the reversing mold 62. The alignment accuracy of the substrate 61 to be processed and the reversing mold 62 is controlled to 0.1 μm or less by the alignment mechanism 70 and the stage controller 69 for controlling the XY stage 68. Further, the heating controller 64, the pressure controller 67, and the stage controller 69 are all electrically connected to the control unit 71, so that the operation of the control unit 70 allows the heating temperature of the heating means and the control of the pressure mechanism 65. The pressure and the position of the stage 63 by the XY stage 68 are adjusted.

【００７２】このような構成からなる絶縁層加工装置６
０を用いることにより、実施形態例１、２に示したよう
な絶縁層の加工を容易に行うことができる。すなわち、
この絶縁層加工装置６０によれば、ガラス転移温度の低
い絶縁層に対して、配線溝、接続孔、あるいはその両方
を同時に熱間圧縮加工することができ、その結果、配線
プロセス工程を大幅に削減し、プロセスコストの低減、
短ＴＡＴ化を図ることができる。The insulating layer processing apparatus 6 having such a configuration
By using 0, processing of the insulating layer as shown in the first and second embodiments can be easily performed. That is,
According to the insulating layer processing apparatus 60, the wiring groove, the connection hole, or both of them can be simultaneously subjected to the hot compression processing on the insulating layer having a low glass transition temperature, and as a result, the wiring process step can be largely performed. Reduce process costs,
Short TAT can be achieved.

【００７３】なお、この絶縁層加工装置６０において
は、例えばステージ６３上の加工雰囲気を調整できるよ
うに装置全体、あるいはステージ６３上のみを気密に囲
うようにしてもよく、このように雰囲気を調整できるよ
うにすれば、例えば高温での加工の際に、低誘電率材料
からなる絶縁層が変質してしまうような場合に、雰囲気
を例えば窒素雰囲気とするように制御することにより変
質を防止することができる。In the insulating layer processing apparatus 60, for example, the entire apparatus or only the stage 63 may be hermetically enclosed so that the processing atmosphere on the stage 63 can be adjusted. If it is possible, for example, when the insulating layer made of a low dielectric constant material is deteriorated during processing at a high temperature, the deterioration is prevented by controlling the atmosphere to, for example, a nitrogen atmosphere. be able to.

【００７４】（実施形態例４）本発明の半導体装置の絶
縁層加工装置の他の実施形態例を、本発明の実施形態例
４として図６を参照して説明する。図６において符号８
０は半導体装置の絶縁層加工装置であり、この絶縁層加
工装置８０が図５に示した絶縁層加工装置６０と異なる
ところは、その反転型８１が、被処理基体８２の絶縁層
における被加工部分と同じ大きさの表層部８１ａを有し
ている点と、反転型８１による被処理基体８２の熱間圧
縮加工を液体中で行うようにしている点である。(Embodiment 4) Another embodiment of an apparatus for processing an insulating layer of a semiconductor device according to the present invention will be described as Embodiment 4 of the present invention with reference to FIG. In FIG.
Numeral 0 denotes an insulating layer processing apparatus for a semiconductor device. This insulating layer processing apparatus 80 is different from the insulating layer processing apparatus 60 shown in FIG. This has a surface layer portion 81a having the same size as that of the portion, and a point that the hot compression processing of the substrate to be processed 82 by the reversing die 81 is performed in a liquid.

【００７５】すなわち、この絶縁層加工装置８０には熱
媒となる液体８３を入れた液槽８４が設けられており、
ステージ８５上の被処理基体保持部が、この液槽８４内
に配設されている。液槽８４には加熱ヒータ８６が設け
られており、これを制御する温度コントローラ８７によ
って液槽８４中の液体８３が加熱され温度調整されるよ
うになっている。That is, the insulating layer processing apparatus 80 is provided with a liquid tank 84 containing a liquid 83 serving as a heat medium.
The substrate holding portion on the stage 85 is disposed in the liquid tank 84. A heater 86 is provided in the liquid tank 84, and the temperature of the liquid 83 in the liquid tank 84 is adjusted by a temperature controller 87 that controls the heater 86.

【００７６】また、熱媒となる液体８３については、不
活性で耐熱性のあるものが用いられる。具体的には、フ
ッ素系不活性液体（例えばフロリナート〔商品名〕）等
が挙げられるが、加工する有機系低誘電率材料等の絶縁
層材料を溶解しない特定の液体を選ぶ必要がある。例え
ば、（Ｃ5 Ｆ11）3 Ｎは耐熱性が２１５℃まであるもの
の、ポリテトラフルオロエチレン系樹脂を僅かに溶解し
てしまう。As the liquid 83 serving as a heat medium, an inert and heat-resistant liquid is used. Specifically, a fluorine-based inert liquid (for example, Fluorinert (trade name)) and the like can be mentioned, but it is necessary to select a specific liquid that does not dissolve the insulating layer material such as an organic low dielectric constant material to be processed. For example, although (C 5 F 11 ) 3 N has heat resistance up to 215 ° C., it slightly dissolves the polytetrafluoroethylene resin.

【００７７】このような構成からなる絶縁層加工装置８
０を用いても、図５に示した絶縁層加工装置６０と同様
に、実施形態例１、２に示したような絶縁層の加工を容
易に行うことができる。また、この絶縁層加工装置８０
によれば、被処理基体８２の絶縁層における被加工部分
と同じ大きさの表層部８１ａを有し、したがって一度の
熱間圧縮加工で被処理基体８２全体に配線パターン等を
形成することができ、これにより配線プロセス工程を大
幅に削減し、複数回熱間圧縮加工を行う実施形態例３の
加工装置６０に比べさらにプロセスコスト低減、短ＴＡ
Ｔ化を図ることができる。また、反転型８１による被処
理基体８２の熱間圧縮加工を液体８３中で行うようにし
ているため、全体の温度を正確にコントロールすること
ができ、被処理基体８２と反転型８１との位置合わせを
被処理基体８２全体に亘って制御するうえで有利にな
る。また、液体８３として不活性液体を用いれば、温度
制御性向上を図ることができるとともに、被処理基体８
２と反転型８１との剥離性も向上させることができ、こ
れにより歩留りの向上を図ることができる。The insulating layer processing apparatus 8 having such a configuration
Even if 0 is used, similarly to the insulating layer processing apparatus 60 shown in FIG. 5, processing of the insulating layer as shown in the first and second embodiments can be easily performed. In addition, the insulating layer processing device 80
According to this, the surface layer portion 81a having the same size as the portion to be processed in the insulating layer of the substrate to be processed 82 can be formed, so that a wiring pattern or the like can be formed over the entire substrate to be processed 82 by a single hot compression process. This significantly reduces the number of wiring process steps, further reduces the process cost compared to the processing apparatus 60 of Embodiment 3 in which hot compression processing is performed a plurality of times, and shortens the TA.
T can be achieved. Further, since the hot compression processing of the substrate 82 by the reversing die 81 is performed in the liquid 83, the entire temperature can be accurately controlled, and the position of the substrate 82 to be processed and the reversing die 81 can be adjusted. This is advantageous in controlling the alignment over the entire substrate 82 to be processed. Further, if an inert liquid is used as the liquid 83, the temperature controllability can be improved and the substrate 8 to be processed can be improved.
2 and the reversing die 81 can also be improved, whereby the yield can be improved.

【００７８】[0078]

【発明の効果】以上説明したように本発明の半導体装置
の絶縁層加工方法は、配線溝あるいは接続孔、またはこ
れら両方を反転した形状の表層部を有してなる反転型を
用い、これを加熱しながら絶縁層表面に押しつけること
により、絶縁層表層部に配線溝あるいは接続孔、または
これら両方を形成するようにしたものであるから、有機
系低誘電率膜の微細加工を容易に行うことができ、これ
により有機系低誘電率膜のドライエッチングに伴う種々
の問題を解消することができる。また、単に反転型を押
しつけることでパターニングすることができるので、従
来の「フォトリソグラフィ」＋「ドライエッチング」＋
「レジスト剥離」といった一連の工程を大幅に削減する
ことができ、生産コスト低減、短ＴＡＴ化を図ることが
できる。さらに、微細な配線溝や接続孔の形成に関して
も、例えばＥＢ直描技術を反転型表層部のパターン形成
に対して一度適用するだけで、その後の配線溝や接続孔
の加工を行うことができ、したがって実際に作製する半
導体装置の導電パターンをＥＢ直描で形成する場合と異
なり、ＥＢ露光装置の低スループットの問題を解消する
ことができる。As described above, the method for processing an insulating layer of a semiconductor device according to the present invention uses an inversion type having a surface layer portion having a shape obtained by inverting a wiring groove or a connection hole, or both of them. Wiring grooves and / or connection holes or both are formed in the surface layer of the insulating layer by pressing it against the surface of the insulating layer while heating, so that microfabrication of the organic low-k film can be easily performed. Thus, various problems associated with dry etching of the organic low dielectric constant film can be solved. In addition, since patterning can be performed by simply pressing an inverted mold, conventional “photolithography” + “dry etching” +
A series of steps such as “resist stripping” can be greatly reduced, and production cost can be reduced and TAT can be shortened. Further, with respect to the formation of fine wiring grooves and connection holes, for example, the EB direct writing technique can be applied only once to the pattern formation of the inverted surface layer portion, and the subsequent processing of the wiring grooves and connection holes can be performed. Therefore, unlike the case where the conductive pattern of the semiconductor device to be actually manufactured is directly formed by EB, the problem of low throughput of the EB exposure apparatus can be solved.

【００７９】本発明の半導体装置の絶縁層加工方法は、
前記絶縁層加工方法を容易に実施することができるよう
にしたものであるから、ガラス転移温度の低い絶縁膜に
対して配線溝、接続孔、あるいはこれら両者を同時に熱
間圧縮加工することができ、これにより配線プロセス工
程を大幅に削減し、生産コスト低減や短ＴＡＴ化を図る
ことができる。The method for processing an insulating layer of a semiconductor device according to the present invention comprises:
Since the insulating layer processing method can be easily performed, the wiring groove, the connection hole, or both of them can be simultaneously hot-pressed on the insulating film having a low glass transition temperature. Thus, the number of wiring process steps can be significantly reduced, and the production cost can be reduced and the TAT can be shortened.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（ａ）、（ｂ）は本発明の実施形態例１とな
る、半導体装置の絶縁層加工方法を工程順に説明するた
めの要部側断面図である。FIGS. 1 (a) and 1 (b) are cross-sectional views of essential parts for explaining a method of processing an insulating layer of a semiconductor device according to a first embodiment of the present invention in the order of steps.

【図２】（ａ）〜（ｃ）は、図１（ｂ）に続く工程を順
に説明するための要部側断面図である。FIGS. 2 (a) to 2 (c) are cross-sectional side views of main parts for sequentially describing steps following FIG. 1 (b).

【図３】（ａ）、（ｂ）は本発明の実施形態例２とな
る、半導体装置の絶縁層加工方法を工程順に説明するた
めの要部側断面図である。3 (a) and 3 (b) are cross-sectional views of essential parts for explaining a method of processing an insulating layer of a semiconductor device according to a second embodiment of the present invention in the order of steps.

【図４】（ａ）、（ｂ）は、図３（ｂ）に続く工程を順
に説明するための要部側断面図である。FIGS. 4A and 4B are cross-sectional views of a main part for sequentially describing steps following FIG. 3B.

【図５】本発明の半導体装置の絶縁層加工装置の一実施
形態例の概略構成図である。FIG. 5 is a schematic configuration diagram of one embodiment of an apparatus for processing an insulating layer of a semiconductor device according to the present invention.

【図６】本発明の半導体装置の絶縁層加工装置の他の実
施形態例の概略構成図である。FIG. 6 is a schematic configuration diagram of another embodiment of an apparatus for processing an insulating layer of a semiconductor device according to the present invention.

【図７】（ａ）〜（ｄ）は、従来の溝配線プロセスの一
例を工程順に説明するための要部側断面図である。FIGS. 7A to 7D are side sectional views for explaining an example of a conventional trench wiring process in the order of steps.

【図８】（ａ）〜（ｃ）は、従来のデュアルダマシン配
線プロセスの一例を工程順に説明するための要部側断面
図である。8 (a) to 8 (c) are cross-sectional side views of an essential part for explaining an example of a conventional dual damascene wiring process in the order of steps.

【符号の説明】[Explanation of symbols]

２３，４２，６１，８２…被処理基体、２４…絶縁層、
２５，５１…溝配線、２８，４５，６２ａ，８１ａ…表
層部、２９，４６…配線溝、４３…第１絶縁層、４４…
第２絶縁層、４７，４８…接続孔、５０…プラグ、６
０，８０…半導体装置の絶縁層加工装置、６２，８１…
反転型、６３，８５…ステージ、６４…加熱コントロー
ラ、６５…加圧機構、６８…ＸＹステージ（位置調整機
構）、６９…ステージコントローラ、７０…アライメン
ト機構、８３…液体、８４…液槽23, 42, 61, 82: substrate to be processed, 24: insulating layer,
25, 51: groove wiring, 28, 45, 62a, 81a: surface layer portion, 29, 46: wiring groove, 43: first insulating layer, 44:
2nd insulating layer, 47, 48 ... connection hole, 50 ... plug, 6
0,80 ... Semiconductor device insulating layer processing apparatus, 62,81 ...
Inverting type, 63, 85 stage, 64 heating controller, 65 pressing mechanism, 68 XY stage (position adjustment mechanism), 69 stage controller, 70 alignment mechanism, 83 liquid, 84 liquid tank

Claims (36)

【特許請求の範囲】[Claims] 【請求項１】 被処理基体上に絶縁層を形成する絶縁層
形成工程と、該絶縁層に配線溝を形成する配線溝形成工
程と、該配線溝に導電材料を埋め込む埋め込み工程とを
備えてなる絶縁層加工方法において、 前記配線溝形成工程は、形成すべき配線溝を反転した形
状の表層部を有してなる反転型を用い、前記被処理基体
あるいは反転型あるいはこれら両方を加熱しながら該反
転型を前記絶縁層表面に押しつけ、これにより該絶縁層
表層部に配線溝を形成する処理を備えてなることを特徴
とする半導体装置の絶縁層加工方法。1. An insulating layer forming step of forming an insulating layer on a substrate to be processed, a wiring groove forming step of forming a wiring groove in the insulating layer, and an embedding step of embedding a conductive material in the wiring groove. In the method for processing an insulating layer, the wiring groove forming step uses an inversion mold having a surface layer portion having a shape obtained by inverting a wiring groove to be formed, and heating the substrate to be processed or the inversion mold or both of them. A method for processing an insulating layer of a semiconductor device, comprising a step of pressing the inverted mold against the surface of the insulating layer to thereby form a wiring groove in a surface layer portion of the insulating layer. 【請求項２】 前記反転型を前記絶縁層表面に押しつけ
る際、この反転型を加熱することを特徴とする請求項１
記載の半導体装置の絶縁層加工方法。2. The method according to claim 1, wherein when the reverse mold is pressed against the surface of the insulating layer, the reverse mold is heated.
The method for processing an insulating layer of a semiconductor device according to the above. 【請求項３】 前記配線溝形成工程において用いる反転
型の表層部が、前記絶縁層形成工程で形成する絶縁層よ
りガラス転移温度が高い材料で形成されていることを特
徴とする請求項１記載の半導体装置の絶縁層加工方法。3. The method according to claim 1, wherein the inversion type surface layer used in the wiring groove forming step is formed of a material having a higher glass transition temperature than the insulating layer formed in the insulating layer forming step. Insulating layer processing method for semiconductor device. 【請求項４】 前記配線溝形成工程において反転型を絶
縁層表面に押しつける際の被処理基体あるいは反転型あ
るいはこれら両方の加熱温度が、前記絶縁層形成工程で
形成する絶縁層のガラス転移温度以上であり、かつ該絶
縁層の熱分解温度以下であることを特徴とする請求項１
記載の半導体装置の絶縁層加工方法。4. The heating temperature of the substrate to be processed and / or the inverted mold when pressing the inverted mold against the surface of the insulating layer in the wiring groove forming step is equal to or higher than the glass transition temperature of the insulating layer formed in the insulating layer forming step. And a temperature not higher than the thermal decomposition temperature of the insulating layer.
The method for processing an insulating layer of a semiconductor device according to the above. 【請求項５】 前記配線溝形成工程において反転型を絶
縁層表面に押しつける際の被処理基体あるいは反転型あ
るいはこれら両方の加熱温度が、該反転型の表層部のガ
ラス転移温度以下であることを特徴とする請求項１記載
の半導体装置の絶縁層加工方法。5. The heating temperature of the substrate to be processed and / or the inverted mold when the inverted mold is pressed against the surface of the insulating layer in the wiring groove forming step is lower than the glass transition temperature of the surface layer of the inverted mold. The method for processing an insulating layer of a semiconductor device according to claim 1. 【請求項６】 前記配線溝形成工程において、前記被処
理基体あるいは反転型あるいはこれら両方を加熱しなが
ら該反転型を絶縁層表面に押しつけて該絶縁層に配線溝
を形成し、続いて該絶縁層をそのガラス転移温度より低
い温度に冷却した後、該反転型を前記絶縁層から引き離
すことを特徴とする請求項１記載の半導体装置の絶縁層
加工方法。6. In the step of forming a wiring groove, the substrate to be processed and / or the inverted mold are pressed against the surface of the insulating layer while heating the substrate or the inverted mold to form a wiring groove in the insulating layer. 2. The method according to claim 1, wherein the inversion type is separated from the insulating layer after cooling the layer to a temperature lower than its glass transition temperature. 【請求項７】 前記配線溝形成工程において用いる反転
型は、その配線溝を反転した形状の表層部が、シリコン
酸化膜、シリコン窒化膜、シリコン酸化窒化膜、シリコ
ンのうちのいずれかの材料で形成されていることを特徴
とする請求項１記載の半導体装置の絶縁層加工方法。7. An inversion type used in the wiring groove forming step, wherein a surface layer portion of the inverted wiring groove is made of any one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and silicon. 2. The method according to claim 1, wherein the insulating layer is formed. 【請求項８】 前記配線溝形成工程において用いる反転
型は、配線溝を反転した形状の表層部が、電子ビーム直
描リソグラフィ技術を利用してパターニングされたもの
であることを特徴とする請求項１記載の半導体装置の絶
縁層加工方法。8. The inversion type used in the wiring groove forming step, wherein a surface layer portion having a shape obtained by inverting the wiring groove is patterned by using an electron beam direct writing lithography technique. 2. The method for processing an insulating layer of a semiconductor device according to claim 1. 【請求項９】 前記絶縁層形成工程は、被処理基体上に
第１絶縁層を形成する処理と該第１絶縁層上に第２絶縁
層を形成する処理とからなり、前記配線溝形成工程は、
形成すべき配線溝を反転した形状の表層部を有してなる
反転型を用い、前記被処理基体あるいは反転型あるいは
これら両方を加熱しながら該反転型を前記第２絶縁層表
面に押しつけ、これにより該第２絶縁層表層部に配線溝
を形成する処理を備えていることを特徴とする請求項１
記載の半導体装置の絶縁層加工方法。9. The process of forming an insulating layer, comprising: a process of forming a first insulating layer on a substrate to be processed; and a process of forming a second insulating layer on the first insulating layer. Is
Using an inversion mold having a surface layer portion having a shape obtained by inverting a wiring groove to be formed, pressing the inversion mold against the surface of the second insulating layer while heating the substrate to be processed or the inversion mold or both of them. 2. A process for forming a wiring groove in a surface portion of the second insulating layer according to claim 1.
The method for processing an insulating layer of a semiconductor device according to the above. 【請求項１０】 前記配線溝形成工程は、前記第２絶縁
層をマスクにして第１絶縁層をドライエッチングするこ
とにより、前記配線溝の底部に連通する接続溝あるいは
接続孔を形成する処理を備えていることを特徴とする請
求項９記載の半導体装置の絶縁層加工方法。10. The wiring groove forming step includes a step of forming a connection groove or a connection hole communicating with the bottom of the wiring groove by dry-etching the first insulating layer using the second insulating layer as a mask. The method for processing an insulating layer of a semiconductor device according to claim 9, further comprising: 【請求項１１】 被処理基体上に絶縁層を形成する絶縁
層形成工程と、該絶縁層に接続孔を形成する接続孔形成
工程と、該接続孔に導電材料を埋め込む埋め込み工程と
を備えてなる絶縁層加工方法において、 前記接続孔形成工程は、形成すべき接続孔を反転した形
状の表層部を有してなる反転型を用い、前記被処理基体
あるいは反転型あるいはこれら両方を加熱しながら該反
転型を前記絶縁層表面に押しつけ、これにより該絶縁層
表層部に接続孔を形成する処理を備えてなることを特徴
とする半導体装置の絶縁層加工方法。11. An insulating layer forming step of forming an insulating layer on a substrate to be processed, a connecting hole forming step of forming a connecting hole in the insulating layer, and an embedding step of embedding a conductive material in the connecting hole. In the method of processing an insulating layer, the connection hole forming step uses an inversion mold having a surface layer portion having a shape obtained by inverting a connection hole to be formed, and heating the substrate to be processed or the inversion mold or both of them. A method of processing an insulating layer of a semiconductor device, comprising a step of pressing the inverted mold against the surface of the insulating layer to thereby form a connection hole in a surface layer portion of the insulating layer. 【請求項１２】 前記反転型を前記絶縁層表面に押しつ
ける際、この反転型を加熱することを特徴とする請求項
１１記載の半導体装置の絶縁層加工方法。12. The method for processing an insulating layer of a semiconductor device according to claim 11, wherein when the reverse mold is pressed against the surface of the insulating layer, the reverse mold is heated. 【請求項１３】 前記接続孔形成工程において用いる反
転型の表層部が、前記絶縁層形成工程で形成する絶縁層
よりガラス転移温度が高い材料で形成されていることを
特徴とする請求項１１記載の半導体装置の絶縁層加工方
法。13. The inversion type surface layer portion used in the connection hole forming step is formed of a material having a higher glass transition temperature than the insulating layer formed in the insulating layer forming step. Insulating layer processing method for semiconductor device. 【請求項１４】 前記接続孔形成工程において反転型を
絶縁層表面に押しつける際の被処理基体あるいは反転型
あるいはこれら両方の加熱温度が、前記絶縁層形成工程
で形成する絶縁層のガラス転移温度以上であり、かつ該
絶縁層の熱分解温度以下であることを特徴とする請求項
１１記載の半導体装置の絶縁層加工方法。14. The heating temperature of the substrate to be processed and / or the inverted mold when pressing the inverted mold against the surface of the insulating layer in the connection hole forming step is equal to or higher than the glass transition temperature of the insulating layer formed in the insulating layer forming step. 12. The method for processing an insulating layer of a semiconductor device according to claim 11, wherein the temperature is not higher than a thermal decomposition temperature of the insulating layer. 【請求項１５】 前記接続孔形成工程において反転型を
絶縁層表面に押しつける際の被処理基体あるいは反転型
あるいはこれら両方の加熱温度が、該反転型の表層部の
ガラス転移温度以下であることを特徴とする請求項１１
記載の半導体装置の絶縁層加工方法。15. The heating temperature of the substrate to be processed and / or the inverted mold when pressing the inverted mold against the surface of the insulating layer in the connection hole forming step is not more than the glass transition temperature of the surface layer portion of the inverted mold. Claim 11
The method for processing an insulating layer of a semiconductor device according to the above. 【請求項１６】 前記接続孔形成工程において、前記被
処理基体あるいは反転型あるいはこれら両方を加熱しな
がら該反転型を絶縁層表面に押しつけて該絶縁層に接続
孔を形成し、続いて該絶縁層をそのガラス転移温度より
低い温度に冷却した後、該反転型を前記絶縁層から引き
離すことを特徴とする請求項１１記載の半導体装置の絶
縁層加工方法。16. In the connecting hole forming step, the substrate is processed and / or the inverted mold is heated while the inverted mold is pressed against the surface of the insulating layer to form a connection hole in the insulating layer. 12. The method according to claim 11, wherein the inversion type is separated from the insulating layer after the layer is cooled to a temperature lower than its glass transition temperature. 【請求項１７】 前記接続孔形成工程において用いる反
転型は、その接続孔を反転した形状の表層部が、シリコ
ン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、シリ
コンのうちのいずれかの材料で形成されていることを特
徴とする請求項１１記載の半導体装置の絶縁層加工方
法。17. An inversion type used in the connection hole forming step, wherein a surface layer portion of the inverted connection hole is made of any one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and silicon. The method for processing an insulating layer of a semiconductor device according to claim 11, wherein the insulating layer is formed. 【請求項１８】 前記接続孔形成工程において用いる反
転型は、接続孔を反転した形状の表層部が、電子ビーム
直描リソグラフィ技術を利用してパターニングされたも
のであることを特徴とする請求項１１記載の半導体装置
の絶縁層加工方法。18. An inversion mold used in the connection hole forming step, wherein a surface layer portion having an inverted connection hole is patterned by using an electron beam direct writing lithography technique. 12. The method for processing an insulating layer of a semiconductor device according to item 11. 【請求項１９】 前記絶縁層形成工程は、被処理基体上
に第１絶縁層を形成する処理と該第１絶縁層上に第２絶
縁層を形成する処理とからなり、 前記接続孔形成工程は、形成すべき接続孔を反転した形
状の表層部を有してなる反転型を用い、前記被処理基体
あるいは反転型あるいはこれら両方を加熱しながら該反
転型を前記第２絶縁層表面に押しつけ、これにより該第
２絶縁層表層部に接続孔を形成する処理を備えているこ
とを特徴とする請求項１１記載の半導体装置の絶縁層加
工方法。19. The process of forming an insulating layer, comprising: forming a first insulating layer on a substrate to be processed; and forming a second insulating layer on the first insulating layer. Uses an inversion mold having a surface layer portion having an inverted connection hole to be formed, and presses the inversion mold against the surface of the second insulating layer while heating the substrate to be processed and / or the inversion mold. 12. The method for processing an insulating layer of a semiconductor device according to claim 11, further comprising a process of forming a connection hole in a surface portion of said second insulating layer. 【請求項２０】 前記接続孔形成工程は、前記第２絶縁
層をマスクにして第１絶縁層をドライエッチングするこ
とにより、前記接続孔の底部に連通する接続孔を形成す
る処理を備えていることを特徴とする請求項１９記載の
半導体装置の絶縁層加工方法。20. The connecting hole forming step includes a process of forming a connecting hole communicating with the bottom of the connecting hole by dry-etching the first insulating layer using the second insulating layer as a mask. 20. The method for processing an insulating layer of a semiconductor device according to claim 19, wherein: 【請求項２１】 被処理基体上に絶縁層を形成する絶縁
層形成工程と、該絶縁層に配線溝および接続孔を形成す
るパターン形成工程と、該配線溝および接続孔に導電材
料を埋め込む埋め込み工程とを備えてなる絶縁層加工方
法において、 前記パターン形成工程は、形成すべき配線溝および接続
孔を反転した形状の表層部を有してなる反転型を用い、
前記被処理基体あるいは反転型あるいはこれら両方を加
熱しながら該反転型を前記絶縁層表面に押しつけ、これ
により該絶縁層表層部に配線溝および接続孔を形成する
処理を備えてなることを特徴とする半導体装置の絶縁層
加工方法。21. An insulating layer forming step of forming an insulating layer on a substrate to be processed, a pattern forming step of forming wiring grooves and connection holes in the insulating layer, and embedding a conductive material into the wiring grooves and connection holes. In the method for processing an insulating layer, the pattern forming step uses an inversion mold having a surface layer portion having a shape obtained by inverting a wiring groove and a connection hole to be formed,
While heating the substrate to be processed and / or the inversion mold, press the inversion mold against the surface of the insulating layer, thereby forming a wiring groove and a connection hole in a surface layer portion of the insulating layer. For processing an insulating layer of a semiconductor device. 【請求項２２】 前記反転型を前記絶縁層表面に押しつ
ける際、この反転型を加熱することを特徴とする請求項
２１記載の半導体装置の絶縁層加工方法。22. The method for processing an insulating layer of a semiconductor device according to claim 21, wherein when the reverse mold is pressed against the surface of the insulating layer, the reverse mold is heated. 【請求項２３】 前記パターン形成工程において用いる
反転型の表層部が、前記絶縁層形成工程で形成する絶縁
層よりガラス転移温度が高い材料で形成されていること
を特徴とする請求項２１記載の半導体装置の絶縁層加工
方法。23. The method according to claim 21, wherein the inversion type surface layer used in the pattern forming step is formed of a material having a higher glass transition temperature than the insulating layer formed in the insulating layer forming step. A method for processing an insulating layer of a semiconductor device. 【請求項２４】 前記パターン形成工程において反転型
を絶縁層表面に押しつける際の被処理基体あるいは反転
型あるいはこれら両方の加熱温度が、前記絶縁層形成工
程で形成する絶縁層のガラス転移温度以上であり、かつ
該絶縁層の熱分解温度以下であることを特徴とする請求
項２１記載の半導体装置の絶縁層加工方法。24. The heating temperature of the substrate to be processed and / or the inverted mold when pressing the inverted mold against the surface of the insulating layer in the pattern forming step is higher than the glass transition temperature of the insulating layer formed in the insulating layer forming step. 22. The method for processing an insulating layer of a semiconductor device according to claim 21, wherein the temperature is not more than a thermal decomposition temperature of the insulating layer. 【請求項２５】 前記パターン形成工程において反転型
を絶縁層表面に押しつける際の被処理基体あるいは反転
型あるいはこれら両方の加熱温度が、該反転型の表層部
のガラス転移温度以下であることを特徴とする請求項２
１記載の半導体装置の絶縁層加工方法。25. The heating temperature of the substrate to be processed and / or the inverted mold when the inverted mold is pressed against the surface of the insulating layer in the pattern forming step is lower than the glass transition temperature of the surface layer of the inverted mold. Claim 2
2. The method for processing an insulating layer of a semiconductor device according to claim 1. 【請求項２６】 前記パターン形成工程において、前記
被処理基体あるいは反転型あるいはこれら両方を加熱し
ながら該反転型を絶縁層表面に押しつけて該絶縁層に配
線溝および接続孔を形成し、続いて該絶縁層をそのガラ
ス転移温度より低い温度に冷却した後、該反転型を前記
絶縁層から引き離すことを特徴とする請求項２１記載の
半導体装置の絶縁層加工方法。26. In the pattern forming step, while heating the substrate to be processed and / or the reverse mold, press the reverse mold against the surface of the insulating layer to form wiring grooves and connection holes in the insulating layer. 22. The method according to claim 21, wherein the inversion type is separated from the insulating layer after cooling the insulating layer to a temperature lower than the glass transition temperature. 【請求項２７】 前記パターン形成工程において用いる
反転型は、その配線溝および接続孔を反転した形状の表
層部が、シリコン酸化膜、シリコン窒化膜、シリコン酸
化窒化膜、シリコンのうちのいずれかの材料で形成され
ていることを特徴とする請求項２１記載の半導体装置の
絶縁層加工方法。27. An inversion type used in the pattern forming step, wherein a surface layer portion having a shape obtained by inverting the wiring groove and the connection hole has any one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and silicon. 22. The method according to claim 21, wherein the insulating layer is formed of a material. 【請求項２８】 前記パターン形成工程において用いる
反転型は、配線溝および接続孔を反転した形状の表層部
が、電子ビーム直描リソグラフィ技術を利用してパター
ニングされたものであることを特徴とする請求項２１記
載の半導体装置の絶縁層加工方法。28. An inversion mold used in the pattern forming step, wherein a surface layer portion having a shape obtained by inverting a wiring groove and a connection hole is patterned by using an electron beam direct writing lithography technique. The method for processing an insulating layer of a semiconductor device according to claim 21. 【請求項２９】 前記絶縁層形成工程は、被処理基体上
に第１絶縁層を形成する処理と該第１絶縁層上に第２絶
縁層を形成する処理とからなり、 前記パターン形成工程は、形成すべき配線溝および接続
孔を反転した形状の表層部を有してなる反転型を用い、
前記被処理基体あるいは反転型あるいはこれら両方を加
熱しながら該反転型を前記第２絶縁層表面に押しつけ、
これにより該第２絶縁層表層部に配線溝および接続孔を
形成する処理を備えていることを特徴とする請求項２１
記載の半導体装置の絶縁層加工方法。29. The insulating layer forming step includes a process of forming a first insulating layer on a substrate to be processed and a process of forming a second insulating layer on the first insulating layer. Using an inversion type having a surface layer portion in which the wiring groove to be formed and the connection hole are inverted,
While heating the substrate to be processed and / or the inverted mold, press the inverted mold against the surface of the second insulating layer;
22. A process for forming a wiring groove and a connection hole in a surface portion of the second insulating layer by this.
The method for processing an insulating layer of a semiconductor device according to the above. 【請求項３０】 前記パターン形成工程は、前記第２絶
縁層をマスクにして第１絶縁層をドライエッチングする
ことにより、前記配線溝または接続孔の底部に連通する
接続溝あるいは接続孔を形成する処理を備えていること
を特徴とする請求項２９記載の半導体装置の絶縁層加工
方法。30. The pattern forming step, wherein the first insulating layer is dry-etched using the second insulating layer as a mask to form a connection groove or a connection hole communicating with the bottom of the wiring groove or the connection hole. The method for processing an insulating layer of a semiconductor device according to claim 29, further comprising a treatment. 【請求項３１】 絶縁層を形成してなる被処理基体の絶
縁層に、配線溝や接続孔等の凹状パターンを形成する半
導体装置の絶縁層加工装置であって、 前記被処理基体を保持するステージと、 前記ステージに設けられて該ステージ上に保持された被
処理基体を加熱する加熱手段と、 前記加熱手段を制御する加熱コントローラと、 被処理基体の絶縁層に形成する凹状パターンを反転した
形状の表層部を有してなる反転型と、 前記反転型を前記被処理基体の絶縁層に対して所望の圧
力で押しつけさせる加圧機構と、 前記被処理基体と前記反転型との相対的な位置を調整す
る位置調整機構とを具備し、 前記被処理基体の絶縁層に、前記反転型を押しつけて該
絶縁層を熱間圧縮加工するよう構成されてなることを特
徴とする半導体装置の絶縁層加工装置。31. An apparatus for processing an insulating layer of a semiconductor device, wherein a concave pattern such as a wiring groove or a connection hole is formed in an insulating layer of a substrate to be processed formed with an insulating layer, wherein the substrate to be processed is held. A stage, a heating unit provided on the stage and heating the substrate to be processed held on the stage, a heating controller for controlling the heating unit, and a concave pattern formed on the insulating layer of the substrate to be processed is inverted. An inversion mold having a surface portion of a shape; a pressing mechanism for pressing the inversion mold against a desired pressure on an insulating layer of the substrate to be processed; and a relative movement between the substrate to be processed and the inversion mold. A position adjusting mechanism for adjusting the position of the semiconductor device, wherein the insulating layer of the substrate to be processed is pressed against the inversion mold to hot-press the insulating layer. Insulation layer processing Location. 【請求項３２】 前記反転型には、該反転型を加熱する
加熱手段が設けられてなることを特徴とする請求項３１
記載の半導体装置の絶縁層加工装置。32. The reversing mold is provided with a heating means for heating the reversing mold.
An apparatus for processing an insulating layer of a semiconductor device according to claim 1. 【請求項３３】 前記反転型の表層部が、前記被処理基
体と略同一の熱膨張係数を有する材料で形成されている
ことを特徴とする請求項３１記載の半導体装置の絶縁層
加工装置。33. The apparatus for processing an insulating layer of a semiconductor device according to claim 31, wherein the surface layer of the inverted type is formed of a material having substantially the same coefficient of thermal expansion as the substrate to be processed. 【請求項３４】 前記反転型を、前記被処理基体に対し
相対的に移動させて複数回被処理基体に押しつけ、熱間
圧縮加工を行うことを特徴とする請求項３１記載の半導
体装置の絶縁層加工装置。34. The insulation of a semiconductor device according to claim 31, wherein the inversion mold is moved relative to the substrate to be processed and pressed against the substrate to be processed a plurality of times to perform hot compression processing. Layer processing equipment. 【請求項３５】 前記加熱コントローラが、ステージ上
に保持された被処理基体を、有機系低誘電率膜のガラス
転移温度以上であり熱分解温度以下である１００℃〜５
００℃の範囲で制御し得るように、前記加熱手段を制御
することを特徴とする請求項３１記載の半導体装置の絶
縁層加工装置。35. The heating controller sets the substrate to be processed held on the stage to a temperature of 100 ° C. to 5 ° C., which is higher than the glass transition temperature of the organic low dielectric constant film and lower than the thermal decomposition temperature.
32. The apparatus for processing an insulating layer of a semiconductor device according to claim 31, wherein the heating unit is controlled so as to be controllable in a range of 00C. 【請求項３６】 前記ステージの被処理基体保持部が、
熱媒となる液体を入れた液槽内に配設され、前記熱間圧
縮加工が該液体中でなされることを特徴とする請求項３
１記載の半導体装置の絶縁層加工装置。36. The processing substrate holding section of the stage,
4. The hot-pressing process is performed in a liquid tank containing a liquid serving as a heat medium, and the hot-pressing is performed in the liquid.
2. The apparatus for processing an insulating layer of a semiconductor device according to claim 1.
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