JPH11317728A - 回線接続装置 - Google Patents
回線接続装置Info
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- JPH11317728A JPH11317728A JP10121519A JP12151998A JPH11317728A JP H11317728 A JPH11317728 A JP H11317728A JP 10121519 A JP10121519 A JP 10121519A JP 12151998 A JP12151998 A JP 12151998A JP H11317728 A JPH11317728 A JP H11317728A
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- data
- low
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- Mobile Radio Communication Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 回線接続装置の高速側及び低速側の何れから
でも通信に必要な同期クロックが得られ、種々の用途に
適用できる回線接続装置を提供すること。 【解決手段】 受信したデータからクロックを抽出する
受信フレーム１１４と、送出するデータを一時的に記憶
し受信フレーム１１４によって抽出されたクロックに対
し所定時間遅延させたタイミングで記憶したデータを送
出するエラスティックメモリ１２２とを有する低速イン
タフェース部１１０−１〜１１０−１２を備える。
でも通信に必要な同期クロックが得られ、種々の用途に
適用できる回線接続装置を提供すること。 【解決手段】 受信したデータからクロックを抽出する
受信フレーム１１４と、送出するデータを一時的に記憶
し受信フレーム１１４によって抽出されたクロックに対
し所定時間遅延させたタイミングで記憶したデータを送
出するエラスティックメモリ１２２とを有する低速イン
タフェース部１１０−１〜１１０−１２を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、回線接続装置に係
り、特に端末側の複数の分岐線路から送信されるデータ
を時分割多重化して網側に伝送するとともに、網側から
送信される多重化されたデータを分岐して端末側に送信
する回線接続装置に関する。
り、特に端末側の複数の分岐線路から送信されるデータ
を時分割多重化して網側に伝送するとともに、網側から
送信される多重化されたデータを分岐して端末側に送信
する回線接続装置に関する。
【０００２】
【従来の技術】まず、従来の伝送装置について説明す
る。図３は、従来の伝送装置の接続状態を示す全体図で
ある。図３において、１０は局側装置であり、交換設備
１２、無線装置１４、及び回線接続装置１６からなる。
交換設備１２と回線接続装置１６との間で授受されるデ
ータは、時分割多重化されたデータである。
る。図３は、従来の伝送装置の接続状態を示す全体図で
ある。図３において、１０は局側装置であり、交換設備
１２、無線装置１４、及び回線接続装置１６からなる。
交換設備１２と回線接続装置１６との間で授受されるデ
ータは、時分割多重化されたデータである。
【０００３】上記交換設備１２は交換器等を備えた設備
であり、無線装置１４から送出される時分割多重化され
たデータを受け、このデータに含まれる送信先情報に基
づいて送信先へ分配するとともに、基地局２４−１〜２
４−ｎ宛のデータを集めて無線装置１４へ送出する。無
線装置１４は、少なくとも２つの無線送受信装置を有し
（図示省略）、無線でデータの授受を行う。
であり、無線装置１４から送出される時分割多重化され
たデータを受け、このデータに含まれる送信先情報に基
づいて送信先へ分配するとともに、基地局２４−１〜２
４−ｎ宛のデータを集めて無線装置１４へ送出する。無
線装置１４は、少なくとも２つの無線送受信装置を有し
（図示省略）、無線でデータの授受を行う。
【０００４】回線接続装置１６は、無線接続装置１４に
接続されているとともに、複数の分岐路１７−１〜１７
−ｎが接続されており、無線装置１４から送出されてく
る時分割多重されたデータを分岐して、分岐路１７−１
〜１７−ｎに送出する。また、回線接続装置１６は、各
分岐路１７−１〜１７−ｎから送出されてくるデータを
時分割多重し、無線装置１４へ出力する。
接続されているとともに、複数の分岐路１７−１〜１７
−ｎが接続されており、無線装置１４から送出されてく
る時分割多重されたデータを分岐して、分岐路１７−１
〜１７−ｎに送出する。また、回線接続装置１６は、各
分岐路１７−１〜１７−ｎから送出されてくるデータを
時分割多重し、無線装置１４へ出力する。
【０００５】２０−１〜２０−ｎは上記分岐路１７−１
〜１７−ｎ各々に設けられたＤＳＵ（回線終端装置）で
ある。各分岐路１７−１〜１７−ｎは、回線網２２に接
続されている。また、回線網２２には、複数の基地局２
４−１〜２４−ｎが接続されている。基地局２４−１〜
２４−ｎは、例えば携帯電話やＰＨＳ等の移動体端末と
の間のデータを授受するためのものである。移動体端末
がビルの影等にある場合、移動体端末が発する電波が基
地局２４−１〜２４−ｎに届かなかったり、逆に基地局
２４−１〜２４−ｎから出力される電波が移動体端末に
届かなかったりする不具合がある。上述の回線網２２
は、基地局２４−１〜２４−ｎと回線接続装置１６との
距離が所定の距離以上の場合、上記の不具合を解消する
ために設けられる。
〜１７−ｎ各々に設けられたＤＳＵ（回線終端装置）で
ある。各分岐路１７−１〜１７−ｎは、回線網２２に接
続されている。また、回線網２２には、複数の基地局２
４−１〜２４−ｎが接続されている。基地局２４−１〜
２４−ｎは、例えば携帯電話やＰＨＳ等の移動体端末と
の間のデータを授受するためのものである。移動体端末
がビルの影等にある場合、移動体端末が発する電波が基
地局２４−１〜２４−ｎに届かなかったり、逆に基地局
２４−１〜２４−ｎから出力される電波が移動体端末に
届かなかったりする不具合がある。上述の回線網２２
は、基地局２４−１〜２４−ｎと回線接続装置１６との
距離が所定の距離以上の場合、上記の不具合を解消する
ために設けられる。
【０００６】上記構成において、データの授受は同期方
式を用いて行われる。つまり、局側装置１０内では、デ
ータ授受は、交換設備１２内で用いられる同期クロック
に同期して行われる。また、回線網２２においても、同
期通信を行うためのクロックが用いられる。交換設備１
２内で用いられるクロックの位相と回線網２２へ供給さ
れるクロックの位相が異なる場合にはデータが同期して
正常に通信が行われないので、これらのクロックは同じ
クロックが用いられる。
式を用いて行われる。つまり、局側装置１０内では、デ
ータ授受は、交換設備１２内で用いられる同期クロック
に同期して行われる。また、回線網２２においても、同
期通信を行うためのクロックが用いられる。交換設備１
２内で用いられるクロックの位相と回線網２２へ供給さ
れるクロックの位相が異なる場合にはデータが同期して
正常に通信が行われないので、これらのクロックは同じ
クロックが用いられる。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来の伝送装置においては、図３に示したように交換設備
１２、無線装置１４、及び回線接続装置１６は局側装置
１０に設けられており、端末側がＤＳＵ２０−１〜２０
−ｎを介して回線網２２に接続されている場合には、回
線網２２からのクロック（Ｔクロック：ディジタル回線
終端装置の出側（Ｔ点）に現れるクロック）を用いるこ
とができないため、交換設備１２からのクロック（ＤＣ
Ｓクロック又はライン抽出クロック）に従属する同期方
式を使用せざるを得ない。また、上記Ｔクロックを用い
ることができないため、回線網２２からＤＳＵ２０−１
〜２０−ｎを介して回線接続装置１６の低速側に接続
し、高速側に移動携帯端末用の基地局を接続する形態を
実現することはできなかった。また、種々の形態に対応
させる場合には、周辺の装置の規格に応じた対応をする
必要がある。例えばデータ送出のタイミング等である。
来の伝送装置においては、図３に示したように交換設備
１２、無線装置１４、及び回線接続装置１６は局側装置
１０に設けられており、端末側がＤＳＵ２０−１〜２０
−ｎを介して回線網２２に接続されている場合には、回
線網２２からのクロック（Ｔクロック：ディジタル回線
終端装置の出側（Ｔ点）に現れるクロック）を用いるこ
とができないため、交換設備１２からのクロック（ＤＣ
Ｓクロック又はライン抽出クロック）に従属する同期方
式を使用せざるを得ない。また、上記Ｔクロックを用い
ることができないため、回線網２２からＤＳＵ２０−１
〜２０−ｎを介して回線接続装置１６の低速側に接続
し、高速側に移動携帯端末用の基地局を接続する形態を
実現することはできなかった。また、種々の形態に対応
させる場合には、周辺の装置の規格に応じた対応をする
必要がある。例えばデータ送出のタイミング等である。
【０００８】本発明は上記事情に鑑みてなされたもので
あり、回線接続装置の高速側及び低速側の何れからでも
通信に必要な同期クロックが得られ、種々の用途に適用
できる回線接続装置を提供することを目的とする。
あり、回線接続装置の高速側及び低速側の何れからでも
通信に必要な同期クロックが得られ、種々の用途に適用
できる回線接続装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、受信したデータからクロックを抽出する
クロック抽出手段と、送出するデータを一時的に記憶し
前記クロック抽出手段によって抽出されたクロックに対
し所定時間遅延させたタイミングで記憶した前記データ
を送出するデータ遅延手段とを有する低速インタフェー
ス部を具備することを特徴とする。また、本発明は、前
記低速インタフェース部に入力されたデータを時分割多
重して出力するとともに、受信した時分割多重されたデ
ータを前記低速インタフェース部に出力する高速インタ
フェース部を具備することを特徴とする。また、本発明
は、前記高速インタフェース部が、時分割多重されたデ
ータから抽出したクロックを、前記低速インタフェース
部が抽出したクロックに対してロックするＰＬＬ回路を
備えることを特徴とする。また、本発明は、前記ＰＬＬ
回路が、前記ロックしたクロックを前記低速インタフェ
ースに供給することを特徴とする。
に、本発明は、受信したデータからクロックを抽出する
クロック抽出手段と、送出するデータを一時的に記憶し
前記クロック抽出手段によって抽出されたクロックに対
し所定時間遅延させたタイミングで記憶した前記データ
を送出するデータ遅延手段とを有する低速インタフェー
ス部を具備することを特徴とする。また、本発明は、前
記低速インタフェース部に入力されたデータを時分割多
重して出力するとともに、受信した時分割多重されたデ
ータを前記低速インタフェース部に出力する高速インタ
フェース部を具備することを特徴とする。また、本発明
は、前記高速インタフェース部が、時分割多重されたデ
ータから抽出したクロックを、前記低速インタフェース
部が抽出したクロックに対してロックするＰＬＬ回路を
備えることを特徴とする。また、本発明は、前記ＰＬＬ
回路が、前記ロックしたクロックを前記低速インタフェ
ースに供給することを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による回線接続装置について詳細に説明する。
まず、図１を参照して、本発明の一実施形態による回線
接続装置の接続形態について説明する。図１は、本発明
の一実施形態による回線接続装置の接続状態を示す図で
ある。
実施形態による回線接続装置について詳細に説明する。
まず、図１を参照して、本発明の一実施形態による回線
接続装置の接続形態について説明する。図１は、本発明
の一実施形態による回線接続装置の接続状態を示す図で
ある。
【００１１】図１において、５０は回線網であり、図３
中の回線網２２と同様のものである。回線網５０内にお
いては、ＤＣＳクロックが用いられ、このクロックに同
期してデータが伝送される。回線網５０は、ビル内装置
６０と複数の線路で接続されている。ビル内装置６０
は、ＤＳＵ６２−１〜６２−ｎ、回線接続装置６４、大
容量基地局６６、基地局６８−１〜６８−ｎからなる。
中の回線網２２と同様のものである。回線網５０内にお
いては、ＤＣＳクロックが用いられ、このクロックに同
期してデータが伝送される。回線網５０は、ビル内装置
６０と複数の線路で接続されている。ビル内装置６０
は、ＤＳＵ６２−１〜６２−ｎ、回線接続装置６４、大
容量基地局６６、基地局６８−１〜６８−ｎからなる。
【００１２】ＤＳＵ６２−１〜６２−ｎは、回線網２２
に接続される複数の線路各々に設けられており、これら
ＤＳＵ６２−１〜６２−ｎが設けられた各々の線路は、
回線接続装置６４の低速側に接続されている。尚、ＤＳ
Ｕ６２−１〜６２−ｎと回線接続装置６４との間がＴ点
である（図１中符号Ｔが付された点）。尚、図１中にお
いては、ＤＳＵ６２−１と回線接続装置６４との間のＴ
点のみを図示しており、他のＴ点（例えばＤＳＵ６２−
２と回線接続装置６４との間のＴ点等）は図示を省略し
ている。
に接続される複数の線路各々に設けられており、これら
ＤＳＵ６２−１〜６２−ｎが設けられた各々の線路は、
回線接続装置６４の低速側に接続されている。尚、ＤＳ
Ｕ６２−１〜６２−ｎと回線接続装置６４との間がＴ点
である（図１中符号Ｔが付された点）。尚、図１中にお
いては、ＤＳＵ６２−１と回線接続装置６４との間のＴ
点のみを図示しており、他のＴ点（例えばＤＳＵ６２−
２と回線接続装置６４との間のＴ点等）は図示を省略し
ている。
【００１３】６６は、回線接続装置６４と接続された大
容量基地局であり、時分割多重化されたデータを回線接
続装置６４との間で授受する。また、大容量基地局６６
には、基地局６８−１〜６８−ｎが接続されており、回
線接続装置６４から送出された時分割多重化されたデー
タを各基地局６８−１〜６８−ｎに分配するとともに、
各基地局６８−１〜６８−ｎから出力されるデータを時
分割多重して回線接続装置６４に送出する。
容量基地局であり、時分割多重化されたデータを回線接
続装置６４との間で授受する。また、大容量基地局６６
には、基地局６８−１〜６８−ｎが接続されており、回
線接続装置６４から送出された時分割多重化されたデー
タを各基地局６８−１〜６８−ｎに分配するとともに、
各基地局６８−１〜６８−ｎから出力されるデータを時
分割多重して回線接続装置６４に送出する。
【００１４】図３に示した従来の技術においては、回線
接続装置１６の高速側に供給されるクロックに同期して
通信が行われていたが、図１に示した本発明の一実施形
態においては、低速側から供給されるクロック（ＤＣＳ
クロック、ライン抽出クロック）を用いて同期通信が行
われる。
接続装置１６の高速側に供給されるクロックに同期して
通信が行われていたが、図１に示した本発明の一実施形
態においては、低速側から供給されるクロック（ＤＣＳ
クロック、ライン抽出クロック）を用いて同期通信が行
われる。
【００１５】回線網５０から供給されるこのクロックを
同期クロックとして用いる場には、まずクロックを抽出
する必要がある。更に、図１に示した形態においては、
装置全体として同期して動作を行うようにする必要があ
る。回線網５０からＤＳＵ６２−１〜６２−ｎを介して
回線接続装置６４へ送出されるデータを回線接続装置６
４が受信する場合には、上述のように、データからクロ
ックを抽出し、このクロックに同期させてデータを大容
量基地局６６へ送出すればよい。
同期クロックとして用いる場には、まずクロックを抽出
する必要がある。更に、図１に示した形態においては、
装置全体として同期して動作を行うようにする必要があ
る。回線網５０からＤＳＵ６２−１〜６２−ｎを介して
回線接続装置６４へ送出されるデータを回線接続装置６
４が受信する場合には、上述のように、データからクロ
ックを抽出し、このクロックに同期させてデータを大容
量基地局６６へ送出すればよい。
【００１６】しかしながら、大容量基地局６０から回線
接続装置６４へ送出されたデータを、回線網５０へ同期
させて送信するためには、当然ながら同期させる基準と
なるクロックが必要となる。この場合においても装置全
体が同期して動作するためには、Ｔ点から得られるＴク
ロックを同期クロックとしなければならない。つまり、
Ｔ点から抽出したクロックを用いて回線網５０へ送出す
るデータを同期させなければならない。
接続装置６４へ送出されたデータを、回線網５０へ同期
させて送信するためには、当然ながら同期させる基準と
なるクロックが必要となる。この場合においても装置全
体が同期して動作するためには、Ｔ点から得られるＴク
ロックを同期クロックとしなければならない。つまり、
Ｔ点から抽出したクロックを用いて回線網５０へ送出す
るデータを同期させなければならない。
【００１７】しかし、回線網５０の規格上Ｔ点から抽出
したクロック（以下、受信クロックという）と、回線接
続装置６４から回線網５０へデータを送出する際に用い
られるクロック（以下、送出クロックという）とは、２
ビット分時間的に時間差を要する。つまり、送出クロッ
クは受信クロックに対して２ビット分時間的に遅れてい
る必要がある。
したクロック（以下、受信クロックという）と、回線接
続装置６４から回線網５０へデータを送出する際に用い
られるクロック（以下、送出クロックという）とは、２
ビット分時間的に時間差を要する。つまり、送出クロッ
クは受信クロックに対して２ビット分時間的に遅れてい
る必要がある。
【００１８】以下、上記規格を満足する回線接続装置に
ついて説明する。図２は、本発明の一実施形態による回
線接続装置の回路構成を示すブロック図である。図２に
おいて、１００は高速インタフェース部であり、１１０
−１〜１１０−１２は低速インタフェース部である。
ついて説明する。図２は、本発明の一実施形態による回
線接続装置の回路構成を示すブロック図である。図２に
おいて、１００は高速インタフェース部であり、１１０
−１〜１１０−１２は低速インタフェース部である。
【００１９】高速インタフェース部の入出力部Ｐ0は図
１中の大容量基地局６６に接続される。また、低速イン
タフェース部１１０−１〜１１０−１２の各々の入出力
部Ｐ 1〜Ｐ12はＤＳＵ６２−１〜６２−ｎ（ここでｎは
“１２”である）に接続される。上記高速インタフェー
ス部１００は低速インタフェース部１１０−１〜１１０
−１２から出力される１２チャネル分のデータを多重
し、また大容量基地局６６から出力される時分割多重さ
れたデータを分離する多重分離部１０２を有する。
１中の大容量基地局６６に接続される。また、低速イン
タフェース部１１０−１〜１１０−１２の各々の入出力
部Ｐ 1〜Ｐ12はＤＳＵ６２−１〜６２−ｎ（ここでｎは
“１２”である）に接続される。上記高速インタフェー
ス部１００は低速インタフェース部１１０−１〜１１０
−１２から出力される１２チャネル分のデータを多重
し、また大容量基地局６６から出力される時分割多重さ
れたデータを分離する多重分離部１０２を有する。
【００２０】本実施形態における回線接続装置６６は、
図３に示した接続形態及び図１に示した接続形態の何れ
をも可能とする構成となっている。つまり、図３に示さ
れたように、（１）高速側から供給される時分割多重さ
れたデータからクロックを抽出する形態、及び（２）低
速側のＴ点から供給されるＴ点クロックを用いる形態の
何れをも可能としている。上記（１）の形態を可能とす
るため、高速インタフェース部１００はＰＬＬ回路１０
４を備える。このＰＬＬ回路は、入出力部Ｐ0から入力
されるデータから、例えば８Ｋのクロックを抽出し、後
述するように、低速インタフェース部１１０−１〜１１
０−１２の何れかから出力されるクロックとロックした
クロックを生成し、低速インタフェース部１１０−１〜
１１０−１２各々へ供給する。
図３に示した接続形態及び図１に示した接続形態の何れ
をも可能とする構成となっている。つまり、図３に示さ
れたように、（１）高速側から供給される時分割多重さ
れたデータからクロックを抽出する形態、及び（２）低
速側のＴ点から供給されるＴ点クロックを用いる形態の
何れをも可能としている。上記（１）の形態を可能とす
るため、高速インタフェース部１００はＰＬＬ回路１０
４を備える。このＰＬＬ回路は、入出力部Ｐ0から入力
されるデータから、例えば８Ｋのクロックを抽出し、後
述するように、低速インタフェース部１１０−１〜１１
０−１２の何れかから出力されるクロックとロックした
クロックを生成し、低速インタフェース部１１０−１〜
１１０−１２各々へ供給する。
【００２１】上記低速インタフェース部１１０−１〜１
１０−１２は、２つの動作モードを有する。この２つの
動作モードのうちの１つは、低速インタフェース部１１
０−１〜１１０−１２に接続される装置（図１に示した
例では回線網５０）に従属するＴＥモードであり、もう
１つの動作モードは、高速インタフェース１００に従属
するＮＴモードである。主として図３に示された形態に
おいてはＮＴモードが使用され、図１に示された形態に
おいては、ＴＥモードが使用される。
１０−１２は、２つの動作モードを有する。この２つの
動作モードのうちの１つは、低速インタフェース部１１
０−１〜１１０−１２に接続される装置（図１に示した
例では回線網５０）に従属するＴＥモードであり、もう
１つの動作モードは、高速インタフェース１００に従属
するＮＴモードである。主として図３に示された形態に
おいてはＮＴモードが使用され、図１に示された形態に
おいては、ＴＥモードが使用される。
【００２２】図２に示した例では、低速インタフェース
部１１０−１，１１０−２はＴＥモードで使用され、低
速インタフェース部１１０−１２はＮＴモードで使用さ
れている。いま、低速インタフェース部１１０−１〜１
１０−１２について、低速インタフェース部１１０−１
を代表例に挙げて説明する。図２において、１１２はレ
シーバであり、回線網５０から出力されるデータを受信
し、受信したデータを受信フレーム１１４へ出力する。
部１１０−１，１１０−２はＴＥモードで使用され、低
速インタフェース部１１０−１２はＮＴモードで使用さ
れている。いま、低速インタフェース部１１０−１〜１
１０−１２について、低速インタフェース部１１０−１
を代表例に挙げて説明する。図２において、１１２はレ
シーバであり、回線網５０から出力されるデータを受信
し、受信したデータを受信フレーム１１４へ出力する。
【００２３】受信フレーム１１４は、レシーバ１１２か
ら出力されるデータからクロックを抽出し、後述する送
信フレーム１２４、エラスティックメモリ１１６，１２
２、速度変換部１１８，１２０、及び高速インタフェー
ス部１００内のＰＬＬ回路１０４へ出力する。また、受
信したデータをエラスティックメモリ１１６へ出力す
る。以下、受信フレームから出力されるクロックをシス
テムクロックと称する。
ら出力されるデータからクロックを抽出し、後述する送
信フレーム１２４、エラスティックメモリ１１６，１２
２、速度変換部１１８，１２０、及び高速インタフェー
ス部１００内のＰＬＬ回路１０４へ出力する。また、受
信したデータをエラスティックメモリ１１６へ出力す
る。以下、受信フレームから出力されるクロックをシス
テムクロックと称する。
【００２４】エラスティックメモリ１１６は、受信フレ
ームから出力されたデータを一時的に記憶し、受信フレ
ーム１１４から出力されるシステムクロックに同期させ
て出力する。従って、エラスティックメモリ１１６にお
いて、データのジッタが吸収されることになる。
ームから出力されたデータを一時的に記憶し、受信フレ
ーム１１４から出力されるシステムクロックに同期させ
て出力する。従って、エラスティックメモリ１１６にお
いて、データのジッタが吸収されることになる。
【００２５】速度変換部１１８は、エラスティックメモ
リ１１６から出力されるデータのデータ速度を変換して
出力する。この場合も、データの出力タイミングは、受
信フレーム１１４から出力されるシステムクロックに同
期して出力される。速度変換部１１８から出力されたデ
ータは高速インタフェース部１００内の多重分離部１０
２へ出力される。
リ１１６から出力されるデータのデータ速度を変換して
出力する。この場合も、データの出力タイミングは、受
信フレーム１１４から出力されるシステムクロックに同
期して出力される。速度変換部１１８から出力されたデ
ータは高速インタフェース部１００内の多重分離部１０
２へ出力される。
【００２６】速度変換部１２０は、速度変換部１１８と
同様に、多重分離部１０２から出力されるデータのデー
タ速度を変換する。受信フレーム１１４から出力される
システムクロックは速度変換部１２０にも入力されてお
り、データの出力タイミングは、このクロックに同期し
て出力される。エラスティックメモリ１２２は、低速イ
ンタフェース部１１０−１〜１１０−１２がＴＥモード
の場合にのみ用いられ、速度変換部１２０から出力され
るデータをシステムクロックから送出クロックのタイミ
ングで出力する。
同様に、多重分離部１０２から出力されるデータのデー
タ速度を変換する。受信フレーム１１４から出力される
システムクロックは速度変換部１２０にも入力されてお
り、データの出力タイミングは、このクロックに同期し
て出力される。エラスティックメモリ１２２は、低速イ
ンタフェース部１１０−１〜１１０−１２がＴＥモード
の場合にのみ用いられ、速度変換部１２０から出力され
るデータをシステムクロックから送出クロックのタイミ
ングで出力する。
【００２７】前述したように、送出クロックは、受信ク
ロックに対して２ビット遅れたタイミングで出力され
る。エラスティックメモリ１２２は、このタイミングず
れを吸収するために用いられる。送信フレーム１２４は
受信フレーム１１４から出力されるシステムクロックに
同期してエラスティックメモリ１２２から出力されるデ
ータをドライバ１２６へ出力する。
ロックに対して２ビット遅れたタイミングで出力され
る。エラスティックメモリ１２２は、このタイミングず
れを吸収するために用いられる。送信フレーム１２４は
受信フレーム１１４から出力されるシステムクロックに
同期してエラスティックメモリ１２２から出力されるデ
ータをドライバ１２６へ出力する。
【００２８】尚、図２において、低速インタフェース部
１１０−２，１１０−１２ではＰＬＬ回路１３０−２，
１３０−１２が設けられており、低速インタフェース部
１１０−１ではＰＬＬ回路が設けられていない。また、
低速インタフェース部１１０−１２では低速インタフェ
ース部１１０−１内のエラスティックメモリ１２２に相
当する部材が設けられていない。
１１０−２，１１０−１２ではＰＬＬ回路１３０−２，
１３０−１２が設けられており、低速インタフェース部
１１０−１ではＰＬＬ回路が設けられていない。また、
低速インタフェース部１１０−１２では低速インタフェ
ース部１１０−１内のエラスティックメモリ１２２に相
当する部材が設けられていない。
【００２９】図２は、低速インタフェース部のモードの
違いによる動作の違いを説明するためのものであるため
図示を省略しているが、実際の回路では低速インタフェ
ース部１１０−１内にＰＬＬ回路が設けられ、低速イン
タフェース部１１０−１２内にエラスティックメモリが
設けられている。
違いによる動作の違いを説明するためのものであるため
図示を省略しているが、実際の回路では低速インタフェ
ース部１１０−１内にＰＬＬ回路が設けられ、低速イン
タフェース部１１０−１２内にエラスティックメモリが
設けられている。
【００３０】図２に示した例では、低速インタフェース
部１１０−１，１１０−２がＴＥモードで動作し、低速
インタフェース部１１０−１２がＮＴモードで動作して
いる。また低速インタフェース部１１０−１は受信した
データからクロックを抽出し、システムクロックとして
出力している。低速インタフェース部１１０−１と低速
インタフェース部１１０−２との違いは、低速インタフ
ェース部１１０−１からシステムクロックを高速インタ
フェース部１００へ出力している点である。
部１１０−１，１１０−２がＴＥモードで動作し、低速
インタフェース部１１０−１２がＮＴモードで動作して
いる。また低速インタフェース部１１０−１は受信した
データからクロックを抽出し、システムクロックとして
出力している。低速インタフェース部１１０−１と低速
インタフェース部１１０−２との違いは、低速インタフ
ェース部１１０−１からシステムクロックを高速インタ
フェース部１００へ出力している点である。
【００３１】したがって、ＰＬＬ回路１０４は、入出力
部Ｐ0から入力されるデータから抽出したクロックとこ
のシステムクロックとがロックしたクロックを生成し、
低速インタフェース部１１０−２〜１１０−１２へ出力
する。低速インタフェース部１１０−２が備えるＰＬＬ
回路１３０−２は、ＰＬＬ回路１０４から供給されるク
ロック及び受信フレーム１１４から出力されるクロック
に基づいて速度変換部１１８，１２０の動作タイミング
を規定するクロックを出力する。
部Ｐ0から入力されるデータから抽出したクロックとこ
のシステムクロックとがロックしたクロックを生成し、
低速インタフェース部１１０−２〜１１０−１２へ出力
する。低速インタフェース部１１０−２が備えるＰＬＬ
回路１３０−２は、ＰＬＬ回路１０４から供給されるク
ロック及び受信フレーム１１４から出力されるクロック
に基づいて速度変換部１１８，１２０の動作タイミング
を規定するクロックを出力する。
【００３２】また、低速インタフェース部１１０−１２
が備えるＰＬＬ回路１３０−１２は、ＰＬＬ回路１０４
から供給されるクロック及び受信フレーム１１４から出
力されるクロックに基づいて速度変換部１１８，１２
０、及び送信フレーム１２４の動作タイミングを規定す
るクロックを出力する。
が備えるＰＬＬ回路１３０−１２は、ＰＬＬ回路１０４
から供給されるクロック及び受信フレーム１１４から出
力されるクロックに基づいて速度変換部１１８，１２
０、及び送信フレーム１２４の動作タイミングを規定す
るクロックを出力する。
【００３３】上記構成において、低速インタフェース部
１１０−１の入出力部Ｐ1からデータが入力されると、
レシーバ１１２によって受信され、受信フレーム１１４
に出力される。受信フレーム１１４では、受信したデー
タからクロックが抽出され、システムクロックとして速
度変換部１１８，１２０、エラスティックメモリ１１
６，１２２、送信フレーム１２４、及びＰＬＬ回路１０
４へ出力される。ＰＬＬ回路１０４へ出力されたシステ
ムクロックは、ＰＬＬ回路１０４が抽出したクロックと
ロックされ、ロックされたクロックが各低速インタフェ
ース部１１０−２〜１１０−１２へ供給される。
１１０−１の入出力部Ｐ1からデータが入力されると、
レシーバ１１２によって受信され、受信フレーム１１４
に出力される。受信フレーム１１４では、受信したデー
タからクロックが抽出され、システムクロックとして速
度変換部１１８，１２０、エラスティックメモリ１１
６，１２２、送信フレーム１２４、及びＰＬＬ回路１０
４へ出力される。ＰＬＬ回路１０４へ出力されたシステ
ムクロックは、ＰＬＬ回路１０４が抽出したクロックと
ロックされ、ロックされたクロックが各低速インタフェ
ース部１１０−２〜１１０−１２へ供給される。
【００３４】また、受信フレーム１１４に入力されたデ
ータはエラスティックメモリ１１６へ出力され、一時的
に記憶される。エラスティックメモリ１１６に記憶され
たデータはシステムクロックのタイミングで出力される
ことによりジッタが除去される。このデータは速度変換
部１１８へ出力され、データ速度が変換されシステムク
ロックのタイミングで出力される。出力されたデータは
高速インタフェース部１００の多重分離部１０２へ出力
され、多重化されて入出力部Ｐ0から出力される。
ータはエラスティックメモリ１１６へ出力され、一時的
に記憶される。エラスティックメモリ１１６に記憶され
たデータはシステムクロックのタイミングで出力される
ことによりジッタが除去される。このデータは速度変換
部１１８へ出力され、データ速度が変換されシステムク
ロックのタイミングで出力される。出力されたデータは
高速インタフェース部１００の多重分離部１０２へ出力
され、多重化されて入出力部Ｐ0から出力される。
【００３５】また、入出力部Ｐ0から入力されたデータ
は分離されて各々のチャネル毎に分配される。いま、低
速インタフェース部１１０−１へ分配されたデータを例
に挙げて説明する。データが低速インタフェース部１１
０−１の速度変換部１２０へ入力されると、データ速度
が変換されてエラスティックメモリ１２２へ出力され
る。エラスティックメモリ１２２において、受信クロッ
クと送出クロックとの２ビット分の時間が費やされ、デ
ータは図１中の回線網５０が要求する時間差を満足させ
送信フレーム１２４へ出力され、ドライバ１２６を介し
て入出力部Ｐ1から出力される。
は分離されて各々のチャネル毎に分配される。いま、低
速インタフェース部１１０−１へ分配されたデータを例
に挙げて説明する。データが低速インタフェース部１１
０−１の速度変換部１２０へ入力されると、データ速度
が変換されてエラスティックメモリ１２２へ出力され
る。エラスティックメモリ１２２において、受信クロッ
クと送出クロックとの２ビット分の時間が費やされ、デ
ータは図１中の回線網５０が要求する時間差を満足させ
送信フレーム１２４へ出力され、ドライバ１２６を介し
て入出力部Ｐ1から出力される。
【００３６】
【発明の効果】以上説明したように、本発明の回線接続
装置によれば、回線接続装置の高速側及び低速側の何れ
からでも通信に必要な同期クロックが得られるととも
に、周辺の装置の規格に適合することができ、種々の用
途に適用できるという効果がある。また、低速側線路を
介して伝送されるクロックによって網側及び端末側の同
期をとるようにしているので、信頼性の高い安定した同
期通信を行うことができるという効果がある。
装置によれば、回線接続装置の高速側及び低速側の何れ
からでも通信に必要な同期クロックが得られるととも
に、周辺の装置の規格に適合することができ、種々の用
途に適用できるという効果がある。また、低速側線路を
介して伝送されるクロックによって網側及び端末側の同
期をとるようにしているので、信頼性の高い安定した同
期通信を行うことができるという効果がある。
【図１】 本発明の一実施形態による回線接続装置の接
続状態を示す図である。
続状態を示す図である。
【図２】 本発明の一実施形態による回線接続装置の回
路構成を示すブロック図である。
路構成を示すブロック図である。
【図３】 従来の伝送装置の接続状態を示す全体図であ
る。
る。
１１４ 受信フレーム（クロック
抽出手段） １２２ エラスティックメモリ
（データ遅延手段） １１０−１〜１１０−１２ 低速インタフェース部 １００ 高速インタフェース部 １０４ ＰＬＬ回路
抽出手段） １２２ エラスティックメモリ
（データ遅延手段） １１０−１〜１１０−１２ 低速インタフェース部 １００ 高速インタフェース部 １０４ ＰＬＬ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｌ 13/08 Ｈ０４Ｌ 7/02 Ｂ Ｈ０４Ｑ 7/22 13/00 ３０７Ｃ 7/24 Ｈ０４Ｑ 7/04 Ａ 7/26 7/30 11/04 ３０４
Claims (4)
- 【請求項１】 受信したデータからクロックを抽出する
クロック抽出手段と、 送出するデータを一時的に記憶し前記クロック抽出手段
によって抽出されたクロックに対し所定時間遅延させた
タイミングで記憶した前記データを送出するデータ遅延
手段とを有する低速インタフェース部を具備することを
特徴とする回線接続装置。 - 【請求項２】 前記低速インタフェース部に入力された
データを時分割多重して出力するとともに、受信した時
分割多重されたデータを前記低速インタフェース部に出
力する高速インタフェース部を具備することを特徴とす
る請求項１記載の回線接続装置。 - 【請求項３】 前記高速インタフェース部は、時分割多
重されたデータから抽出したクロックを、前記低速イン
タフェース部が抽出したクロックに対してロックするＰ
ＬＬ回路を備えることを特徴とする請求項２記載の回線
接続装置。 - 【請求項４】 前記ＰＬＬ回路は、前記ロックしたクロ
ックを前記低速インタフェースに供給することを特徴と
する請求項３記載の回線接続装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12151998A JP3952593B2 (ja) | 1998-04-30 | 1998-04-30 | 回線接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12151998A JP3952593B2 (ja) | 1998-04-30 | 1998-04-30 | 回線接続装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317728A true JPH11317728A (ja) | 1999-11-16 |
| JP3952593B2 JP3952593B2 (ja) | 2007-08-01 |
Family
ID=14813238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12151998A Expired - Fee Related JP3952593B2 (ja) | 1998-04-30 | 1998-04-30 | 回線接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3952593B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006003761A1 (ja) * | 2004-07-06 | 2008-04-17 | 松下電器産業株式会社 | マルチキャリア送信装置およびマルチキャリア送信方法 |
-
1998
- 1998-04-30 JP JP12151998A patent/JP3952593B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006003761A1 (ja) * | 2004-07-06 | 2008-04-17 | 松下電器産業株式会社 | マルチキャリア送信装置およびマルチキャリア送信方法 |
| JP4578474B2 (ja) * | 2004-07-06 | 2010-11-10 | パナソニック株式会社 | マルチキャリア送信装置およびマルチキャリア送信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3952593B2 (ja) | 2007-08-01 |
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Legal Events
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