JPH11316750A - キャッシュ・コヒ―レンシの維持方法及びペ―ジ割当解除方法 - Google Patents
キャッシュ・コヒ―レンシの維持方法及びペ―ジ割当解除方法Info
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- JPH11316750A JPH11316750A JP11030435A JP3043599A JPH11316750A JP H11316750 A JPH11316750 A JP H11316750A JP 11030435 A JP11030435 A JP 11030435A JP 3043599 A JP3043599 A JP 3043599A JP H11316750 A JPH11316750 A JP H11316750A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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Abstract
(57)【要約】
【課題】 各ノードが、それ自体、共用メモリ・マルチ
プロセッサである複数のノードを備える共用メモリ・マ
ルチプロセッサ装置において、キャッシュ・コヒーレン
シを維持する方法を提供する。 【解決手段】 本発明によれば、共用メモリ・マルチプ
ロセッサ装置内の最上位レベルのキャッシュメモリのキ
ャッシュが、共用メモリ・プロセッサ装置の最上位キャ
ッシュ・レベルをミスするキャッシュラインに対して、
リードまたはライト・リクエストを発すると、キャッシ
ュ・ラインのオーナが、キャッシュ・ラインを最上位レ
ベルのキャッシュ・メモリを相互接続するバス上に出力
する。
プロセッサである複数のノードを備える共用メモリ・マ
ルチプロセッサ装置において、キャッシュ・コヒーレン
シを維持する方法を提供する。 【解決手段】 本発明によれば、共用メモリ・マルチプ
ロセッサ装置内の最上位レベルのキャッシュメモリのキ
ャッシュが、共用メモリ・プロセッサ装置の最上位キャ
ッシュ・レベルをミスするキャッシュラインに対して、
リードまたはライト・リクエストを発すると、キャッシ
ュ・ラインのオーナが、キャッシュ・ラインを最上位レ
ベルのキャッシュ・メモリを相互接続するバス上に出力
する。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチレベル共用
メモリ・マルチプロセッサ・システムにおけるキャッシ
ュ・コヒーレンシを維持する方法および装置に関する。
メモリ・マルチプロセッサ・システムにおけるキャッシ
ュ・コヒーレンシを維持する方法および装置に関する。
【０００２】
【従来の技術】共用メモリ・マルチプロセッサは、プロ
グラミングが容易で、性能が改善されているために非常
に一般的である。事実、１本のバスを介してメモリおよ
び関連するディスクと相互接続された多数のプロセッサ
（１６または３２個に及ぶ）からなる市販の多くの共用
メモリ・マルチプロセッサが存在する。プロセッサは、
典型的には、それらと関係する専用キャッシュを有し、
共用メモリ・マルチプロセッサは、バスベースのコヒー
レンス・プロトコルを使用してキャッシュ・コヒーレン
トとなっている。このアーキテクチャは、多段相互接続
ネットワーク（ＭＩＮ）［文献１参照］により相互接続
された複数のノード（各ノードは、それ自体、１６〜３
２ノード共用メモリ・マルチプロセッサである）からな
るスケーラブル共用メモリ・プロセッサにおいて、急速
に単一の要素となりつつある。しかし、このタイプの共
用メモリ・マルチプロセッサ・アーキテクチャは、１つ
のノード上に存在しないデータに対しては、潜在的に極
めて大きいアクセス待ち時間を免れることができない。
この問題に対する１つの解決策は、メモリを高レベル・
キャッシュとして各ノード上で使用することによって、
キャッシュ・オンリ・メモリ・アーキテクチャ［文献２
参照］を実現することである。このタイプのアーキテク
チャによれば、要求に応じて、データをそれらノードへ
自動的に移動させ複写することが容易になる。
グラミングが容易で、性能が改善されているために非常
に一般的である。事実、１本のバスを介してメモリおよ
び関連するディスクと相互接続された多数のプロセッサ
（１６または３２個に及ぶ）からなる市販の多くの共用
メモリ・マルチプロセッサが存在する。プロセッサは、
典型的には、それらと関係する専用キャッシュを有し、
共用メモリ・マルチプロセッサは、バスベースのコヒー
レンス・プロトコルを使用してキャッシュ・コヒーレン
トとなっている。このアーキテクチャは、多段相互接続
ネットワーク（ＭＩＮ）［文献１参照］により相互接続
された複数のノード（各ノードは、それ自体、１６〜３
２ノード共用メモリ・マルチプロセッサである）からな
るスケーラブル共用メモリ・プロセッサにおいて、急速
に単一の要素となりつつある。しかし、このタイプの共
用メモリ・マルチプロセッサ・アーキテクチャは、１つ
のノード上に存在しないデータに対しては、潜在的に極
めて大きいアクセス待ち時間を免れることができない。
この問題に対する１つの解決策は、メモリを高レベル・
キャッシュとして各ノード上で使用することによって、
キャッシュ・オンリ・メモリ・アーキテクチャ［文献２
参照］を実現することである。このタイプのアーキテク
チャによれば、要求に応じて、データをそれらノードへ
自動的に移動させ複写することが容易になる。
【０００３】ＣＯＭＡアーキテクチャの主要な問題点
は、高価で複雑なハードウェアであるという点である。
しかし、この問題点を最小限にするために、従来より簡
易ＣＯＭＡアーキテクチャ〔文献３参照〕が提案されて
きた。簡易ＣＯＭＡアーキテクチャでは、ページング・
ソフトウェアが、ページング・レベルでのキャッシュ空
間の割り当てと割り当て解除とを管理し、キャッシュ・
コヒーレンスを維持するためには余り複雑でないハード
ウェアが使用されている。しかし、ノード全体にわたっ
てキャッシュ・コヒーレンスを維持する方法は、ディレ
クトリ・ベースで行われるため、ノード全体のデータ・
アクセスと制御とに伴うペナルティは（このようなアク
セスの頻度は、可能性として少いとはいえ）相当なもの
になる可能性がある。
は、高価で複雑なハードウェアであるという点である。
しかし、この問題点を最小限にするために、従来より簡
易ＣＯＭＡアーキテクチャ〔文献３参照〕が提案されて
きた。簡易ＣＯＭＡアーキテクチャでは、ページング・
ソフトウェアが、ページング・レベルでのキャッシュ空
間の割り当てと割り当て解除とを管理し、キャッシュ・
コヒーレンスを維持するためには余り複雑でないハード
ウェアが使用されている。しかし、ノード全体にわたっ
てキャッシュ・コヒーレンスを維持する方法は、ディレ
クトリ・ベースで行われるため、ノード全体のデータ・
アクセスと制御とに伴うペナルティは（このようなアク
セスの頻度は、可能性として少いとはいえ）相当なもの
になる可能性がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、スケ
ーラブル共用メモリ・マルチプロセッサ装置においてノ
ード・ホップをもたらすようなキャッシュ・ミスに伴う
待ち時間を最小限にすることにある。
ーラブル共用メモリ・マルチプロセッサ装置においてノ
ード・ホップをもたらすようなキャッシュ・ミスに伴う
待ち時間を最小限にすることにある。
【０００５】本発明の他の目的は、コヒーレントなディ
レクトリの必要のないスケーラブル共用メモリ・マルチ
プロセッサを構築する費用効果的な方法を提供すること
にある。
レクトリの必要のないスケーラブル共用メモリ・マルチ
プロセッサを構築する費用効果的な方法を提供すること
にある。
【０００６】
【課題を解決するための手段】従って、本発明は、各ノ
ードが共用メモリ・マルチプロセッサである複数のノー
ドを有する共用メモリ・マルチプロセッサ装置におい
て、マルチレベルのキャッシュ全体にわたってキャッシ
ュ・コヒーレンシを維持する方法を提供する。本発明に
よれば、共用メモリ・マルチプロセッサ装置内の最上位
レベルのキャッシュ・メモリの各ラインについてステー
タス・オーナ情報を維持し、ステータス・オーナ情報
は、リード・オンリ・ラインのノードのいずれが最初に
リード・オンリ・ラインを読み取ったかを指示し、リー
ド／ライト・ラインのノードのいずれが、最初にリード
／ライト・ラインを読み取り、最後に変更したかを指示
し、その際、各キャシュラインの指示されたノードがキ
ャッシュ・ラインを所有するノードである。共用メモリ
・マルチプロセッサ装置内の最上位レベルのキャッシュ
・メモリのノードの１つのキャッシュが、共用メモリ・
プロセッサ装置の最上位レベル・キャッシュでミスする
ラインに、リードまたはライト・アクセス命令を発する
と、キャッシュ・ラインのオーナは、最上位レベルのキ
ャッシュ・メモリを相互接続するバス上にキャッシュ・
ラインを出力する。この場合、命令を発するキャッシュ
は、ラインのオーナによりバス上に出力されたキャッシ
ュ・ラインを用いて、そのキャッシュ・ラインをそれぞ
れ読み取り、または変更する。
ードが共用メモリ・マルチプロセッサである複数のノー
ドを有する共用メモリ・マルチプロセッサ装置におい
て、マルチレベルのキャッシュ全体にわたってキャッシ
ュ・コヒーレンシを維持する方法を提供する。本発明に
よれば、共用メモリ・マルチプロセッサ装置内の最上位
レベルのキャッシュ・メモリの各ラインについてステー
タス・オーナ情報を維持し、ステータス・オーナ情報
は、リード・オンリ・ラインのノードのいずれが最初に
リード・オンリ・ラインを読み取ったかを指示し、リー
ド／ライト・ラインのノードのいずれが、最初にリード
／ライト・ラインを読み取り、最後に変更したかを指示
し、その際、各キャシュラインの指示されたノードがキ
ャッシュ・ラインを所有するノードである。共用メモリ
・マルチプロセッサ装置内の最上位レベルのキャッシュ
・メモリのノードの１つのキャッシュが、共用メモリ・
プロセッサ装置の最上位レベル・キャッシュでミスする
ラインに、リードまたはライト・アクセス命令を発する
と、キャッシュ・ラインのオーナは、最上位レベルのキ
ャッシュ・メモリを相互接続するバス上にキャッシュ・
ラインを出力する。この場合、命令を発するキャッシュ
は、ラインのオーナによりバス上に出力されたキャッシ
ュ・ラインを用いて、そのキャッシュ・ラインをそれぞ
れ読み取り、または変更する。
【０００７】
【発明の実施の形態】図１は、２ノード共用メモリ・マ
ルチプロセッサ・システムであって、各ノードがそれ自
体、４ノード共用メモリ・マルチプロセッサＨ１である
ものの論理図表である。このノードには、キャッシュ
１，２が示され、低レベルＬ２キャッシュ１は、１個の
プロセッサと関係するものとする。この簡易ＣＯＭＡア
ーキテクチャは、主メモリを含んではいないが、ディス
ク５、およびそれと関係するディスク・コントローラ６
が、ノードＨ１（ディスクのホーム・ノードとして示
す）上に物理的に常駐するものとする。提案された２つ
のアーキテクチャ（バス・オンリ（図１）とバス／ＭＩ
Ｎ（図２））のプロトコル・アクティビティの基本的な
相違は、バス・オンリ（図１）が、制御とデータ転送の
双方にノード間バス４を使用する一方、バス／ＭＩＮア
ーキテクチャ（図２）が、制御にはノード間バス４を、
データ転送にはノード間ＭＩＮ７を使用する点である。
これら２つの提案アーキテクチャに必要とされるコヒー
レンス・アクティビティの大部分は、同一である。それ
故、我々は、説明をバス・オンリ・アーキテクチャ案
（図１）に集中することにする。しかし、バス／ＭＩＮ
アーキテクチャのプロトコル・アクティビティ（図２）
は、それがバス・オンリ・プロトコル・アクティビティ
と異なる場合に特に説明することにする。
ルチプロセッサ・システムであって、各ノードがそれ自
体、４ノード共用メモリ・マルチプロセッサＨ１である
ものの論理図表である。このノードには、キャッシュ
１，２が示され、低レベルＬ２キャッシュ１は、１個の
プロセッサと関係するものとする。この簡易ＣＯＭＡア
ーキテクチャは、主メモリを含んではいないが、ディス
ク５、およびそれと関係するディスク・コントローラ６
が、ノードＨ１（ディスクのホーム・ノードとして示
す）上に物理的に常駐するものとする。提案された２つ
のアーキテクチャ（バス・オンリ（図１）とバス／ＭＩ
Ｎ（図２））のプロトコル・アクティビティの基本的な
相違は、バス・オンリ（図１）が、制御とデータ転送の
双方にノード間バス４を使用する一方、バス／ＭＩＮア
ーキテクチャ（図２）が、制御にはノード間バス４を、
データ転送にはノード間ＭＩＮ７を使用する点である。
これら２つの提案アーキテクチャに必要とされるコヒー
レンス・アクティビティの大部分は、同一である。それ
故、我々は、説明をバス・オンリ・アーキテクチャ案
（図１）に集中することにする。しかし、バス／ＭＩＮ
アーキテクチャのプロトコル・アクティビティ（図２）
は、それがバス・オンリ・プロトコル・アクティビティ
と異なる場合に特に説明することにする。
【０００８】キャッシュ・コヒーレンスを維持するため
に、Ｌ２（１）とＬ３（２）のキャッシュは、共に、そ
れぞれのキャッシュ・ライン・エントリに関する状態情
報を含んでいる。コヒーレンス・プロトコルは、ジェネ
リックＭ，Ｅ，Ｓ，Ｉ（変更、専用、共用、無効）プロ
トコルであるとする。Ｌ２キャッシュ１の場合、このジ
ェネリック・プロトコルは、典型的な階層バス・プロト
コル［文献４参照］と共に使用することができる。我々
の提案においては、主メモリの概念は存在しないので、
共用オーナ状態と称されるもう１つの状態を使用して、
リード・オンリ・ラインのオーナを指定する。リード・
ミスでキャッシュ・ラインをキャッシュへ転送するリク
エストが存在する場合、ラインのオーナがデータを供給
する。ラインが変更、専用、または共用オーナの状態に
ある場合には、そのラインを含むキャッシュが、そのオ
ーナである。
に、Ｌ２（１）とＬ３（２）のキャッシュは、共に、そ
れぞれのキャッシュ・ライン・エントリに関する状態情
報を含んでいる。コヒーレンス・プロトコルは、ジェネ
リックＭ，Ｅ，Ｓ，Ｉ（変更、専用、共用、無効）プロ
トコルであるとする。Ｌ２キャッシュ１の場合、このジ
ェネリック・プロトコルは、典型的な階層バス・プロト
コル［文献４参照］と共に使用することができる。我々
の提案においては、主メモリの概念は存在しないので、
共用オーナ状態と称されるもう１つの状態を使用して、
リード・オンリ・ラインのオーナを指定する。リード・
ミスでキャッシュ・ラインをキャッシュへ転送するリク
エストが存在する場合、ラインのオーナがデータを供給
する。ラインが変更、専用、または共用オーナの状態に
ある場合には、そのラインを含むキャッシュが、そのオ
ーナである。
【０００９】我々の提案の本質は、Ｌ３コヒーレンス・
プロトコルを階層バス簡易ＣＯＭＡアーキテクチャに対
して実施する時に必要とされる特別なアクションであ
る。例えば、キャッシュ置換ストラテジはページ置換ス
トラテジとなり、本発明はこのページ置換ストラテジが
Ｌ３キャッシュ・コヒーレンスとどのように一体化され
ているかを開示する。
プロトコルを階層バス簡易ＣＯＭＡアーキテクチャに対
して実施する時に必要とされる特別なアクションであ
る。例えば、キャッシュ置換ストラテジはページ置換ス
トラテジとなり、本発明はこのページ置換ストラテジが
Ｌ３キャッシュ・コヒーレンスとどのように一体化され
ているかを開示する。
【００１０】Ｌ３キャッシュ・ラインは、以下に概説し
図３に示されるような５つの状態の１つをとることがで
きる。 ・Ｅ−専用（８） ラインは、Ｌ３キャッシュ（２）お
よび／またはその関連する低レベル・キャッシュに常駐
するのみで、変更されていない。 ・ＳＯ−共用オーナ（９Ｂ） ラインは、幾つかのＬ３
キャッシュ（２）に常駐し、変更されていない。このキ
ャッシュ・ラインは、リモートＬ３キャッシュ（２）が
ラインに対してミスを有する場合には常に、このＬ３バ
ス（４）上に出力される。 ・Ｓ−共用（９Ａ） ラインは、幾つかのＬ３キャッシ
ュ（２）に常駐し、変更されていない。 ・Ｍ−変更（１０） ラインは、Ｌ３キャッシュ（２）
および／またはその関連する低レベル・キャッシュに常
駐するのみで、変更されている。 ・Ｉ−無効（１１） キャッシュのラインに対して空間
が割り当てられたが、データが無効である、すなわちラ
インに対してキャッシュに空間が割り当てられていな
い。
図３に示されるような５つの状態の１つをとることがで
きる。 ・Ｅ−専用（８） ラインは、Ｌ３キャッシュ（２）お
よび／またはその関連する低レベル・キャッシュに常駐
するのみで、変更されていない。 ・ＳＯ−共用オーナ（９Ｂ） ラインは、幾つかのＬ３
キャッシュ（２）に常駐し、変更されていない。このキ
ャッシュ・ラインは、リモートＬ３キャッシュ（２）が
ラインに対してミスを有する場合には常に、このＬ３バ
ス（４）上に出力される。 ・Ｓ−共用（９Ａ） ラインは、幾つかのＬ３キャッシ
ュ（２）に常駐し、変更されていない。 ・Ｍ−変更（１０） ラインは、Ｌ３キャッシュ（２）
および／またはその関連する低レベル・キャッシュに常
駐するのみで、変更されている。 ・Ｉ−無効（１１） キャッシュのラインに対して空間
が割り当てられたが、データが無効である、すなわちラ
インに対してキャッシュに空間が割り当てられていな
い。
【００１１】専用状態と変更状態を１つの状態に組み合
わせることができる。
わせることができる。
【００１２】Ｌ３キャッシュ（２）のコヒーレンス・ア
クションを引き起こす幾つかの事象がある。それらは、
Ｌ２バス・リード（ＡＲ）またはバス・ライト（Ａ
Ｗ）、Ｌ３バス・リード（ＢＲ）またはバス・ライト
（ＢＷ）、Ｌ２またはＬ３無効化（それぞれＩＮＶ−Ａ
およびＩＮＶ−Ｂ）、Ｌ３キャッシュ・フラッシュ（Ｆ
Ｌ−Ｂ）を含む。我々は、簡易ＣＯＭＡアーキテクチャ
を想定しているから、Ｌ３キャッシュ・ラインに対して
空間が割り当てられていなければ、空間は、ラインを含
むページに対しても割り当てられていない。そのため、
ページ・ミスによって、ページ置換ストラテジの開始
と、Ｌ２およびＬ３のキャッシュ・ミスの処理とが必要
になる。以下のページ置換の説明を参照されたい。以下
に説明するのは、Ｌ３キャッシュ・ラインが以下に説明
する５つの状態の１つにある時に、これら事象の結果と
してとられるアクションである。図３を参照されたい。
クションを引き起こす幾つかの事象がある。それらは、
Ｌ２バス・リード（ＡＲ）またはバス・ライト（Ａ
Ｗ）、Ｌ３バス・リード（ＢＲ）またはバス・ライト
（ＢＷ）、Ｌ２またはＬ３無効化（それぞれＩＮＶ−Ａ
およびＩＮＶ−Ｂ）、Ｌ３キャッシュ・フラッシュ（Ｆ
Ｌ−Ｂ）を含む。我々は、簡易ＣＯＭＡアーキテクチャ
を想定しているから、Ｌ３キャッシュ・ラインに対して
空間が割り当てられていなければ、空間は、ラインを含
むページに対しても割り当てられていない。そのため、
ページ・ミスによって、ページ置換ストラテジの開始
と、Ｌ２およびＬ３のキャッシュ・ミスの処理とが必要
になる。以下のページ置換の説明を参照されたい。以下
に説明するのは、Ｌ３キャッシュ・ラインが以下に説明
する５つの状態の１つにある時に、これら事象の結果と
してとられるアクションである。図３を参照されたい。
【００１３】・無効（Ｉ）１１ ラインが無効状態にあ
り、Ｌ３バス・リード（ＢＲ）またはバス・ライト（Ｂ
Ｗ）が行われると、ラインはＩ状態に留まる。図３の１
２を参照されたい。、Ｌ２バス・リード（ＡＲ）が行わ
れると、Ｌ３キャッシュ２は、バス・リード信号をＬ３
バス４上に出力し、空間が既にキャッシュに割り当てら
れていれば、データをリクエストする。空間が割り当て
られていなければ、ページ置換ストラテジが実行され
（リクエストされたページを割り当てる）、データはオ
ーナからＬ３キャッシュへ転送される。また、Ｌ２バス
・リード（ＡＲ）の結果、他のキャッシュがラインのコ
ピーを有しなければ、Ｅ（８）へ変化し（ライン１３上
のＡＲ／ＢＲを参照）、少なくとも１つのリモートＬ３
キャッシュ（オーナ）にコピーが存在すれば、Ｓ（９
Ａ）へと変化する。ライン１４上のＡＲ／ＢＲを参照さ
れたい。Ｌ２キャッシュの書き込みが行われると、Ｌ３
キャッシュは、リード・ウィズ・インテント・トゥ・モ
ディファイ（ｒｅａｄ−ｗｉｔｈ−ｉｎｔｅｎｔ−ｔｏ
−ｍｏｄｉｆｙ）信号を、Ｌ３バス４上に出力する。そ
の結果、データはオーナ・キャッシュであるリモートＬ
３からリクエスト中のＬ３キャッシュへ転送され、Ｌ３
バス４上には無効化信号が現れる。無効化信号の結果、
リモート・ノードがラインのコピーを有していれば、そ
のラインは無効化される。最後に、キャッシュ・ライン
の状態は、Ｌ２キャッシュ（１）ライト（ＡＷ）の結
果、Ｍ（１０）に変化し、Ｌ３キャッシュが、ラインの
専用オーナとなる。ＡＷライン１５を参照されたい。
り、Ｌ３バス・リード（ＢＲ）またはバス・ライト（Ｂ
Ｗ）が行われると、ラインはＩ状態に留まる。図３の１
２を参照されたい。、Ｌ２バス・リード（ＡＲ）が行わ
れると、Ｌ３キャッシュ２は、バス・リード信号をＬ３
バス４上に出力し、空間が既にキャッシュに割り当てら
れていれば、データをリクエストする。空間が割り当て
られていなければ、ページ置換ストラテジが実行され
（リクエストされたページを割り当てる）、データはオ
ーナからＬ３キャッシュへ転送される。また、Ｌ２バス
・リード（ＡＲ）の結果、他のキャッシュがラインのコ
ピーを有しなければ、Ｅ（８）へ変化し（ライン１３上
のＡＲ／ＢＲを参照）、少なくとも１つのリモートＬ３
キャッシュ（オーナ）にコピーが存在すれば、Ｓ（９
Ａ）へと変化する。ライン１４上のＡＲ／ＢＲを参照さ
れたい。Ｌ２キャッシュの書き込みが行われると、Ｌ３
キャッシュは、リード・ウィズ・インテント・トゥ・モ
ディファイ（ｒｅａｄ−ｗｉｔｈ−ｉｎｔｅｎｔ−ｔｏ
−ｍｏｄｉｆｙ）信号を、Ｌ３バス４上に出力する。そ
の結果、データはオーナ・キャッシュであるリモートＬ
３からリクエスト中のＬ３キャッシュへ転送され、Ｌ３
バス４上には無効化信号が現れる。無効化信号の結果、
リモート・ノードがラインのコピーを有していれば、そ
のラインは無効化される。最後に、キャッシュ・ライン
の状態は、Ｌ２キャッシュ（１）ライト（ＡＷ）の結
果、Ｍ（１０）に変化し、Ｌ３キャッシュが、ラインの
専用オーナとなる。ＡＷライン１５を参照されたい。
【００１４】リード・ウィズ・インテント・トゥ・モデ
ィファイ信号は、リモート・キャッシュに対して、或る
キャッシュが、まさにデータを変更しようとしているこ
とを知らせるために使用される典型的なタイプの信号で
ある。それはまた、これらキャッシュに対して、データ
の有効なコピーを有しないことを知らせることによっ
て、それがデータの有効なコピーを得た後（この場合に
はリモートＬ３キャッシュから）、そのコピーを変更で
きるようにするものである。
ィファイ信号は、リモート・キャッシュに対して、或る
キャッシュが、まさにデータを変更しようとしているこ
とを知らせるために使用される典型的なタイプの信号で
ある。それはまた、これらキャッシュに対して、データ
の有効なコピーを有しないことを知らせることによっ
て、それがデータの有効なコピーを得た後（この場合に
はリモートＬ３キャッシュから）、そのコピーを変更で
きるようにするものである。
【００１５】・専用（Ｅ）（８） Ｌ２バス・リード
（ＡＲ）がこの状態にある時に行われれば、Ｌ３キャッ
シュ・ラインは、この状態に留まる。ライン１６を参照
されたい。Ｌ３バス・リード（ＢＲ）がこの状態にある
時に行われれば、Ｌ３キャッシュ・ラインの状態は、Ｓ
Ｏに変化し（ライン２１を参照）、Ｌ３キャッシュは、
ラインをリクエスト中のＬ３キャッシュへ転送する。Ｌ
２バスの書き込みが行われれば、Ｌ３ラインの状態は、
Ｍ（１０）に変化する。ライン１７を参照されたい。
（ＡＲ）がこの状態にある時に行われれば、Ｌ３キャッ
シュ・ラインは、この状態に留まる。ライン１６を参照
されたい。Ｌ３バス・リード（ＢＲ）がこの状態にある
時に行われれば、Ｌ３キャッシュ・ラインの状態は、Ｓ
Ｏに変化し（ライン２１を参照）、Ｌ３キャッシュは、
ラインをリクエスト中のＬ３キャッシュへ転送する。Ｌ
２バスの書き込みが行われれば、Ｌ３ラインの状態は、
Ｍ（１０）に変化する。ライン１７を参照されたい。
【００１６】Ｌ３のリード・ウィズ・インテント・トゥ
・モディファイ・バス信号が発生すると、Ｌ３キャッシ
ュは、無効化信号をＬ２バス上に出力し、Ｌ２キャッシ
ュ（１）のキャッシュ・ラインを無効化する。また、Ｌ
３キャッシュは、ラインをＬ３バス（４）上に出力し、
リクエスト先に送る。ラインの状態は、Ｉ（１１）へ変
化する。ライン１８上のＢＷ、ＩＮＶ−Ａを参照された
い。
・モディファイ・バス信号が発生すると、Ｌ３キャッシ
ュは、無効化信号をＬ２バス上に出力し、Ｌ２キャッシ
ュ（１）のキャッシュ・ラインを無効化する。また、Ｌ
３キャッシュは、ラインをＬ３バス（４）上に出力し、
リクエスト先に送る。ラインの状態は、Ｉ（１１）へ変
化する。ライン１８上のＢＷ、ＩＮＶ−Ａを参照された
い。
【００１７】・共用オーナ（ＳＯ）（９Ｂ）または共用
（Ｓ）（９Ａ） Ｌ２またはＬ３バス・リードがこれら
の状態にある間に行われると、Ｌ３キャッシュ・ライン
は、それぞれの状態に留まる。ライン２２，２３上のＡ
Ｒ，ＢＲを参照されたい。Ｌ３キャッシュ・ラインの状
態がＳＯであれば、Ｌ３バス・リードの結果、Ｌ３キャ
ッシュは、Ｌ３バス上のＬ３キャッシュ・ライン・デー
タを、Ｌ３リクエスト先に転送する。Ｌ２リード・ウィ
ズ・インテント・トウ・モディファイ・バス信号が発生
すると、Ｌ３キャッシュ２は、リモートＬ３コピーが無
効化されるように、無効化信号をＬ３バス上に出力す
る。キャッシュ・ラインの状態は、その後、Ｍ（１０）
に変化する。ライン２４，２８を参照されたい。
（Ｓ）（９Ａ） Ｌ２またはＬ３バス・リードがこれら
の状態にある間に行われると、Ｌ３キャッシュ・ライン
は、それぞれの状態に留まる。ライン２２，２３上のＡ
Ｒ，ＢＲを参照されたい。Ｌ３キャッシュ・ラインの状
態がＳＯであれば、Ｌ３バス・リードの結果、Ｌ３キャ
ッシュは、Ｌ３バス上のＬ３キャッシュ・ライン・デー
タを、Ｌ３リクエスト先に転送する。Ｌ２リード・ウィ
ズ・インテント・トウ・モディファイ・バス信号が発生
すると、Ｌ３キャッシュ２は、リモートＬ３コピーが無
効化されるように、無効化信号をＬ３バス上に出力す
る。キャッシュ・ラインの状態は、その後、Ｍ（１０）
に変化する。ライン２４，２８を参照されたい。
【００１８】Ｌ３リード・ウィズ・インテント・トウ・
モディファイ・バス信号が発生すると、Ｌ３キャッシュ
２は、無効化信号をラインのＬ２キャッシュ・バス上に
出力する。キャッシュ・ラインがＳＯ状態にあれば、Ｌ
３キャッシュ（２）は、Ｌ３バスを介してデータをリク
エスト先に転送し、その後、ラインの状態はＩ（１１）
へ変化する。ライン２６，２７を参照されたい。
モディファイ・バス信号が発生すると、Ｌ３キャッシュ
２は、無効化信号をラインのＬ２キャッシュ・バス上に
出力する。キャッシュ・ラインがＳＯ状態にあれば、Ｌ
３キャッシュ（２）は、Ｌ３バスを介してデータをリク
エスト先に転送し、その後、ラインの状態はＩ（１１）
へ変化する。ライン２６，２７を参照されたい。
【００１９】共用オーナは、同時に幾つかのキャッシュ
に存在する（従って、共用される）１本のラインのオー
ナを指定するために使用される。これは、リード・オン
リ・ラインと、キャッシュ内に常駐する間のある時点で
変更され（従って、専用的に所有される）、他の時間に
共用されるラインとを含む。リード／ライト・ラインが
いずれかのキャッシュにある場合、それはそのキャッシ
ュ内にのみ存在する（１ラインのリード／ライト・コピ
ーを有する１個のキャッシュのみが存在することができ
る）。それ故、デフォルトにより、そのキャッシュはラ
インの専用オーナである。さて、続くノードが、リモー
ト・ノードのリード／ライト状態にあるラインを読み取
りたい場合、そのライン（専用オーナ）の専用コピーを
有するキャッシュは、データをリクエスト中のキャッシ
ュへ供給する。従って、両キャッシュのキャッシュ・ラ
インの状態が共用される。これはラインが、現在、２ノ
ードのキャッシュに存在し、それが共用されるからであ
る。それは以前に変更されたものであるが、一旦、ライ
ンの専用変更コピーを有するキャッシュが、この変更ラ
インを、リード命令を発したリクエスト中のキャッシュ
へ転送すると、両キャッシュのラインの状態は共用され
ることになる。この時点で、ラインの同じコピー（共用
コピー）を有する２個のキャッシュが存在する。この状
態で、我々は、ラインの専用リード／ライト・コピーを
本来有したキャッシュ（従って、専用オーナであった）
が、今、ラインの共用オーナとなることを主張している
のである。
に存在する（従って、共用される）１本のラインのオー
ナを指定するために使用される。これは、リード・オン
リ・ラインと、キャッシュ内に常駐する間のある時点で
変更され（従って、専用的に所有される）、他の時間に
共用されるラインとを含む。リード／ライト・ラインが
いずれかのキャッシュにある場合、それはそのキャッシ
ュ内にのみ存在する（１ラインのリード／ライト・コピ
ーを有する１個のキャッシュのみが存在することができ
る）。それ故、デフォルトにより、そのキャッシュはラ
インの専用オーナである。さて、続くノードが、リモー
ト・ノードのリード／ライト状態にあるラインを読み取
りたい場合、そのライン（専用オーナ）の専用コピーを
有するキャッシュは、データをリクエスト中のキャッシ
ュへ供給する。従って、両キャッシュのキャッシュ・ラ
インの状態が共用される。これはラインが、現在、２ノ
ードのキャッシュに存在し、それが共用されるからであ
る。それは以前に変更されたものであるが、一旦、ライ
ンの専用変更コピーを有するキャッシュが、この変更ラ
インを、リード命令を発したリクエスト中のキャッシュ
へ転送すると、両キャッシュのラインの状態は共用され
ることになる。この時点で、ラインの同じコピー（共用
コピー）を有する２個のキャッシュが存在する。この状
態で、我々は、ラインの専用リード／ライト・コピーを
本来有したキャッシュ（従って、専用オーナであった）
が、今、ラインの共用オーナとなることを主張している
のである。
【００２０】・変更（Ｍ）（１０） Ｌ２バス・リード
（ＡＯ）またはライト（ＡＷ）が発生すると、Ｌ２キャ
ッシュ・ラインは、ラインのＬ２キャッシュ・オーナか
らリクエスト中のＬ２キャッシュ１へ転送される。Ｌ２
キャッシュ・オーナが存在しない場合には、Ｌ３キャッ
シュ２が、データを供給する。ラインの状態は不変であ
る。ライン１９を参照されたい。Ｌ３バス・リード信号
が発生すると、Ｌ２バス・リードが発生し、キャッシュ
・フラッシュによって、変更データは、Ｌ２キャッシュ
（１）からＬ３キャッシュ（２）へ転送される。次に、
ラインは、Ｌ３バス（４）上へフラッシュし、リクエス
ト中のＬ３キャッシュ（２）へ戻る。Ｌ３キャッシュ・
ラインの状態はＳＯ（９Ｂ）に変化する。ライン２０を
参照されたい。Ｌ３リード・ウィズ・インテント・トウ
・モディファイ・バス信号が発生すると、Ｌ３キャッシ
ュ（２）は、無効化信号をＬ２バス（３）上に出力す
る。その結果、Ｌ２キャッシュ（１）からＬ３キャッシ
ュ（２）への変更データのキャッシュ・フラッシュが発
生する。一旦フラッシュがＬ３キャッシュ（２）へと転
送されると、Ｌ３バス（４）上へフラッシュされ、リク
エスト中のＬ３キャッシュへ転送される。Ｌ３キャッシ
ュ・ラインの状態は、Ｉ（１１）へ変更される。ライン
２０を参照されたい。
（ＡＯ）またはライト（ＡＷ）が発生すると、Ｌ２キャ
ッシュ・ラインは、ラインのＬ２キャッシュ・オーナか
らリクエスト中のＬ２キャッシュ１へ転送される。Ｌ２
キャッシュ・オーナが存在しない場合には、Ｌ３キャッ
シュ２が、データを供給する。ラインの状態は不変であ
る。ライン１９を参照されたい。Ｌ３バス・リード信号
が発生すると、Ｌ２バス・リードが発生し、キャッシュ
・フラッシュによって、変更データは、Ｌ２キャッシュ
（１）からＬ３キャッシュ（２）へ転送される。次に、
ラインは、Ｌ３バス（４）上へフラッシュし、リクエス
ト中のＬ３キャッシュ（２）へ戻る。Ｌ３キャッシュ・
ラインの状態はＳＯ（９Ｂ）に変化する。ライン２０を
参照されたい。Ｌ３リード・ウィズ・インテント・トウ
・モディファイ・バス信号が発生すると、Ｌ３キャッシ
ュ（２）は、無効化信号をＬ２バス（３）上に出力す
る。その結果、Ｌ２キャッシュ（１）からＬ３キャッシ
ュ（２）への変更データのキャッシュ・フラッシュが発
生する。一旦フラッシュがＬ３キャッシュ（２）へと転
送されると、Ｌ３バス（４）上へフラッシュされ、リク
エスト中のＬ３キャッシュへ転送される。Ｌ３キャッシ
ュ・ラインの状態は、Ｉ（１１）へ変更される。ライン
２０を参照されたい。
【００２１】ページ置換ストラテジは、Ｌ３キャッシュ
の多数のキャッシュ・ラインからなるページの割り当て
解除を含んでいる。このストラテジは、また、Ｌ２（従
って、Ｌ３）キャッシュにおいてリクエストされたキャ
ッシュ・ラインを含むページの割り当てを含んでいる。
図３のライン１３〜１５上のＤＡを参照されたい。
の多数のキャッシュ・ラインからなるページの割り当て
解除を含んでいる。このストラテジは、また、Ｌ２（従
って、Ｌ３）キャッシュにおいてリクエストされたキャ
ッシュ・ラインを含むページの割り当てを含んでいる。
図３のライン１３〜１５上のＤＡを参照されたい。
【００２２】ページ割り当ての最初の段階では、ページ
の選択を割り当て解除することが必要である（例えば、
最近一番使用されていない、すなわちＬＲＵページ）。
次に、ページを構成する各ライン毎に、無効化信号をＬ
２バス上に出力する。この無効化信号の結果、Ｌ２キャ
ッシュ１の変更ラインは、いずれも、Ｌ３キャッシュ２
へフラッシュされる。また、Ｌ２キャッシュ１内に存在
するページを構成するキャッシュ・ラインは、全て、無
効化される。次に、割り当て解除されるページ内の変更
された専用ラインは、ページを割り当てられたリモート
Ｌ３キャッシュへ書き込む必要がある。ページを割り当
てられたリモートＬ３キャッシュが存在しない場合に
は、変更ラインのみがホーム・ディスクヘ書き戻され
る。リモートＬ３キャッシュがページを割り当てられた
かどうかを判別するために、ページの最初のラインのグ
ローバル・アドレスがＬ３バス４上に出力される。（グ
ローバル・アドレスの判別については、以下の説明を参
照されたい。）このアドレスは、割り当て照会すなわち
ＡＩバス信号を伴う。Ｌ３キャッシュ（２）がページを
割り当てられていれば、バス上に割り当てフラグを立て
る。バス／ＭＩＮアーキテクチャ（図２）の場合には、
また、ノード識別子がバス上に出力される。リモートＬ
３キャッシュがページを割り当てられていれば、割り当
て解除されるキャッシュ・ラインの変更された専用コピ
ーは、全て、Ｌ３バス４（または図２のバス／ＭＩＮア
ーキテクチャの場合、ＭＩＮ７）上に転送され、ページ
が割り当てられたＬ３キャッシュ２は、変更された専用
ラインの各々のコピーを取得する。幾つかのＬ３キャッ
シュ２がページを割り当てられていれば、ラインの変更
コピーを受け取るために、いずれか１つのＬ３キャッシ
ュがランダムに選ばれるか、あるいはリモートＬ３キャ
ッシュの全てが、専用ラインを受け取ることができる。
１つのリモートＬ３しかページを割り当てられていなけ
れば、転送されたラインの状態は、それぞれ変更状態と
専用状態において割り当て解除されたページにあったラ
インの場合、Ｍ（１０）とＥ（８）である。
の選択を割り当て解除することが必要である（例えば、
最近一番使用されていない、すなわちＬＲＵページ）。
次に、ページを構成する各ライン毎に、無効化信号をＬ
２バス上に出力する。この無効化信号の結果、Ｌ２キャ
ッシュ１の変更ラインは、いずれも、Ｌ３キャッシュ２
へフラッシュされる。また、Ｌ２キャッシュ１内に存在
するページを構成するキャッシュ・ラインは、全て、無
効化される。次に、割り当て解除されるページ内の変更
された専用ラインは、ページを割り当てられたリモート
Ｌ３キャッシュへ書き込む必要がある。ページを割り当
てられたリモートＬ３キャッシュが存在しない場合に
は、変更ラインのみがホーム・ディスクヘ書き戻され
る。リモートＬ３キャッシュがページを割り当てられた
かどうかを判別するために、ページの最初のラインのグ
ローバル・アドレスがＬ３バス４上に出力される。（グ
ローバル・アドレスの判別については、以下の説明を参
照されたい。）このアドレスは、割り当て照会すなわち
ＡＩバス信号を伴う。Ｌ３キャッシュ（２）がページを
割り当てられていれば、バス上に割り当てフラグを立て
る。バス／ＭＩＮアーキテクチャ（図２）の場合には、
また、ノード識別子がバス上に出力される。リモートＬ
３キャッシュがページを割り当てられていれば、割り当
て解除されるキャッシュ・ラインの変更された専用コピ
ーは、全て、Ｌ３バス４（または図２のバス／ＭＩＮア
ーキテクチャの場合、ＭＩＮ７）上に転送され、ページ
が割り当てられたＬ３キャッシュ２は、変更された専用
ラインの各々のコピーを取得する。幾つかのＬ３キャッ
シュ２がページを割り当てられていれば、ラインの変更
コピーを受け取るために、いずれか１つのＬ３キャッシ
ュがランダムに選ばれるか、あるいはリモートＬ３キャ
ッシュの全てが、専用ラインを受け取ることができる。
１つのリモートＬ３しかページを割り当てられていなけ
れば、転送されたラインの状態は、それぞれ変更状態と
専用状態において割り当て解除されたページにあったラ
インの場合、Ｍ（１０）とＥ（８）である。
【００２３】幾つかのＬ３キャッシュがページを割り当
てられると、変更ラインの状態は、１つのＬ３キャッシ
ュ（２）がこれらラインのコピーを取得する限り、Ｍ
（１０）に留まる。その状態は、次の場合に、Ｓ（９
Ａ）へと変化する。すなわち、Ｌ３キャッシュ（２）の
１つが状態ＳＯでラインのコピーを取得する場合を除い
て、他の全てのＬ３キャッシュ（２）が変更ラインのコ
ピーを受け取る場合である。しかし、ページが割り当て
られた全てのＬ３キャッシュ（２）は、専用ラインのコ
ピーを取得する。その結果、これらラインの状態は、Ｌ
３キャッシュにおいてＳとなる。また、変更ラインを受
け取るキャッシュは、専用ラインの共用オーナＳＯ（９
Ｂ）のコピーを取得する（変更ラインが存在しなけれ
ば、Ｓ０状態の専用ラインを取得するために、１キャッ
シュが選択される）。
てられると、変更ラインの状態は、１つのＬ３キャッシ
ュ（２）がこれらラインのコピーを取得する限り、Ｍ
（１０）に留まる。その状態は、次の場合に、Ｓ（９
Ａ）へと変化する。すなわち、Ｌ３キャッシュ（２）の
１つが状態ＳＯでラインのコピーを取得する場合を除い
て、他の全てのＬ３キャッシュ（２）が変更ラインのコ
ピーを受け取る場合である。しかし、ページが割り当て
られた全てのＬ３キャッシュ（２）は、専用ラインのコ
ピーを取得する。その結果、これらラインの状態は、Ｌ
３キャッシュにおいてＳとなる。また、変更ラインを受
け取るキャッシュは、専用ラインの共用オーナＳＯ（９
Ｂ）のコピーを取得する（変更ラインが存在しなけれ
ば、Ｓ０状態の専用ラインを取得するために、１キャッ
シュが選択される）。
【００２４】ページを割り当てられたリモートＬ３キャ
ッシュが存在しなければ、割り当て解除されるページの
変更ラインのみが、ホーム・ディスクへ書き戻される
か、あるいはホーム・ノードのリモートＬ３キャッシュ
に出力される。割り当て解除されたページを含むＬ３キ
ャッシュが、ホームディスクと同じノード上に配置され
ていれば、変更ラインは、ディスク５ヘ書き戻される。
さもなければ、変更ラインを含むページについては、ホ
ーム・ディスクを含むノードのリモートＬ３キャッシュ
２に空間が割り当てられる。変更データは、このリモー
トＬ３キャッシュ２へ転送される。変更ページは、リモ
ート（ホーム）Ｌ３キャッシュ２内に、最優先の置換順
位をもってマークされる。ページ置換ポリシーの実現の
ため、このリモートＬ３キャッシュにおいて割り当て解
除するために、ページが一旦選択されると、変更データ
が、ノードＨ１上のディスク５ヘ書き戻される。我々は
この方法を「変更ライン・ポリシー」と表現する。
ッシュが存在しなければ、割り当て解除されるページの
変更ラインのみが、ホーム・ディスクへ書き戻される
か、あるいはホーム・ノードのリモートＬ３キャッシュ
に出力される。割り当て解除されたページを含むＬ３キ
ャッシュが、ホームディスクと同じノード上に配置され
ていれば、変更ラインは、ディスク５ヘ書き戻される。
さもなければ、変更ラインを含むページについては、ホ
ーム・ディスクを含むノードのリモートＬ３キャッシュ
２に空間が割り当てられる。変更データは、このリモー
トＬ３キャッシュ２へ転送される。変更ページは、リモ
ート（ホーム）Ｌ３キャッシュ２内に、最優先の置換順
位をもってマークされる。ページ置換ポリシーの実現の
ため、このリモートＬ３キャッシュにおいて割り当て解
除するために、ページが一旦選択されると、変更データ
が、ノードＨ１上のディスク５ヘ書き戻される。我々は
この方法を「変更ライン・ポリシー」と表現する。
【００２５】ページ割り当てが完了すると、新しいペー
ジがＬ３キャッシュに割り当てられ、リクエストされた
ライン（および／またはページ内の他のライン）のキャ
ッシュ内へ転送する処理が開始する。バス・リードまた
はバス・ライト信号が、リクエストされたラインのＬ３
バス４上に出力される。Ｌ３キャッシュ（２）がキャッ
シュラインのコピーを有する場合には、それはバス
（４）（シングル・バス・アーキテクチャ、図１）また
はＭＩＮ（７）（バス／ＭＩＮアーキテクチャ、図２）
を介して、リクエスト中のＬ３キャッシュへ転送され
る。他のライン（ページの残りのラインに対して）のラ
イン転送は必要ない。それ故、これら残りのラインに対
して空間が割り当てられているが、それらはキャッシュ
には常駐しない。これらキャッシュ・ラインの状態は、
従って、無効である（Ｉ）（１１）。
ジがＬ３キャッシュに割り当てられ、リクエストされた
ライン（および／またはページ内の他のライン）のキャ
ッシュ内へ転送する処理が開始する。バス・リードまた
はバス・ライト信号が、リクエストされたラインのＬ３
バス４上に出力される。Ｌ３キャッシュ（２）がキャッ
シュラインのコピーを有する場合には、それはバス
（４）（シングル・バス・アーキテクチャ、図１）また
はＭＩＮ（７）（バス／ＭＩＮアーキテクチャ、図２）
を介して、リクエスト中のＬ３キャッシュへ転送され
る。他のライン（ページの残りのラインに対して）のラ
イン転送は必要ない。それ故、これら残りのラインに対
して空間が割り当てられているが、それらはキャッシュ
には常駐しない。これらキャッシュ・ラインの状態は、
従って、無効である（Ｉ）（１１）。
【００２６】キャッシュ・ラインのコピーを有するＬ３
キャッシュが存在しない（従って、関連するページが割
り当てられたＬ３キャッシュが存在しない）場合には、
ページは、ホーム・ディスクから読み込まれる。ホーム
・ディスクが、リクエスト中のＬ３キャッシュと同じノ
ード上に存在するならば、ディスク５からＬ３キャッシ
ュへのページ転送は、スムーズに行われる。ホーム・デ
ィスクが別のノード上にある場合には、ページは、ディ
スク・ホーム・ノードのＬ３キャッシュに割り当てられ
なければならず（その結果、そのキャッシュにページ割
り当て解除が生ずる可能性がある）、ホーム・ディスク
からディスク・ホームノードのＬ３キャッシュへ転送さ
れる。リクエストされたラインは、そのＬ３キャッシュ
からリクエスト中のＬ３キャッシュへと転送される（シ
ングル・バス・アーキテクチャ、図１）。バス／ＭＩＮ
アーキテクチャ（図２）の場合、ホーム・ディスク・ノ
ードのＬ３キャッシュにページを割り当てる必要はな
い。ページは、ディスクからバッファへ転送された後、
バッファからＭＩＮを介してリモートＬ３キャッシュへ
転送することができる。
キャッシュが存在しない（従って、関連するページが割
り当てられたＬ３キャッシュが存在しない）場合には、
ページは、ホーム・ディスクから読み込まれる。ホーム
・ディスクが、リクエスト中のＬ３キャッシュと同じノ
ード上に存在するならば、ディスク５からＬ３キャッシ
ュへのページ転送は、スムーズに行われる。ホーム・デ
ィスクが別のノード上にある場合には、ページは、ディ
スク・ホーム・ノードのＬ３キャッシュに割り当てられ
なければならず（その結果、そのキャッシュにページ割
り当て解除が生ずる可能性がある）、ホーム・ディスク
からディスク・ホームノードのＬ３キャッシュへ転送さ
れる。リクエストされたラインは、そのＬ３キャッシュ
からリクエスト中のＬ３キャッシュへと転送される（シ
ングル・バス・アーキテクチャ、図１）。バス／ＭＩＮ
アーキテクチャ（図２）の場合、ホーム・ディスク・ノ
ードのＬ３キャッシュにページを割り当てる必要はな
い。ページは、ディスクからバッファへ転送された後、
バッファからＭＩＮを介してリモートＬ３キャッシュへ
転送することができる。
【００２７】簡易ＣＯＭＡアーキテクチャでは、各個別
ＳＭＰ構成ブロックＨ１（すなわち、図１に鎖線のブロ
ックで識別されるＳＭＰ）は、それ自身のアドレス空間
を有する。しかし、全体の機構は、ＳＭＰ構成ブロック
Ｈ１どうしの間の通信を容易にするために、グローバル
・アドレス空間を有する必要がある。しかし、ＳＭＰ構
成ブロックＨ１の仮想アドレス空間は、少なくともブロ
ックのディスク容量より大きなオーダーの大きさである
ことが想定されている。その結果、各ノードの仮想アド
レス空間は、共用メモリ・マルチプロセッサ・システム
のグローバル・アドレス空間として使用することもでき
る。このグローバルアドレス空間は、Ｎ個のサブアドレ
ス空間に分割されるものとする。但し、Ｎはシステム内
のノードの総数である。従って、或るページについて、
そのページの仮想アドレスは、各ノード上の同じグロー
バル・アドレスをマップする。
ＳＭＰ構成ブロックＨ１（すなわち、図１に鎖線のブロ
ックで識別されるＳＭＰ）は、それ自身のアドレス空間
を有する。しかし、全体の機構は、ＳＭＰ構成ブロック
Ｈ１どうしの間の通信を容易にするために、グローバル
・アドレス空間を有する必要がある。しかし、ＳＭＰ構
成ブロックＨ１の仮想アドレス空間は、少なくともブロ
ックのディスク容量より大きなオーダーの大きさである
ことが想定されている。その結果、各ノードの仮想アド
レス空間は、共用メモリ・マルチプロセッサ・システム
のグローバル・アドレス空間として使用することもでき
る。このグローバルアドレス空間は、Ｎ個のサブアドレ
ス空間に分割されるものとする。但し、Ｎはシステム内
のノードの総数である。従って、或るページについて、
そのページの仮想アドレスは、各ノード上の同じグロー
バル・アドレスをマップする。
【００２８】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）各ノードが共用メモリ・マルチプロセッサである
複数のノードと、キャッシュメモリの階層とを備える共
用メモリ装置において、リードまたはライト・アクセス
・コマンドに応答して前記共用メモリ装置におけるキャ
ッシュ・コヒーレンシを維持する方法であって、 ａ．前記共用メモリ装置内の最上位レベルのキャッシュ
・メモリの各ラインについてステータス・オーナ情報を
維持し、前記ステータス・オーナ情報は、リード・オン
リ・ラインのノードのいずれが、最初に前記リード・オ
ンリ・ラインを読み取ったかを指示し、リード／ライト
・ラインのノードのいずれが、前記リード／ライト・ラ
インを最初に読み取り、または、前記リード／ライト・
ラインを最後に変更したかを指示し、その際、各キャッ
シュ・ラインのそれぞれの指示されたノードが、前記各
キャッシュ・ラインを所有するノードであり、 ｂ．前記共用メモリ装置内の前記最上位レベルのキャッ
シュ・メモリにおける前記ノードの１つにおけるキャッ
シュが、前記共用メモリ装置の最上位レベル・キャッシ
ュでミスするラインに対して、リードまたはライト・ア
クセスを発すると、前記キャッシュ・ラインを所有する
ノードによって、前記キャッシュ・ラインを前記最上位
レベルのキャッシュ・メモリを相互接続するバス上に出
力する、キャッシュ・コヒーレンシ維持方法。 （２）各ノードが共用メモリ・マルチプロセッサである
複数のノードを有する共用メモリ装置において、前記共
用メモリ装置内の少なくとも３レベルのキャッシュにわ
たってキャッシュ・コヒーレンシを維持する方法であっ
て、 ａ．前記共用メモリ装置内の最上位レベルのキャッシュ
・メモリの各ラインについてステータス・オーナ情報を
維持し、前記ステータス・オーナ情報が、リード・オン
リ・ラインのいずれのキャッシュが、前記リード・オン
リ・ラインを最初に読み取ったかを指示し、リード／ラ
イト・ラインのいずれのノードが、前記リード／ライト
・ラインを最後に変更したかを指示し、前記指示された
キャッシュがオーナ・ノードであり、 ｂ．前記共用メモリ装置内の前記最上位レベルのキャッ
シュ・メモリにおける非所有キャッシュが、前記各ライ
ンに対してリード・アクセスを発すると、前記オーナ・
ノードの１つが、前記キャッシュ・ラインを前記最上位
レベルのキャッシュ・メモリを相互接続するバス上に出
力し、 ｃ．前記共用メモリ装置の下位レベル・キャッシュが、
キャッシュ・ラインに対してライト・リクエストを発す
ると、上位レベル・キャッシュが、無効化信号を上位レ
ベル・バス上に送り、前記下位レベル・キャッシュ内の
情報が無効であることを指示し、前記上位レベル・キャ
ッシュが、前記ライト・リクエストのデータを、前記上
位レベル・バス上のリクエスト先に転送し、 ｄ．前記高レベルキャッシュ・ラインを所有したノード
内の前記高レベル・キャッシュ・ラインの状態を無効に
変更する、キャッシュ・コヒーレンシ維持方法。 （３）各ノードが共用メモリ・マルチプロセッサである
複数のノードと、キャッシュ・メモリの階層とを備える
共用メモリ装置において、最上位レベル・キャッシュに
おけるキャシュ・ライン・アクセスの結果、ページ・ミ
スが発生した場合に、ページを割り当て解除する方法で
あって、 ａ．前記ページの各ラインについて、無効化信号を下位
レベル・キャッシュに送り、 ｂ．前記下位レベル・キャッシュのいずれかが、前記ペ
ージの前記ラインを変更すると、前記変更されたライン
を、前記最上位レベル・キャッシュに転送し、 ｃ．前記最上位レベル・キャッシュ内の全ての変更され
たラインを、他の最上位レベル・キャッシュに転送し、 ｄ．前記ページを前記他の最上位レベル・キャッシュ内
に割り当てて、前記他の最上位レベル・キャッシュ内に
空間を与えて、前記ページの各ラインを格納する、ペー
ジの割り当て解除方法。 参考文献 １．Ｔ．Ｆｅｎｇ，“Ａ Ｓｕｒｖｅｙ ｏｆ Ｉｎｔ
ｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒｋｓ，”Ｃｏ
ｍｐｕｔｅｒ，ｖｏｌ．１４，ｎｏ．１２，ｐｐ．１２
−２７，１９８１． ２．Ｅ．Ｈａｇｅｒｓｔｅｎ，Ａ．Ｌａｎｄｉｎ，ａｎ
ｄ Ｓ．Ｈａｒｉｄｉ，“ＤＤＭ−Ａ Ｃａｃｈｅ−Ｏ
ｎｌｙ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ，”
Ｃｏｍｐｕｔｅｒ，ｐｐ４４−５４，Ｓｅｐｔｅｍｂｅ
ｒ １９９２． ３．Ａ．Ｓａｕｌｓｂｕｒｙ，Ｔ．Ｗｉｌｋｉｎｓｏ
ｎ，Ｊ．Ｃａｒｔｅｒ，ａｎｄ Ａ．Ｌａｎｄｉｎ，
“Ａｎ Ａｒｇｕｍｅｎｔ ｆｏｒ ＳｉｍｐｌｅＣＯ
ＭＡ，”Ｆｉｒｓｔ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｈｉ
ｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｅｒ Ａ
ｒｃｈｉｔｅｃｔｕｒｅ，ｐｐ２７６−２８５，１９９
５． ４．Ａ．Ｗ．Ｗｉｌｓｏｎ，“Ｈｉｅｒａｒｃｈｉｃａ
ｌ Ｃａｃｈｅ／ＢｕｓＡｒｃｈｉｔｅｃｔｕｒｅ ｆ
ｏｒ Ｓｈａｒｅｄ Ｍｅｍｏｒｙ Ｍｕｌｔｉｐｒｏ
ｃｅｓｓｏｒｓ，”Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔ
ｈｅ １４ｔｈＡｎｎｕａｌ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ，ｐｐ．２４４−２５２，Ｊ
ｕｎｅ１９８７．
の事項を開示する。 （１）各ノードが共用メモリ・マルチプロセッサである
複数のノードと、キャッシュメモリの階層とを備える共
用メモリ装置において、リードまたはライト・アクセス
・コマンドに応答して前記共用メモリ装置におけるキャ
ッシュ・コヒーレンシを維持する方法であって、 ａ．前記共用メモリ装置内の最上位レベルのキャッシュ
・メモリの各ラインについてステータス・オーナ情報を
維持し、前記ステータス・オーナ情報は、リード・オン
リ・ラインのノードのいずれが、最初に前記リード・オ
ンリ・ラインを読み取ったかを指示し、リード／ライト
・ラインのノードのいずれが、前記リード／ライト・ラ
インを最初に読み取り、または、前記リード／ライト・
ラインを最後に変更したかを指示し、その際、各キャッ
シュ・ラインのそれぞれの指示されたノードが、前記各
キャッシュ・ラインを所有するノードであり、 ｂ．前記共用メモリ装置内の前記最上位レベルのキャッ
シュ・メモリにおける前記ノードの１つにおけるキャッ
シュが、前記共用メモリ装置の最上位レベル・キャッシ
ュでミスするラインに対して、リードまたはライト・ア
クセスを発すると、前記キャッシュ・ラインを所有する
ノードによって、前記キャッシュ・ラインを前記最上位
レベルのキャッシュ・メモリを相互接続するバス上に出
力する、キャッシュ・コヒーレンシ維持方法。 （２）各ノードが共用メモリ・マルチプロセッサである
複数のノードを有する共用メモリ装置において、前記共
用メモリ装置内の少なくとも３レベルのキャッシュにわ
たってキャッシュ・コヒーレンシを維持する方法であっ
て、 ａ．前記共用メモリ装置内の最上位レベルのキャッシュ
・メモリの各ラインについてステータス・オーナ情報を
維持し、前記ステータス・オーナ情報が、リード・オン
リ・ラインのいずれのキャッシュが、前記リード・オン
リ・ラインを最初に読み取ったかを指示し、リード／ラ
イト・ラインのいずれのノードが、前記リード／ライト
・ラインを最後に変更したかを指示し、前記指示された
キャッシュがオーナ・ノードであり、 ｂ．前記共用メモリ装置内の前記最上位レベルのキャッ
シュ・メモリにおける非所有キャッシュが、前記各ライ
ンに対してリード・アクセスを発すると、前記オーナ・
ノードの１つが、前記キャッシュ・ラインを前記最上位
レベルのキャッシュ・メモリを相互接続するバス上に出
力し、 ｃ．前記共用メモリ装置の下位レベル・キャッシュが、
キャッシュ・ラインに対してライト・リクエストを発す
ると、上位レベル・キャッシュが、無効化信号を上位レ
ベル・バス上に送り、前記下位レベル・キャッシュ内の
情報が無効であることを指示し、前記上位レベル・キャ
ッシュが、前記ライト・リクエストのデータを、前記上
位レベル・バス上のリクエスト先に転送し、 ｄ．前記高レベルキャッシュ・ラインを所有したノード
内の前記高レベル・キャッシュ・ラインの状態を無効に
変更する、キャッシュ・コヒーレンシ維持方法。 （３）各ノードが共用メモリ・マルチプロセッサである
複数のノードと、キャッシュ・メモリの階層とを備える
共用メモリ装置において、最上位レベル・キャッシュに
おけるキャシュ・ライン・アクセスの結果、ページ・ミ
スが発生した場合に、ページを割り当て解除する方法で
あって、 ａ．前記ページの各ラインについて、無効化信号を下位
レベル・キャッシュに送り、 ｂ．前記下位レベル・キャッシュのいずれかが、前記ペ
ージの前記ラインを変更すると、前記変更されたライン
を、前記最上位レベル・キャッシュに転送し、 ｃ．前記最上位レベル・キャッシュ内の全ての変更され
たラインを、他の最上位レベル・キャッシュに転送し、 ｄ．前記ページを前記他の最上位レベル・キャッシュ内
に割り当てて、前記他の最上位レベル・キャッシュ内に
空間を与えて、前記ページの各ラインを格納する、ペー
ジの割り当て解除方法。 参考文献 １．Ｔ．Ｆｅｎｇ，“Ａ Ｓｕｒｖｅｙ ｏｆ Ｉｎｔ
ｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒｋｓ，”Ｃｏ
ｍｐｕｔｅｒ，ｖｏｌ．１４，ｎｏ．１２，ｐｐ．１２
−２７，１９８１． ２．Ｅ．Ｈａｇｅｒｓｔｅｎ，Ａ．Ｌａｎｄｉｎ，ａｎ
ｄ Ｓ．Ｈａｒｉｄｉ，“ＤＤＭ−Ａ Ｃａｃｈｅ−Ｏ
ｎｌｙ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ，”
Ｃｏｍｐｕｔｅｒ，ｐｐ４４−５４，Ｓｅｐｔｅｍｂｅ
ｒ １９９２． ３．Ａ．Ｓａｕｌｓｂｕｒｙ，Ｔ．Ｗｉｌｋｉｎｓｏ
ｎ，Ｊ．Ｃａｒｔｅｒ，ａｎｄ Ａ．Ｌａｎｄｉｎ，
“Ａｎ Ａｒｇｕｍｅｎｔ ｆｏｒ ＳｉｍｐｌｅＣＯ
ＭＡ，”Ｆｉｒｓｔ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｈｉ
ｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｅｒ Ａ
ｒｃｈｉｔｅｃｔｕｒｅ，ｐｐ２７６−２８５，１９９
５． ４．Ａ．Ｗ．Ｗｉｌｓｏｎ，“Ｈｉｅｒａｒｃｈｉｃａ
ｌ Ｃａｃｈｅ／ＢｕｓＡｒｃｈｉｔｅｃｔｕｒｅ ｆ
ｏｒ Ｓｈａｒｅｄ Ｍｅｍｏｒｙ Ｍｕｌｔｉｐｒｏ
ｃｅｓｓｏｒｓ，”Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔ
ｈｅ １４ｔｈＡｎｎｕａｌ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ，ｐｐ．２４４−２５２，Ｊ
ｕｎｅ１９８７．
【図１】本発明で使用される階層バス簡易ＣＯＭＡアー
キテクチャの概略図である。
キテクチャの概略図である。
【図２】本発明で使用される階層バス多段相互接続ネッ
トワーク・アーキテクチャの概略図である。
トワーク・アーキテクチャの概略図である。
【図３】本発明によるキャッシュ・コヒーレンス状態の
概略線図を示す図である。
概略線図を示す図である。
１，２ キャッシュ ４ ノード間バス ５ ディスク ６ ディスク・コントローラ Ｌ２（１），Ｌ３（２） キャッシュ・ライン Ｈ１ ４ノード共用メモリ・マルチプロセッサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤースン・スー アメリカ合衆国 10570 ニューヨーク州 プレザントヴィル ディアフィールド レーン サウス 45
Claims (3)
- 【請求項１】各ノードが共用メモリ・マルチプロセッサ
である複数のノードと、キャッシュメモリの階層とを備
える共用メモリ装置において、リードまたはライト・ア
クセス・コマンドに応答して前記共用メモリ装置におけ
るキャッシュ・コヒーレンシを維持する方法であって、 ａ．前記共用メモリ装置内の最上位レベルのキャッシュ
・メモリの各ラインについてステータス・オーナ情報を
維持し、前記ステータス・オーナ情報は、リード・オン
リ・ラインのノードのいずれが、最初に前記リード・オ
ンリ・ラインを読み取ったかを指示し、リード／ライト
・ラインのノードのいずれが、前記リード／ライト・ラ
インを最初に読み取り、または、前記リード／ライト・
ラインを最後に変更したかを指示し、その際、各キャッ
シュ・ラインのそれぞれの指示されたノードが、前記各
キャッシュ・ラインを所有するノードであり、 ｂ．前記共用メモリ装置内の前記最上位レベルのキャッ
シュ・メモリにおける前記ノードの１つにおけるキャッ
シュが、前記共用メモリ装置の最上位レベル・キャッシ
ュでミスするラインに対して、リードまたはライト・ア
クセスを発すると、前記キャッシュ・ラインを所有する
ノードによって、前記キャッシュ・ラインを前記最上位
レベルのキャッシュ・メモリを相互接続するバス上に出
力する、 キャッシュ・コヒーレンシ維持方法。 - 【請求項２】各ノードが共用メモリ・マルチプロセッサ
である複数のノードを有する共用メモリ装置において、
前記共用メモリ装置内の少なくとも３レベルのキャッシ
ュにわたってキャッシュ・コヒーレンシを維持する方法
であって、 ａ．前記共用メモリ装置内の最上位レベルのキャッシュ
・メモリの各ラインについてステータス・オーナ情報を
維持し、前記ステータス・オーナ情報が、リード・オン
リ・ラインのいずれのキャッシュが、前記リード・オン
リ・ラインを最初に読み取ったかを指示し、リード／ラ
イト・ラインのいずれのノードが、前記リード／ライト
・ラインを最後に変更したかを指示し、前記指示された
キャッシュがオーナ・ノードであり、 ｂ．前記共用メモリ装置内の前記最上位レベルのキャッ
シュ・メモリにおける非所有キャッシュが、前記各ライ
ンに対してリード・アクセスを発すると、前記オーナ・
ノードの１つが、前記キャッシュ・ラインを前記最上位
レベルのキャッシュ・メモリを相互接続するバス上に出
力し、 ｃ．前記共用メモリ装置の下位レベル・キャッシュが、
キャッシュ・ラインに対してライト・リクエストを発す
ると、上位レベル・キャッシュが、無効化信号を上位レ
ベル・バス上に送り、前記下位レベル・キャッシュ内の
情報が無効であることを指示し、前記上位レベル・キャ
ッシュが、前記ライト・リクエストのデータを、前記上
位レベル・バス上のリクエスト先に転送し、 ｄ．前記高レベルキャッシュ・ラインを所有したノード
内の前記高レベル・キャッシュ・ラインの状態を無効に
変更する、 キャッシュ・コヒーレンシ維持方法。 - 【請求項３】各ノードが共用メモリ・マルチプロセッサ
である複数のノードと、キャッシュ・メモリの階層とを
備える共用メモリ装置において、最上位レベル・キャッ
シュにおけるキャシュ・ライン・アクセスの結果、ペー
ジ・ミスが発生した場合に、ページを割り当て解除する
方法であって、 ａ．前記ページの各ラインについて、無効化信号を下位
レベル・キャッシュに送り、 ｂ．前記下位レベル・キャッシュのいずれかが、前記ペ
ージの前記ラインを変更すると、前記変更されたライン
を、前記最上位レベル・キャッシュに転送し、 ｃ．前記最上位レベル・キャッシュ内の全ての変更され
たラインを、他の最上位レベル・キャッシュに転送し、 ｄ．前記ページを前記他の最上位レベル・キャッシュ内
に割り当てて、前記他の最上位レベル・キャッシュ内に
空間を与えて、前記ページの各ラインを格納する、 ページの割り当て解除方法。
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|---|---|---|---|
| US09/023,754 US6148375A (en) | 1998-02-13 | 1998-02-13 | Hierarchical bus simple COMA architecture for shared memory multiprocessors having a bus directly interconnecting caches between nodes |
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|---|---|
| JPH11316750A true JPH11316750A (ja) | 1999-11-16 |
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- 1999-02-11 EP EP99301014A patent/EP0936551A1/en not_active Withdrawn
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