JPH11312125A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11312125A JPH11312125A JP11945198A JP11945198A JPH11312125A JP H11312125 A JPH11312125 A JP H11312125A JP 11945198 A JP11945198 A JP 11945198A JP 11945198 A JP11945198 A JP 11945198A JP H11312125 A JPH11312125 A JP H11312125A
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Abstract
(57)【要約】
【課題】 ＰＲＯＭに書き込まれたデータの秘匿性を高
める。 【解決手段】 ＰＲＯＭ１１に書き込むデータを暗号化
回路１６により暗号化する。ＰＲＯＭ１１から読み出し
たデータはそのまま外部データバス１５に出力する。内
部データバス２０には非暗号化回路１８で元のデータに
戻してから伝送する。
める。 【解決手段】 ＰＲＯＭ１１に書き込むデータを暗号化
回路１６により暗号化する。ＰＲＯＭ１１から読み出し
たデータはそのまま外部データバス１５に出力する。内
部データバス２０には非暗号化回路１８で元のデータに
戻してから伝送する。
Description
【０００１】
【発明の属する技術分野】本発明は、書き込みや読み出
しが可能なＰＲＯＭに書き込まれたプログラムやデータ
の内容を解読し難くした半導体記憶装置に関するもので
ある。
しが可能なＰＲＯＭに書き込まれたプログラムやデータ
の内容を解読し難くした半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】半導体記憶装置では、その書き込みや読
み出しのアドレスデータに応じて、データが特定のメモ
リセルに書き込まれ又はその特定のメモリセルから読み
出される。例えば、電気的な書き込みや読み出しが可能
なＰＲＯＭ１１においては、図６に示すように、そのＰ
ＲＯＭ１１にアドレスデコーダ１２が接続され、このア
ドレスデコーダ１２に入力させたアドレスデータに応じ
てそのＰＲＯＭ１１のワード線とビット線が選択されて
特定のメモリセルが選択される。１３は書込制御信号Ｗ
Ｅ、読出制御信号ＯＥ、当該のＰＲＯＭ１１を選択する
チップ選択信号ＣＳを入力して、書き込み、読み出し、
チップ選択を制御する制御回路、１４はデータバスであ
る。
み出しのアドレスデータに応じて、データが特定のメモ
リセルに書き込まれ又はその特定のメモリセルから読み
出される。例えば、電気的な書き込みや読み出しが可能
なＰＲＯＭ１１においては、図６に示すように、そのＰ
ＲＯＭ１１にアドレスデコーダ１２が接続され、このア
ドレスデコーダ１２に入力させたアドレスデータに応じ
てそのＰＲＯＭ１１のワード線とビット線が選択されて
特定のメモリセルが選択される。１３は書込制御信号Ｗ
Ｅ、読出制御信号ＯＥ、当該のＰＲＯＭ１１を選択する
チップ選択信号ＣＳを入力して、書き込み、読み出し、
チップ選択を制御する制御回路、１４はデータバスであ
る。
【０００３】ところで、このような半導体記憶装置で
は、アドレスデコーダ１２に入力するアドレスデータは
アドレスカウンタによって規則正しく順次変化し、且つ
アドレスデコーダ１２のデコード内容は一義的に決まっ
ている。
は、アドレスデコーダ１２に入力するアドレスデータは
アドレスカウンタによって規則正しく順次変化し、且つ
アドレスデコーダ１２のデコード内容は一義的に決まっ
ている。
【０００４】すなわち、アドレスデコーダ１２は、通常
ではアドレスカウンタ（図示せず）のインクリメントに
よりアドレスデータの値が逐次増大していくと、例えば
ワード線を選択する場合には、ＬＳＢのワード線から２
番目、３番目という順でＭＳＢまでそのワード線を逐次
選択してゆく。
ではアドレスカウンタ（図示せず）のインクリメントに
よりアドレスデータの値が逐次増大していくと、例えば
ワード線を選択する場合には、ＬＳＢのワード線から２
番目、３番目という順でＭＳＢまでそのワード線を逐次
選択してゆく。
【０００５】図７はこのアドレスデコーダ１２のワード
線用のパターンを示す図であり、簡単のためワード線が
８本の場合を示したものである。このとき、アドレスデ
ータが３ビット「A0,A1,A2」となり、ＬＳＢからＭＳＢ
のワード線にかけて、順番（昇順）に、「０００」、
「００１」、「０１０」、「０１１」、「１００」、
「１０１」、「１１０」、「１１１」のようにデコーダ
の目を配列している。
線用のパターンを示す図であり、簡単のためワード線が
８本の場合を示したものである。このとき、アドレスデ
ータが３ビット「A0,A1,A2」となり、ＬＳＢからＭＳＢ
のワード線にかけて、順番（昇順）に、「０００」、
「００１」、「０１０」、「０１１」、「１００」、
「１０１」、「１１０」、「１１１」のようにデコーダ
の目を配列している。
【０００６】図７において、３１はアルミニウムの電源
線、３２は拡散層からなるソース又はドレインである。
３３はゲート電極であり、３ビットのアドレスデータA
0,A1,A2の非反転信号用と反転信号用が対になってい
る。
線、３２は拡散層からなるソース又はドレインである。
３３はゲート電極であり、３ビットのアドレスデータA
0,A1,A2の非反転信号用と反転信号用が対になってい
る。
【０００７】そして、このアドレスデコーダ１２では、
対のゲート電極３３の内の非反転アドレス信号用のゲー
ト電極の下にソースやドレインと同一の拡散層３４を形
成してそのソースとドレイン間を短絡させた非反転アド
レス信号用ｎＭＯＳトランジスタを持つ部分を「０」の
デコーダの目３５とし、反転アドレス信号用のゲート電
極の下に同様な拡散層３４を形成してソースとドレイン
を短絡させた反転アドレス信号用のｎＭＯＳトランジス
タを持つ部分を「１」のデコーダの目３６として、予め
形成している。
対のゲート電極３３の内の非反転アドレス信号用のゲー
ト電極の下にソースやドレインと同一の拡散層３４を形
成してそのソースとドレイン間を短絡させた非反転アド
レス信号用ｎＭＯＳトランジスタを持つ部分を「０」の
デコーダの目３５とし、反転アドレス信号用のゲート電
極の下に同様な拡散層３４を形成してソースとドレイン
を短絡させた反転アドレス信号用のｎＭＯＳトランジス
タを持つ部分を「１」のデコーダの目３６として、予め
形成している。
【０００８】このアドレスデコーダ１２では、アドレス
データが「A0,A1,A2」＝「０００」のとき、ＬＳＢ側の
反転アドレス信号用のｎＭＯＳトランジスタのすべてが
オン（非反転アドレス信号用のｎＭＯＳトランジスタの
すべては拡散層３４で短絡されている）するので、ＬＳ
Ｂのワード線に電源線３１の電圧が印加する。また、
「A0,A1,A2」＝「００１」のときはＬＳＢの次のワード
線に電源線３１の電圧が印加し、・・・・・・・、「A
0,A1,A2」＝「１１１」のときはＭＳＢのワード線に電
源線３１の電圧が印加する。
データが「A0,A1,A2」＝「０００」のとき、ＬＳＢ側の
反転アドレス信号用のｎＭＯＳトランジスタのすべてが
オン（非反転アドレス信号用のｎＭＯＳトランジスタの
すべては拡散層３４で短絡されている）するので、ＬＳ
Ｂのワード線に電源線３１の電圧が印加する。また、
「A0,A1,A2」＝「００１」のときはＬＳＢの次のワード
線に電源線３１の電圧が印加し、・・・・・・・、「A
0,A1,A2」＝「１１１」のときはＭＳＢのワード線に電
源線３１の電圧が印加する。
【０００９】
【発明が解決しようとする課題】以上のように、従来で
はアドレスデコーダ１２に規則正しく順次入力するアド
レスデータによってＰＲＯＭ１１の内部のワード線が順
番に規則正しく選択され、またビット線についても同様
であるので、アドレスデータとメモリセルとが完全に対
の関係にあり、つまりアドレスデータを順次増大させる
とメモリセルが並びの順に選択され、よってＰＲＯＭ１
１に書き込まれたデータ（特にプログラムカウンタで順
次処理が進行するプログラムデータ等）が簡単に解読さ
れてしまうという問題があった。
はアドレスデコーダ１２に規則正しく順次入力するアド
レスデータによってＰＲＯＭ１１の内部のワード線が順
番に規則正しく選択され、またビット線についても同様
であるので、アドレスデータとメモリセルとが完全に対
の関係にあり、つまりアドレスデータを順次増大させる
とメモリセルが並びの順に選択され、よってＰＲＯＭ１
１に書き込まれたデータ（特にプログラムカウンタで順
次処理が進行するプログラムデータ等）が簡単に解読さ
れてしまうという問題があった。
【００１０】本発明は以上のような点に鑑みたもので、
その目的は、ＰＲＯＭ内部のデータの解読が容易には行
えないようにした半導体記憶装置を提供することであ
る。
その目的は、ＰＲＯＭ内部のデータの解読が容易には行
えないようにした半導体記憶装置を提供することであ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、複数のメモリセルからなるＰＲＯＭ
と、入力するアドレスデータに応じて該ＰＲＯＭのメモ
リセルを選択するためのアドレスデコーダとを具備する
半導体記憶装置において、前記ＰＲＯＭに書き込むべき
書き込みデータを暗号化する暗号化回路と、前記ＰＲＯ
Ｍから読み出された読み出しデータを元のデータに戻す
非暗号化回路と、入力データを前記暗号化回路に伝送す
る第１のデータバスと、前記暗号化回路の出力データを
前記ＰＲＯＭに伝送する第２のデータバスと、前記ＰＲ
ＯＭから読み出されたデータを前記非暗号化回路および
前記第１のデータバスに伝送する第３のデータバスと、
前記非暗号化回路の出力データを伝送する第４のデータ
バスとを具備させるよう構成した。
の第１の発明は、複数のメモリセルからなるＰＲＯＭ
と、入力するアドレスデータに応じて該ＰＲＯＭのメモ
リセルを選択するためのアドレスデコーダとを具備する
半導体記憶装置において、前記ＰＲＯＭに書き込むべき
書き込みデータを暗号化する暗号化回路と、前記ＰＲＯ
Ｍから読み出された読み出しデータを元のデータに戻す
非暗号化回路と、入力データを前記暗号化回路に伝送す
る第１のデータバスと、前記暗号化回路の出力データを
前記ＰＲＯＭに伝送する第２のデータバスと、前記ＰＲ
ＯＭから読み出されたデータを前記非暗号化回路および
前記第１のデータバスに伝送する第３のデータバスと、
前記非暗号化回路の出力データを伝送する第４のデータ
バスとを具備させるよう構成した。
【００１２】第２の発明は、第１の発明において、前記
暗号化回路が外部入力のパラメータと前記書き込みデー
タとの演算で暗号化を行う演算回路を具備し、前記非暗
号化回路が前記パラメータと前記読み出しデータとの演
算で非暗号化を行う演算回路を具備するよう構成した。
暗号化回路が外部入力のパラメータと前記書き込みデー
タとの演算で暗号化を行う演算回路を具備し、前記非暗
号化回路が前記パラメータと前記読み出しデータとの演
算で非暗号化を行う演算回路を具備するよう構成した。
【００１３】第３の発明は、複数のメモリセルからなる
ＰＲＯＭと、入力するアドレスデータに応じて該ＰＲＯ
Ｍのメモリセルを選択するためのアドレスデコーダとを
具備する半導体記憶装置において、前記アドレスデコー
ダに、前記アドレスデータと前記ＰＲＯＭのワード線及
び／又はビット線との関係が不規則となるようにデコー
ドの目の物理的配置を設定して構成した。
ＰＲＯＭと、入力するアドレスデータに応じて該ＰＲＯ
Ｍのメモリセルを選択するためのアドレスデコーダとを
具備する半導体記憶装置において、前記アドレスデコー
ダに、前記アドレスデータと前記ＰＲＯＭのワード線及
び／又はビット線との関係が不規則となるようにデコー
ドの目の物理的配置を設定して構成した。
【００１４】
【発明の実施の形態】［第１の実施の形態］図１は本発
明の第１の実施の形態の半導体記憶装置の構成を示すブ
ロック図である。図６に示したものと同じものには同じ
符号を付した。１５は外部とデータのやりとりを行う外
部データバス（第１のデータバス）、１６はその外部デ
ータバス１５から入力した正規の書き込みデータを暗号
化して書込データバス１７（第２のデータバス）に送る
暗号化回路、１８はＰＲＯＭ１１から読み出されデータ
を解読する非暗号化回路、１９はＰＲＯＭ１１の読み出
しデータを外部データバス１５と非暗号化回路１８に伝
送する読出データバス、２０は非暗号化回路１８で解読
され正規化されたデータをシステム内部に伝送する内部
データバス（第４のデータバス）、２１は書込バス１７
又は読出バス１９をＰＲＯＭ１１に切替接続するバッフ
ァである。
明の第１の実施の形態の半導体記憶装置の構成を示すブ
ロック図である。図６に示したものと同じものには同じ
符号を付した。１５は外部とデータのやりとりを行う外
部データバス（第１のデータバス）、１６はその外部デ
ータバス１５から入力した正規の書き込みデータを暗号
化して書込データバス１７（第２のデータバス）に送る
暗号化回路、１８はＰＲＯＭ１１から読み出されデータ
を解読する非暗号化回路、１９はＰＲＯＭ１１の読み出
しデータを外部データバス１５と非暗号化回路１８に伝
送する読出データバス、２０は非暗号化回路１８で解読
され正規化されたデータをシステム内部に伝送する内部
データバス（第４のデータバス）、２１は書込バス１７
又は読出バス１９をＰＲＯＭ１１に切替接続するバッフ
ァである。
【００１５】この半導体記憶装置では、ＰＲＯＭ１１に
データを書き込むときは、制御回路１３により全体を書
き込みモードにセットすると共に、暗号化回路１６を動
作させ且つバッファ２０が書込データバス１７を選択す
るようにセットする。よって、この後に外部データバス
１５に入力されてくるデータＤ０〜Ｄｎは、暗号化回路
１６に入力して、ここで予め決めた規則（例えばルック
アップテーブルで、或いは論理素子を使用したハードウ
エアで設定される。）のもとで暗号化されてから、書込
データバス１７とバッファ２１を経由してＰＲＯＭ１１
に書き込まれる。この書き込みでは、アドレスデータを
順次昇順に変化させれば、アドレスデコーダ１２によっ
てＰＲＯＭ１１の１番目のセルから順番にセルが指定さ
れて書き込まれる。
データを書き込むときは、制御回路１３により全体を書
き込みモードにセットすると共に、暗号化回路１６を動
作させ且つバッファ２０が書込データバス１７を選択す
るようにセットする。よって、この後に外部データバス
１５に入力されてくるデータＤ０〜Ｄｎは、暗号化回路
１６に入力して、ここで予め決めた規則（例えばルック
アップテーブルで、或いは論理素子を使用したハードウ
エアで設定される。）のもとで暗号化されてから、書込
データバス１７とバッファ２１を経由してＰＲＯＭ１１
に書き込まれる。この書き込みでは、アドレスデータを
順次昇順に変化させれば、アドレスデコーダ１２によっ
てＰＲＯＭ１１の１番目のセルから順番にセルが指定さ
れて書き込まれる。
【００１６】読み出しのときは、制御回路１３により全
体を読み出しモードにセットすると共に、非暗号化回路
１８を動作させ且つバッファ２１が読出データバス１９
を選択するようにセットする。この結果、アドレスデー
タとアドレスデコーダ１２によってＰＲＯＭ１１のセル
から順次読み出されたデータは、読出データバス１９を
経由して外部データバス１５に現れるが、これは暗号化
回路１５で暗号化されたままのデータであるので、外部
から解読することは困難となる。このデータは非暗号化
回路１８に入力されて、ここで暗号化回路１６の処理と
反対の処理が行われ、元のデータに復元されてから、内
部データバス２０に転送される。よって、この内部デー
タバス２０には正規のデータが送られることになるの
で、これを使用するシステムに不都合はおこらない。
体を読み出しモードにセットすると共に、非暗号化回路
１８を動作させ且つバッファ２１が読出データバス１９
を選択するようにセットする。この結果、アドレスデー
タとアドレスデコーダ１２によってＰＲＯＭ１１のセル
から順次読み出されたデータは、読出データバス１９を
経由して外部データバス１５に現れるが、これは暗号化
回路１５で暗号化されたままのデータであるので、外部
から解読することは困難となる。このデータは非暗号化
回路１８に入力されて、ここで暗号化回路１６の処理と
反対の処理が行われ、元のデータに復元されてから、内
部データバス２０に転送される。よって、この内部デー
タバス２０には正規のデータが送られることになるの
で、これを使用するシステムに不都合はおこらない。
【００１７】ところで、このように読み出し時には、外
部データバス１５に暗号化されたデータが現れるので、
本記憶装置を搭載したシステムの製品評価や出荷検査を
このままで行うことはできない。そこで、これを行うた
めに、図２のフローチャートに示すように、ＰＲＯＭ１
１から外部データバス１５に読み出した暗号化データ
を、非暗号化回路１８と同じ復元作用を行う非暗号化プ
ログラムにより正規データに復元してから、その評価や
検査を行う。なお、この図２のフローチャートを使用せ
ず、非暗号化回路１８と同じ非暗号化回路を使用しても
良い。
部データバス１５に暗号化されたデータが現れるので、
本記憶装置を搭載したシステムの製品評価や出荷検査を
このままで行うことはできない。そこで、これを行うた
めに、図２のフローチャートに示すように、ＰＲＯＭ１
１から外部データバス１５に読み出した暗号化データ
を、非暗号化回路１８と同じ復元作用を行う非暗号化プ
ログラムにより正規データに復元してから、その評価や
検査を行う。なお、この図２のフローチャートを使用せ
ず、非暗号化回路１８と同じ非暗号化回路を使用しても
良い。
【００１８】このように、第１の実施の形態では、書き
込むべきデータを予め暗号化してからＰＲＯＭ１１に書
き込むようにしたので、そこから読み出したままのデー
タは暗号化データであり、解読が困難となり、秘匿性を
高めることができる。また、評価や検査に際しては非暗
号化処理を行うことで特別の問題は起こらない。
込むべきデータを予め暗号化してからＰＲＯＭ１１に書
き込むようにしたので、そこから読み出したままのデー
タは暗号化データであり、解読が困難となり、秘匿性を
高めることができる。また、評価や検査に際しては非暗
号化処理を行うことで特別の問題は起こらない。
【００１９】［第２の実施の形態］図３は第２の実施の
形態の半導体記憶装置のブロック図である。図３におい
て、図１に示したものと同じものには同じ符号を付し
た。本実施の形態では、暗号化回路２２、非暗号化回路
２３が、そこに入力したデータを暗号化パラメータＰに
よって演算するようにした。他は図１の回路と同じであ
る。
形態の半導体記憶装置のブロック図である。図３におい
て、図１に示したものと同じものには同じ符号を付し
た。本実施の形態では、暗号化回路２２、非暗号化回路
２３が、そこに入力したデータを暗号化パラメータＰに
よって演算するようにした。他は図１の回路と同じであ
る。
【００２０】図４はこの演算の例を示す図である。ここ
では暗号化回路２２，非暗号化回路２３ともにＸＯＲ
（排他的論理和）回路を使用する。例えば、外部から入
力する８ビットの書き込みデータが「００１１００１
１」であったとし、暗号化パラメータに８ビットの「１
０１０１０１０」を使用すると、暗号化回路２２では両
データのＸＯＲが演算されて「１００１１００１」とな
り、これがＰＲＯＭ１１に書き込まれる。
では暗号化回路２２，非暗号化回路２３ともにＸＯＲ
（排他的論理和）回路を使用する。例えば、外部から入
力する８ビットの書き込みデータが「００１１００１
１」であったとし、暗号化パラメータに８ビットの「１
０１０１０１０」を使用すると、暗号化回路２２では両
データのＸＯＲが演算されて「１００１１００１」とな
り、これがＰＲＯＭ１１に書き込まれる。
【００２１】また、このＰＲＯＭ１１から読み出したそ
のデータは、非暗号化回路２３で再度同じ暗号パラメー
タ「１０１０１０１０」とＸＯＲ演算されるので、外部
入力されたのと同じデータ「００１１００１１」に復元
されて、内部データバス２０に伝送される。
のデータは、非暗号化回路２３で再度同じ暗号パラメー
タ「１０１０１０１０」とＸＯＲ演算されるので、外部
入力されたのと同じデータ「００１１００１１」に復元
されて、内部データバス２０に伝送される。
【００２２】従って、この第２の実施の形態では、暗号
化回路２２、非暗号化回路２３における演算処理を共通
の暗号化パラメータＰで行うことができ、しかもこの暗
号化パラメータＰはユーザにおいて任意に設定／変更す
ることが可能であるので、ＰＲＯＭ１１から読み出され
外部データバス１５に伝送されたままのデータを解読す
ることはより困難となる。この記憶装置を搭載したシス
テムの評価や検査は第１の実施の形態で説明したのと同
様に行えばよい。
化回路２２、非暗号化回路２３における演算処理を共通
の暗号化パラメータＰで行うことができ、しかもこの暗
号化パラメータＰはユーザにおいて任意に設定／変更す
ることが可能であるので、ＰＲＯＭ１１から読み出され
外部データバス１５に伝送されたままのデータを解読す
ることはより困難となる。この記憶装置を搭載したシス
テムの評価や検査は第１の実施の形態で説明したのと同
様に行えばよい。
【００２３】［第３の実施の形態］図５は本発明の第３
の実施の形態のアドレスデコーダのワード線用のパター
ンを示す図である。図５において、前記した図７に示し
たものと同じものには同じ符号を付している。ここで
は、短絡用の拡散層３４の配置によりデコードの目３
５，３６を適宜ランダム配置して、ＰＲＯＭ１１のメモ
リセルのＬＳＢからＭＳＢにかけてのワード線用のデコ
ード内容を、「A0,A1,A2」＝「１０１」、「１１０」、
「００１」、「１００」、「０１０」、「０１１」、
「１１１」、「０００」のように、ランダムに設定して
いる。
の実施の形態のアドレスデコーダのワード線用のパター
ンを示す図である。図５において、前記した図７に示し
たものと同じものには同じ符号を付している。ここで
は、短絡用の拡散層３４の配置によりデコードの目３
５，３６を適宜ランダム配置して、ＰＲＯＭ１１のメモ
リセルのＬＳＢからＭＳＢにかけてのワード線用のデコ
ード内容を、「A0,A1,A2」＝「１０１」、「１１０」、
「００１」、「１００」、「０１０」、「０１１」、
「１１１」、「０００」のように、ランダムに設定して
いる。
【００２４】この結果、アドレスデータが「A0,A1,A2」
＝「０００」では本来ならばＬＳＢのワード線が選択さ
れるところが、ここではＭＳＢのワード線が選択される
ことになる。また「１１１」では本来ならばＭＳＢのワ
ード線が選択されるところが、ここではＭＳＢの１つ手
前のワード線が選択されることになる。他のアドレスデ
ータとワード線との関係についても同様である。
＝「０００」では本来ならばＬＳＢのワード線が選択さ
れるところが、ここではＭＳＢのワード線が選択される
ことになる。また「１１１」では本来ならばＭＳＢのワ
ード線が選択されるところが、ここではＭＳＢの１つ手
前のワード線が選択されることになる。他のアドレスデ
ータとワード線との関係についても同様である。
【００２５】このように、アドレスデータの昇順の変化
とワード線の選択順とはもはや対の関係ではなくなるの
で、アドレスデータの規則的変化に応じて選択されるＰ
ＲＯＭ１１のメモリセルは不規則になる。このため、そ
のＰＲＯＭ１１の単体を例えばパターン等の読み取りに
より調べても、そこに書き込まれているデータ内容を解
読することは不可能になる。
とワード線の選択順とはもはや対の関係ではなくなるの
で、アドレスデータの規則的変化に応じて選択されるＰ
ＲＯＭ１１のメモリセルは不規則になる。このため、そ
のＰＲＯＭ１１の単体を例えばパターン等の読み取りに
より調べても、そこに書き込まれているデータ内容を解
読することは不可能になる。
【００２６】また、この第３の実施の形態ではアドレス
デコーダ１２自体が書込時には暗号化の処理を行い、読
出時には非暗号化の処理を行うことになるので、特別な
暗号化回路や非暗号化回路は不要となる。
デコーダ１２自体が書込時には暗号化の処理を行い、読
出時には非暗号化の処理を行うことになるので、特別な
暗号化回路や非暗号化回路は不要となる。
【００２７】なお、上記ではアドレスデコーダ１２のワ
ード線用のデコード内容をランダムに設定したが、ビッ
ト線用のデコード内容をランダムに設定しても同様の効
果がある。
ード線用のデコード内容をランダムに設定したが、ビッ
ト線用のデコード内容をランダムに設定しても同様の効
果がある。
【００２８】
【発明の効果】以上から第１、第２の発明によれば、Ｐ
ＲＯＭに書き込まれるているデータが暗号化され、外部
に出力されるデータも暗号化されているので、そのデー
タの秘匿性が高くなり、解読が困難となる。内部処理用
は非暗号化されるので、問題は生じない。
ＲＯＭに書き込まれるているデータが暗号化され、外部
に出力されるデータも暗号化されているので、そのデー
タの秘匿性が高くなり、解読が困難となる。内部処理用
は非暗号化されるので、問題は生じない。
【００２９】また、第２の発明によれば、暗号パラメー
タの設定によって任意に暗号化ができるので、秘匿性は
より高くなる。
タの設定によって任意に暗号化ができるので、秘匿性は
より高くなる。
【００３０】さらに第３の発明によれば、特別に暗号化
回路や非暗号化回路を使用することなくＰＲＯＭに書き
込まれるデータを暗号化することができる。
回路や非暗号化回路を使用することなくＰＲＯＭに書き
込まれるデータを暗号化することができる。
【図１】 本発明の第１の実施の形態の半導体記憶回路
のブロック図である。
のブロック図である。
【図２】 該第１の実施の形態の半導体記憶回路を搭載
したシステムの製品評価や出荷検査の処理のフローチャ
ートである。
したシステムの製品評価や出荷検査の処理のフローチャ
ートである。
【図３】 本発明の第２の実施の形態の半導体記憶回路
のブロック図である。
のブロック図である。
【図４】 該第２の実施の形態の半導体記憶回路の暗号
化、非暗号化の処理の説明図である。
化、非暗号化の処理の説明図である。
【図５】 本発明の第３の実施の形態の半導体記憶回路
のアドレスデコーダのワード線用のデコード部分のパタ
ーンを示す図である。
のアドレスデコーダのワード線用のデコード部分のパタ
ーンを示す図である。
【図６】 従来の半導体記憶回路のブロック図である。
【図７】 従来の半導体記憶回路のアドレスデコーダの
ワード線用のデコード部分のパターンを示す図である。
ワード線用のデコード部分のパターンを示す図である。
１１：ＰＲＯＭ、１２：アドレスデコーダ、１３：制御
回路、１４：データバス、１５：外部データバス（第１
のデータバス）、１６：暗号化回路、１７：書込データ
バス（第２のデータバス）、１８：非暗号化回路、１
９：読出データバス（第３のデータバス）、２０：内部
データバス（第４のデータバス）、２１：バッファ、２
２：暗号化回路、２３：非暗号化回路、３１：電源線、
３２：ソース又はドレイン、３３：ゲート電極、３４：
短絡用拡散層、３５：「０」のデコーダの目、３６：
「１」のデコーダの目。
回路、１４：データバス、１５：外部データバス（第１
のデータバス）、１６：暗号化回路、１７：書込データ
バス（第２のデータバス）、１８：非暗号化回路、１
９：読出データバス（第３のデータバス）、２０：内部
データバス（第４のデータバス）、２１：バッファ、２
２：暗号化回路、２３：非暗号化回路、３１：電源線、
３２：ソース又はドレイン、３３：ゲート電極、３４：
短絡用拡散層、３５：「０」のデコーダの目、３６：
「１」のデコーダの目。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西原 明寿 東京都豊島区西池袋１丁目17番10号 株式 会社エヌ・ジェイ・アールセミコンダクタ 内
Claims (3)
- 【請求項１】複数のメモリセルからなるＰＲＯＭと、入
力するアドレスデータに応じて該ＰＲＯＭのメモリセル
を選択するためのアドレスデコーダとを具備する半導体
記憶装置において、 前記ＰＲＯＭに書き込むべき書き込みデータを暗号化す
る暗号化回路と、前記ＰＲＯＭから読み出された読み出
しデータを元のデータに戻す非暗号化回路と、入力デー
タを前記暗号化回路に伝送する第１のデータバスと、前
記暗号化回路の出力データを前記ＰＲＯＭに伝送する第
２のデータバスと、前記ＰＲＯＭから読み出されたデー
タを前記非暗号化回路および前記第１のデータバスに伝
送する第３のデータバスと、前記非暗号化回路の出力デ
ータを伝送する第４のデータバスとを具備させたことを
特徴とする半導体記憶装置。 - 【請求項２】前記暗号化回路が外部入力のパラメータと
前記書き込みデータとの演算で暗号化を行う演算回路を
具備し、前記非暗号化回路が前記パラメータと前記読み
出しデータとの演算で非暗号化を行う演算回路を具備す
ることを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】複数のメモリセルからなるＰＲＯＭと、入
力するアドレスデータに応じて該ＰＲＯＭのメモリセル
を選択するためのアドレスデコーダとを具備する半導体
記憶装置において、 前記アドレスデコーダに、前記アドレスデータと前記Ｐ
ＲＯＭのワード線及び／又はビット線との関係が不規則
となるようにデコードの目の物理的配置を設定したこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11945198A JPH11312125A (ja) | 1998-04-28 | 1998-04-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11945198A JPH11312125A (ja) | 1998-04-28 | 1998-04-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312125A true JPH11312125A (ja) | 1999-11-09 |
Family
ID=14761722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11945198A Pending JPH11312125A (ja) | 1998-04-28 | 1998-04-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312125A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038385A (ja) * | 2010-08-06 | 2012-02-23 | Renesas Electronics Corp | データ処理装置 |
| JP2013118030A (ja) * | 2011-12-02 | 2013-06-13 | Toshiba Corp | 暗号化演算装置を搭載する不揮発性半導体記憶装置 |
-
1998
- 1998-04-28 JP JP11945198A patent/JPH11312125A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038385A (ja) * | 2010-08-06 | 2012-02-23 | Renesas Electronics Corp | データ処理装置 |
| JP2013118030A (ja) * | 2011-12-02 | 2013-06-13 | Toshiba Corp | 暗号化演算装置を搭載する不揮発性半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040108 |
|
| A977 | Report on retrieval |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070220 |