JPH11307587A - Manufacture of chip-size package - Google Patents
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- JPH11307587A JPH11307587A JP11397798A JP11397798A JPH11307587A JP H11307587 A JPH11307587 A JP H11307587A JP 11397798 A JP11397798 A JP 11397798A JP 11397798 A JP11397798 A JP 11397798A JP H11307587 A JPH11307587 A JP H11307587A
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Landscapes
- Wire Bonding (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体素子とほぼ
同サイズの面積を持つパッケージ、すなわちチップサイ
ズパッケージ(CSP)の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a package having substantially the same area as a semiconductor device, that is, a chip size package (CSP).
【0002】[0002]
【従来の技術】フリップチップによる半導体装置の実装
は通常、図7に示すように、予めバンプ形成された個別
のフリップチップ素子1のバンプ11を配線基板2の電
極21に位置合わせするようにして、フリップチップ素
子1をプリント基板2上にマウントし、リフローにより
ハンダを溶融してフリップチップ接続を完成させるよう
にしている。このとき、ハンダは、バンプそのものであ
る場合もあるし、基板側にプリコートされたハンダであ
る場合もある。このようにして基板2上に搭載された素
子1は、バンプ11にかかる微小応力を低減させ、外部
の湿度や衝撃から素子1を保護し、十分な信頼性を確保
する目的で、アンダーフィル材と呼ばれる液状材料5a
を素子1と基板2との間に注入するようにしている。図
中5bは液状材料の注入器具である。2. Description of the Related Art Generally, a semiconductor device is mounted on a flip-chip by positioning a bump 11 of an individual flip-chip element 1 on which a bump has been formed, with an electrode 21 of a wiring board 2 as shown in FIG. The flip chip element 1 is mounted on a printed circuit board 2 and the solder is melted by reflow to complete the flip chip connection. At this time, the solder may be the bump itself or may be a solder pre-coated on the substrate side. The element 1 mounted on the substrate 2 in this manner is provided with an underfill material for the purpose of reducing the small stress applied to the bump 11, protecting the element 1 from external humidity and impact, and ensuring sufficient reliability. Liquid material 5a called
Is injected between the element 1 and the substrate 2. In the figure, reference numeral 5b denotes a liquid material injection device.
【0003】アンダーフィル材は、毛細管現象を利用し
てチップと基板との間隙に充填されるため、以下のよう
な問題を有している。 間隙が小さいため充填に長時間を必要とし、生産性
が低い。 バンプパターンによっては空気を巻き込んでボイド
51(図7参照)を内部に閉じ込めてしまい、信頼性が
低下する。[0003] The underfill material has the following problems because it is filled in the gap between the chip and the substrate by utilizing the capillary phenomenon. Since the gap is small, a long time is required for filling and the productivity is low. Depending on the bump pattern, air may be trapped in the void 51 (see FIG. 7) to reduce the reliability.
【0004】 大チップでは充填しきれず封止できな
い場合がある。 短時間に充填させるためには粘度の低い樹脂を用い
る必要があり、充填材含有量が少なく、信頼性に重要な
影響を持つ耐熱性等の物性が十分に得られないような樹
脂を用いざるを得ない。結果的に封止信頼性は不満足な
ものになっている。In some cases, a large chip cannot be completely sealed and cannot be sealed. In order to fill in a short time, it is necessary to use a resin having a low viscosity.Therefore, a resin having a low filler content and not having sufficient physical properties such as heat resistance which has an important effect on reliability has to be used. Not get. As a result, the sealing reliability is unsatisfactory.
【0005】 トータルの実装工程が複雑でワイヤボ
ンディング法と比較してコスト高である。これらの問題
に対して改善が強く要望されていた。すなわち、高生産
性でボイド等を含まず高い信頼性が発揮できる封止材、
封止工法の出現が望まれているのである。[0005] The total mounting process is complicated and the cost is higher than the wire bonding method. Improvements have been strongly demanded for these problems. That is, a sealing material that can exhibit high reliability without containing voids and the like with high productivity,
The emergence of a sealing method is desired.
【0006】この課題を解決するために、アンダーフィ
ル材となる液状樹脂を基板側に予め塗布しておき、半導
体素子を上から位置合わせする、いわゆる「ノンフロ
ー」タイプのアンダーフィル方法が提案されている。こ
の方法によれば、上記欠点に対してある程度の改良効果
が得られるが、上記位置合わせと樹脂塗布量を厳密に管
理しないと、半導体素子の下から樹脂がはみ出る等の不
都合が生じ、工程の簡易化というの点ではまだまだ不
満足なものであった。In order to solve this problem, a so-called "non-flow" type underfill method has been proposed in which a liquid resin serving as an underfill material is preliminarily applied to the substrate side and the semiconductor element is positioned from above. I have. According to this method, a certain improvement effect can be obtained for the above-mentioned drawbacks. However, if the above-described alignment and the amount of applied resin are not strictly controlled, inconveniences such as the resin overflowing from under the semiconductor element occur, and the process becomes difficult. It was still unsatisfactory in terms of simplification.
【0007】実装技術上のこのような問題は、モジュー
ル基板へのベアチップ実装だけでなく、CSPへのパッ
ケージ化における実装でも同様に解決が望まれている。[0007] Such a problem in the mounting technology is desired to be solved not only in the bare chip mounting on the module substrate but also in the packaging in the CSP.
【0008】[0008]
【発明が解決しようとする課題】本発明の課題は、CS
Pを大量かつより安価に提供できる、チップサイズパッ
ケージの製造方法を提供することにある。The object of the present invention is to provide a CS
It is an object of the present invention to provide a method of manufacturing a chip size package that can provide P in large quantities and at lower cost.
【0009】[0009]
【課題を解決するための手段】上記課題を解決するため
に、本発明にかかるチップサイズパッケージの製造方法
は、複数の集積回路が形成され、かつ、外部接続用パッ
ド上に外部接続用バンプが形成された半導体基板からな
るワークを準備する工程(i) と、前記ワークのバンプ形
成面に液状封止材を塗布する工程(ii)と、前記ワークの
樹脂塗布面にフレキシブル配線基板をラミネートする工
程(iii)と、ラミネート後の前記ワークに対し、加熱・
加圧によってフリップチップ接続を行うとともに前記液
状封止材をゲル化させる工程(iv)と、フリップチップ接
続後の前記ワークから個別の集積回路単位でチップサイ
ズパッケージを切り出す工程(v) と、を含む。In order to solve the above-mentioned problems, a method of manufacturing a chip-size package according to the present invention includes forming a plurality of integrated circuits, and forming external connection bumps on external connection pads. Step (i) of preparing a work made of the formed semiconductor substrate, step (ii) of applying a liquid sealing material to the bump forming surface of the work, and laminating a flexible wiring board on the resin applied surface of the work Step (iii) and heating and laminating the work after lamination.
Performing a flip-chip connection by applying pressure and gelling the liquid sealing material (iv), and cutting out a chip-size package from the work after flip-chip connection in individual integrated circuit units (v). Including.
【0010】[0010]
【発明の実施の形態】本発明にかかるチップサイズパッ
ケージの製造方法は、図1に見るように、バンプ形成面
を有する半導体基板からなるワーク3を準備する工程
(i) と、ワーク3のバンプ形成面に封止材として液状の
熱硬化性樹脂32を塗布する工程(ii)と、ワーク3の樹
脂塗布面にフレキシブル配線基板2をラミネートする工
程(iii)と、ラミネート後のワーク3に対し加熱・加圧
によってフリップチップ接続を行う工程(iv)と、フリッ
プチップ接続後のワーク3から個別の集積回路単位でチ
ップサイズパッケージBを切り出す工程(v) とを含む。
この場合、ワーク3は、そのまま使用しても良いし、図
の一点鎖線円内に示すような、予め個別素子単位に切り
込みを途中まで入れるダイシング(ハーフカット)を行
ったワークであってもよい。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In a method of manufacturing a chip size package according to the present invention, as shown in FIG. 1, a step of preparing a work 3 made of a semiconductor substrate having a bump forming surface.
(i), a step (ii) of applying a liquid thermosetting resin 32 as a sealing material to the bump forming surface of the work 3, and a step (iii) of laminating the flexible wiring board 2 on the resin applied surface of the work 3 A step (iv) of performing flip-chip connection to the work 3 after lamination by heating and pressurizing, and a step (v) of cutting out a chip size package B from the work 3 after the flip-chip connection in individual integrated circuit units. including.
In this case, the workpiece 3 may be used as it is, or may be a workpiece that has been previously diced (half-cut) in which an incision is made halfway in an individual element unit as shown in a dashed-dotted circle in the figure. .
【0011】以下にこれを、詳しく説明する。 〔半導体基板ワーク準備工程(i) 〕本発明の方法に用い
られるワークは、複数の集積回路が形成され、かつ、外
部接続用パッド上に外部接続用バンプが形成された半導
体基板からなる。このようなワークとしては、限定する
訳ではないが、集積回路形成工程後に得られたシリコン
ウェハー(回路形成済みウェハー)が生産性上最も好ま
しい。しかし、フレキシブル配線基板2のサイズ等との
関係で、このウェハーをいくつかに切断したものであっ
てもよい。要は、従来法のような個別の集積回路素子単
位でなく、複数の集積回路単位でチップサイズパッケー
ジを製造していくことが重要であり、必要なのである。
以下では、ワークは基本的にはウェハーで代表して説明
するが、ウェハーそのものでないワークでも実質的には
同様に説明できる。Hereinafter, this will be described in detail. [Semiconductor Substrate Work Preparation Step (i)] The work used in the method of the present invention comprises a semiconductor substrate in which a plurality of integrated circuits are formed and external connection bumps are formed on external connection pads. As such a work, a silicon wafer (a wafer on which a circuit has been formed) obtained after the integrated circuit forming step is most preferable in terms of productivity, although not limited thereto. However, the wafer may be cut into several pieces depending on the size of the flexible wiring board 2 and the like. In short, it is important and necessary to manufacture a chip-size package in units of a plurality of integrated circuits instead of individual integrated circuit elements as in the conventional method.
In the description below, the work is basically described by using a wafer as a representative, but a work that is not a wafer itself can be substantially similarly described.
【0012】ワークにおけるバンプの形成方法および材
質について制限はなく、たとえば既知のバンプの材質と
してハンダか金が使用される。ハンダバンプとしては、
たとえば、バリアメタルを介して形成する、いわゆるC
4バンプ、ハンダワイヤーを用いてスタッドバンプ法で
形成したもの、メッキ法で形成したものなどが用いられ
る。金バンプとしては、同じくスタッドバンプ法やメッ
キ法で形成したものが用いられる。 〔液状封止材塗布工程(ii)〕ここで使用される液状封止
材としては、たとえば従来のアンダーフィル材に使用さ
れる液状の熱硬化性樹脂が挙げられ、実装後の半導体素
子の信頼性を確保するための樹脂である。この熱硬化性
樹脂などの液状封止材は、常温で液状の樹脂で、その溶
融粘度が常温で10から1000ポイズのものが、塗布
する際の流動特性が良く、バンプの周りに空気を巻き込
むことがなくボイドも発生しないという点で好ましい。There is no limitation on the method and material for forming the bumps on the work. For example, solder or gold is used as a known material for the bumps. As solder bumps,
For example, a so-called C formed through a barrier metal
Four bumps, those formed by a stud bump method using solder wires, those formed by a plating method, and the like are used. As the gold bump, a bump formed by a stud bump method or a plating method is used. [Liquid encapsulant coating step (ii)] Examples of the liquid encapsulant used here include a liquid thermosetting resin used for a conventional underfill material. It is a resin for ensuring the properties. The liquid sealing material such as a thermosetting resin is a resin that is liquid at room temperature and has a melt viscosity of 10 to 1000 poise at room temperature, has good flow characteristics when applied, and entraps air around bumps. This is preferable in that no voids are generated.
【0013】熱硬化性樹脂32の層は、たとえば塗布に
より形成される。塗布は室温で行ってもよいし、加温下
で行ってもよい。その厚みは、特に制限されないが、バ
ンプ高さ(通常、30〜120μmであるが、バンプの
形状や材質、さらには、接合する電極の材質によりその
高さは任意に選択される)に対して−30μm〜+20
μmの範囲でできる限り均一に形成されていることが好
ましい。塗布厚みが薄すぎると、バンプ接続時にバンプ
周辺部を中心にボイドを含む原因となり、封止信頼性を
低下させる。塗布厚みが厚すぎると、バンプ接続時の加
圧によってバンプと基板電極の接続が不十分となり、接
続信頼性に劣るものとなる。The layer of the thermosetting resin 32 is formed, for example, by coating. The coating may be performed at room temperature or under heating. Although the thickness is not particularly limited, the height is arbitrarily selected depending on the height of the bump (generally, 30 to 120 μm, but the shape and material of the bump, and further, the material of the electrode to be joined). -30 μm to +20
It is preferable that the film is formed as uniformly as possible in the range of μm. If the coating thickness is too thin, voids are formed around the bump periphery at the time of bump connection, and the sealing reliability is reduced. If the coating thickness is too large, the connection between the bump and the substrate electrode becomes insufficient due to the pressure applied during the connection of the bump, resulting in poor connection reliability.
【0014】熱硬化性樹脂32の塗布は通常の手段によ
り行われる。具体的に例示すれば、スクリーン印刷法、
ローラーコーティング法、カーテンコーティング法、ド
クターブレード法、ディスペンサ法、スピンコート法等
で液状樹脂を塗布する方法である。 〔ラミネート工程(iii) 〕この場合に用いるフレキシブ
ル配線基板2の構造についての制限はないが、低コスト
でチップサイズパッケージを作るという本発明の目的に
照らすと、ハンダボール搭載部が予め穴明け加工されて
おり(図2において番号29で示すものが穴明け加工に
よりあけられた貫通穴である)、素子側に回路部を有す
る片面板が好ましい。フリップチップ接続工程での温度
に耐えるため、フレキシブル配線基板のフィルム基材は
ポリイミドフィルムであることが好ましい。素子と回路
の絶縁のために、フリップチップ接続しない箇所の回路
はカバーレイ層で保護されていることが好ましい。The application of the thermosetting resin 32 is performed by ordinary means. Specific examples include screen printing,
This is a method of applying a liquid resin by a roller coating method, a curtain coating method, a doctor blade method, a dispenser method, a spin coating method, or the like. [Laminating step (iii)] Although there is no limitation on the structure of the flexible wiring board 2 used in this case, in view of the object of the present invention of producing a chip size package at low cost, the solder ball mounting portion is pre-drilled. (Those indicated by reference numeral 29 in FIG. 2 are through holes formed by drilling), and a single-sided plate having a circuit portion on the element side is preferable. In order to withstand the temperature in the flip chip connection step, the film substrate of the flexible wiring board is preferably a polyimide film. In order to insulate the element and the circuit, it is preferable that the circuit not connected to the flip chip is protected by the coverlay layer.
【0015】フリップチップ接続のためのハンダ溶融を
フレキシブル配線基板2側のハンダで行うために、ま
た、ハンダ接続の信頼性をより向上させるために、表面
回路部のうちの少なくともフリップチップ接続部分がハ
ンダプリコートされていることが好ましい。ハンダプリ
コートは、たとえば、ハンダメッキ法やハンダディップ
法のほか、スーパーソルダ法やスーパージャフィット法
などのSSD法により行うことができる。In order to perform the solder melting for the flip-chip connection with the solder on the flexible wiring board 2 side and to further improve the reliability of the solder connection, at least the flip-chip connection portion of the surface circuit portion is required. It is preferable that the solder is pre-coated. Solder pre-coating can be performed, for example, by an SSD method such as a super solder method or a super Jafit method, in addition to a solder plating method or a solder dip method.
【0016】フレキシブル配線基板2は、巻き取りリー
ルから連続的に供給され、連続的に以後の工程に移され
るようにすると、チップサイズパッケージ製造の連続化
(リール・ツー・リール化)が可能になり、一層の低コ
スト化が実現出来る。この場合、一貫的連続化も良い
が、一度巻き取ってから、アフターキュア、ボールマウ
ント、パンチングに入っても良い。If the flexible wiring board 2 is continuously supplied from a take-up reel and is continuously transferred to the subsequent steps, it is possible to make the chip size package production continuous (reel-to-reel). Therefore, further cost reduction can be realized. In this case, continuous continuation is good, but after winding once, after-curing, ball mounting, and punching may be performed.
【0017】フレキシブル配線基板2は、その接続部を
半導体素子のバンプに位置合わせしてラミネートされ
る。ラミネートは、気泡を巻き込むことを防止するため
に減圧下で行うことが好ましい。減圧条件としては、た
とえば500Torr以下、好ましくは100Torr以下であ
る。減圧度が不十分であると、接続時にボイドを巻き込
む可能性があり封止信頼性が低下するおそれがある。 〔フリップチップ接続工程(iv)〕ラミネート終了後に
は、フリップチップ接続によって半導体回路と配線基板
回路の電気的接続を行う。フリップチップ接続は、たと
えば、ハンダバンプの溶融による方法、金バンプとハン
ダプリコートをハンダプリコートを溶融させて接続する
方法、金バンプを加圧によりメカニカルに接続する方
法、銀ペーストにより接続する方法等により行う。本発
明では、接続信頼性の点から、ハンダの溶融過程を経て
達成されることが好ましい。ハンダ溶融方法としては、
ハンダリフローを用いてハンダ溶融させる方法もある
が、本発明では、ラミネート状態ですでに封止材が充填
された形になっており、ハンダリフロー法では接続信頼
性が低下してしまうので、加圧・加熱によってフリップ
チップ接続を行うことが必要である。この加圧・加熱は
ボンダーを用いる等の方法で行われる。The flexible wiring board 2 is laminated with its connection portions aligned with the bumps of the semiconductor element. The lamination is preferably performed under reduced pressure to prevent air bubbles from being entrained. The reduced pressure condition is, for example, 500 Torr or less, preferably 100 Torr or less. If the degree of pressure reduction is insufficient, voids may be involved during connection, and sealing reliability may be reduced. [Flip Chip Connection Step (iv)] After lamination, electrical connection between the semiconductor circuit and the wiring board circuit is performed by flip chip connection. Flip chip connection is performed by, for example, a method of melting solder bumps, a method of connecting a gold bump and a solder precoat by melting a solder precoat, a method of mechanically connecting a gold bump by pressure, a method of connecting with a silver paste, and the like. . In the present invention, from the viewpoint of connection reliability, it is preferably achieved through a solder melting process. As the solder melting method,
Although there is a method of melting the solder using solder reflow, in the present invention, the sealing material is already filled in a laminated state, and the connection reliability is reduced by the solder reflow method. It is necessary to perform flip chip connection by pressure and heating. This pressurization / heating is performed by a method such as using a bonder.
【0018】この工程を、図2に基づいて詳しく説明す
る。この工程(フリップチップボンディング)は、加圧
しながら加熱することによってバンプによるフリップチ
ップ接続を特徴としている。これを順を追って説明する
と、まず、上記工程でワーク3のバンプ11とフレキシ
ブル配線基板2上の接続電極21とが対向するように位
置合わせされたものを、例えば、台4上で図2に太い矢
印で示すように加圧しつつ、加熱を行う。加圧条件は、
特に限定しないが、1バンプ当たり0.1〜100g程
度が好ましい。バンプ11と基板電極21の接触が完了
した後、さらに温度を上げる等して、ハンダを溶融させ
ることにより、電気的接続を完了させる。ハンダ溶融状
態では、実質的には加圧は不要でクリアランスを一定に
保つことが好ましいが、必要に応じて加圧を継続しても
よい。This step will be described in detail with reference to FIG. This step (flip chip bonding) is characterized by flip chip connection by bumps by heating while applying pressure. This will be described in order. First, in the above-described process, the bumps 11 of the work 3 and the connection electrodes 21 on the flexible wiring board 2 are aligned so as to face each other. Heating is performed while applying pressure as indicated by thick arrows. Pressurization condition is
Although not particularly limited, it is preferable to be about 0.1 to 100 g per bump. After the contact between the bump 11 and the substrate electrode 21 is completed, the electrical connection is completed by melting the solder by further raising the temperature or the like. In the molten solder state, it is substantially unnecessary to apply pressure and it is preferable to keep the clearance constant. However, if necessary, the pressure may be continued.
【0019】本発明では、上記一連のフリップチップ接
続時の加熱により、熱硬化性樹脂層がゲル化状態に達し
ている。ゲル化状態に達していないと、必要な信頼性が
得られなかったり、後の工程での不具合が生じたりす
る。ゲル化状態に達する要件は、樹脂組成、加熱温度、
加熱時間等に依存するため、最適条件は一義的ではな
い。In the present invention, the thermosetting resin layer has reached a gelled state due to the heating during the above-described series of flip chip connections. If the gelled state has not been reached, the required reliability cannot be obtained or a problem will occur in a later step. The requirements to reach the gel state are resin composition, heating temperature,
The optimum conditions are not unique because they depend on the heating time and the like.
【0020】本発明のフリップチップ接続工程は減圧下
で行うことが好ましい。バンプ被覆樹脂層と基板表面の
接触に起因するボイドを減少させることができるからで
ある。減圧条件は500Torr以下、好ましくは100To
rr以下である。減圧が不十分であると、接続時にボイド
を巻き込む可能性があり、封止信頼性が低下する場合が
ある。The flip chip connecting step of the present invention is preferably performed under reduced pressure. This is because voids caused by contact between the bump coating resin layer and the substrate surface can be reduced. Decompression condition is 500 Torr or less, preferably 100 To
rr or less. If the pressure reduction is insufficient, a void may be involved at the time of connection, and the sealing reliability may decrease.
【0021】フリップチップ接続時の加圧・加熱だけで
は熱硬化性樹脂がゲル化状態に至っていない場合には、
フリップチップ接続工程に続いて封止材樹脂のアフター
キュアを行うが、ゲル化状態に至っている場合であって
も、封止樹脂によるバンプの固定効果をより高めるため
に、アフターキュアを行うことが好ましい。硬化条件や
アフターキュア条件は、制限されるわけではないが、通
常、100〜160℃で30分〜3時間である。 〔チップサイズパッケージ切出工程(v) その他の工程〕
以上の工程で、複数個の集積回路が一括してフレキシブ
ル配線基板に接続されたワークが得られる。このワーク
を個々の素子単位のパッケージに切り出す工程と、外部
接続のためのハンダボール形成工程とを引き続き行う。
これら2つの工程の順序については、制限がなく、いず
れか一方を先に他方を後に行ってもよく、可能であれば
両工程を同時に行ってもよい。In the case where the thermosetting resin has not reached the gelled state only by pressurizing and heating at the time of flip chip connection,
After the flip chip connection step, after-curing of the sealing material resin is performed.Even when the gelling state is reached, after-curing may be performed to further enhance the effect of fixing the bumps by the sealing resin. preferable. The curing conditions and after-curing conditions are not limited, but are usually from 100 to 160 ° C. for 30 minutes to 3 hours. [Chip size package cutting process (v) Other processes]
Through the above steps, a work in which a plurality of integrated circuits are collectively connected to the flexible wiring board is obtained. The step of cutting the work into packages for each element and the step of forming solder balls for external connection are continuously performed.
There is no limitation on the order of these two steps, and either one may be performed first and the other performed later, and if possible, both steps may be performed simultaneously.
【0022】チップサイズパッケージとしては、通常、
実装時の信頼性を考慮してハンダボールを付けている。
ハンダボールのマウント工程は公知の方法で行うことが
できる。個々のパッケージ単位への切断工程は、タイシ
ングソー、ダイヤモンドカッター等のいわゆる機械的切
断機を用いる方法と、レーザーによる切断法とをそれぞ
れ単独で行うか、組み合わせて行う。As a chip size package, usually,
Solder balls are attached in consideration of reliability during mounting.
The solder ball mounting step can be performed by a known method. In the step of cutting into individual package units, a method using a so-called mechanical cutting machine such as a tying saw or a diamond cutter and a cutting method using a laser are performed individually or in combination.
【0023】図3は、本発明のチップサイズパッケージ
の製造方法で得られるCSPの断面図である。本発明の
チップサイズパッケージの製造方法は、複数の集積回路
が形成された半導体基板の外部接続用パッド上に外部接
続用バンプを形成し、このバンプ形成面に液状封止材を
塗布し、フレキシブル配線基板をラミネートするので、
複数の集積回路を有する半導体基板を使用して、一度に
複数のチップサイズパッケージを形成することができ
る。そして、上記基板を切り出すことにより個々のパッ
ケージを形成することができるのて、大幅な工程の簡易
化を図ることができると共に、実装時のアンダーフィル
材の充填が不要になり、信頼性の高いフリップチップ接
続を可能とする。FIG. 3 is a sectional view of a CSP obtained by the method of manufacturing a chip size package according to the present invention. The method of manufacturing a chip size package according to the present invention includes forming an external connection bump on an external connection pad of a semiconductor substrate on which a plurality of integrated circuits are formed, applying a liquid sealing material to the bump formation surface, Since the wiring board is laminated,
A plurality of chip size packages can be formed at once using a semiconductor substrate having a plurality of integrated circuits. Since individual packages can be formed by cutting out the substrate, it is possible to greatly simplify the process, and it becomes unnecessary to fill an underfill material at the time of mounting, thereby achieving high reliability. Enables flip-chip connection.
【0024】図3に示すごとく、上記工程で得られたチ
ップサイズパッケージBは、複数の集積回路が形成され
た半導体基板の外部接続用パッド上に外部接続用バンプ
が形成され、このバンプ成形面には熱硬化性樹脂層が形
成されている。この半導体素子のバンプは、配線基板2
の表面に形成された半導体接続用電極パターン21にフ
リップチップ接続されている。配線基板2の裏面にはハ
ンダボール接続用パッドを有し、これらがフレキシブル
配線基板2の貫通穴(図2に番号29で示す)を介して
半導体接続用パターン21と電気的に接続されてなる。As shown in FIG. 3, in the chip size package B obtained in the above process, external connection bumps are formed on external connection pads of a semiconductor substrate on which a plurality of integrated circuits are formed. Is formed with a thermosetting resin layer. The bump of this semiconductor element is
Is flip-chip connected to the semiconductor connection electrode pattern 21 formed on the surface of the substrate. Solder ball connection pads are provided on the back surface of the wiring board 2, and these are electrically connected to the semiconductor connection pattern 21 through through holes (indicated by reference numeral 29 in FIG. 2) of the flexible wiring board 2. .
【0025】図中の番号12は封止用熱硬化性樹脂の層
を表す。本発明者の開発したチップサイズパッケージの
製造方法を使用することにより、CSPの製造工程全体
の簡略化と低コスト化を図ることができる。 −チップサイズパッケージ製造工程の具体例− 図4、5は連続式の製造例を示している。図4はその全
体を、図5(a)はコータでの断面の一部を、図5
(b)はコータからラミネートまでの部分を拡大して示
す。右端の準備台上に置かれたバンプ付きウエハー3
を、吸着式ホイスト81が定速コンベア82上に次々と
移す。定速コンベア82は案内溝61内に設置されてい
る。この案内溝61内で、バンプ付きウエハー3が定速
コンベア82上を次々と流れて行く。コータ62がま
ず、ホッパHから供給される液状の熱硬化性樹脂32
を、ウエハー3のバンプ形成面に塗布する。その下流
で、ラミネートロール63がリールRから連続的に供給
されるフレキシブル配線基板2を、ウエハー3の熱硬化
性樹脂塗布層上にラミネートする。さらにその下流で、
カッタ85がフレキシブル配線基板2を切り出す。さら
に加熱加圧した後、カッタ64が個別のチップサイズパ
ッケージBを切り出し、最終製品とする。Reference numeral 12 in the figure indicates a thermosetting resin layer for sealing. By using the method of manufacturing a chip size package developed by the present inventors, the entire CSP manufacturing process can be simplified and the cost can be reduced. -Specific Example of Chip Size Package Manufacturing Process- FIGS. 4 and 5 show a continuous type manufacturing example. FIG. 4 shows the entire structure, FIG. 5A shows a part of a cross section of the coater, and FIG.
(B) shows an enlarged portion from the coater to the laminate. Wafer 3 with bumps on the rightmost preparation table
Are successively transferred onto a constant speed conveyor 82 by a suction type hoist 81. The constant speed conveyor 82 is installed in the guide groove 61. In the guide groove 61, the wafer 3 with bumps flows on the constant-speed conveyor 82 one after another. First, the coater 62 is supplied with the liquid thermosetting resin 32 supplied from the hopper H.
Is applied to the bump formation surface of the wafer 3. On the downstream side, the flexible wiring board 2 to which the laminating roll 63 is continuously supplied from the reel R is laminated on the thermosetting resin coating layer of the wafer 3. Further downstream,
The cutter 85 cuts out the flexible wiring board 2. After further heating and pressurizing, the cutter 64 cuts out the individual chip size package B to obtain a final product.
【0026】図6はバッチ式の製造例を示している。右
端の準備台上に置かれたバンプ付きウエハー3を、吸着
式ホイスト71が塗装準備台に次々と移す。コータ72
が、ホッパHから供給される熱硬化性樹脂32を、ウエ
ハー3のバンプ形成面に塗布する。塗布を終えたウエハ
ー3を、吸着式ホイスト73がラミネート準備台に次々
と移す。そして、ラミネートロール74がリールRから
供給されるフレキシブル配線基板2を、ウエハー3の熱
硬化性樹脂塗布層上にラミネートする。最後に、カッタ
75がフレキシブル配線基板2を切り出す。さらに加熱
加圧した後、個別のチップサイズパッケージBを切り出
し、最終製品とする。FIG. 6 shows a production example of a batch type. The suction type hoist 71 transfers the bumped wafers 3 placed on the rightmost preparation table to the coating preparation table one after another. Coater 72
Applies the thermosetting resin 32 supplied from the hopper H to the bump forming surface of the wafer 3. The suction type hoist 73 transfers the coated wafer 3 to the lamination preparation table one after another. Then, the flexible wiring board 2 supplied from the reel R by the laminating roll 74 is laminated on the thermosetting resin coating layer of the wafer 3. Finally, the cutter 75 cuts out the flexible wiring board 2. After further heating and pressurizing, an individual chip size package B is cut out to obtain a final product.
【0027】[0027]
【実施例】以下に実施例により、本発明をさらに詳細に
説明する。 −実施例1− 表層にアルミ配線パターンを有し、1素子単位が8×9
mmの素子が全面に多数個形成されている、4インチ(4
inch)シリコンウェハーを準備した。このウェハー上の
各素子は、その4周辺部の外部接続用パッドに、外部接
続用共晶ハンダバンプを160個有し、ハンダバンプ高
さが70μmであった。ハンダバンプは30μmφハン
ダワイヤを用いて、80μmφでハンダスタッドバンプ
を形成し、高さ70μmとなるように平坦化処理を施し
て作ったものである。このウェハーをダイシングして、
上記素子単位を3列×10列で30個有する、24mm×
90mm寸法のワークを切り出した。The present invention will be described in more detail with reference to the following examples. -Example 1- An aluminum wiring pattern on the surface layer and one element unit is 8 × 9
4 inch (4 mm)
inch) A silicon wafer was prepared. Each element on this wafer had 160 external connection eutectic solder bumps on the external connection pads at four peripheral portions, and the solder bump height was 70 μm. The solder bump is formed by forming a solder stud bump at 80 μmφ using a 30 μmφ solder wire and performing a flattening process to a height of 70 μm. Dicing this wafer,
24 mm x with 30 element units in 3 rows x 10 rows
A 90 mm work was cut out.
【0028】一方、ポリイミド材をベースにして、最終
パッケージのハンダボール搭載部に予め0.3mmφの穴
明けを行い、通常のTAB工程を通して35mm幅で、フ
レキシブル配線基板を作製した。このフレキシブル配線
基板の回路表面に対して、フリップチップ接続される部
分以外の回路部分はポリイミド系レジストによるカバー
レイ層で被覆保護すると同時に、フリップチップ接続す
る回路部分はハンダプリコート(スーパージャフィット
法、厚み20μm)を施した。On the other hand, a 0.3 mmφ hole was previously drilled in the solder ball mounting portion of the final package using a polyimide material as a base, and a flexible wiring board having a width of 35 mm was manufactured through a normal TAB process. On the circuit surface of this flexible wiring board, the circuit part other than the part to be flip-chip connected is covered and protected with a coverlay layer made of polyimide-based resist, and the circuit part to be flip-chip connected is solder pre-coated (Super Jafit method, (Thickness: 20 μm).
【0029】ワークのバンプ形成面に市販のアンダーフ
ィル材CV5183F(常温で液状の熱硬化性樹脂、松
下電工社製)をローラーコーティングした。コーティン
グ厚みを測定したところ、70〜120μmの範囲であ
り、その平均値は80μmであった。アンダーフィル材
コーティングされたワークとフレキシブル配線基板をT
ABスプロケットガイドにより位置合わせしつつラミネ
ートした。この間、クリアランスロールを通して余分な
樹脂を後方に押し出し処理した。A commercially available underfill material CV5183F (liquid thermosetting resin at room temperature, manufactured by Matsushita Electric Works, Ltd.) was roller-coated on the bump forming surface of the work. When the coating thickness was measured, it was in the range of 70 to 120 μm, and the average value was 80 μm. Underfill material coated work and flexible wiring board
Laminating was performed while aligning with the AB sprocket guide. During this time, excess resin was extruded backward through a clearance roll.
【0030】得られたラミネート品を平行板加圧できる
ボンディング装置で5g/バンプの圧力で140℃、3
0秒間、加熱、加圧してハンダバンプを基板側電極に押
し付けるようにして接触させた。この接触状態でのクリ
アランスを維持したまま220℃、30秒間、加熱し
た。この操作により、熱硬化性封止樹脂層がゲル化状態
となった。全体を150℃/2hr乾燥機内に入れてア
フターキュアを行った。得られた製品表面にボールマウ
ンタを用いて0.3mmφハンダボールを形成させた後、
ダイヤモンドカッターを用いて個別のチップサイズパッ
ケージに切断することにより、CSPを得た。各CSP
を電気的に検査したところ、すべてのフリップチップ接
続は正常であった。The obtained laminate is pressed at 140 ° C. under a pressure of 5 g / bump using a bonding apparatus capable of pressing a parallel plate.
The solder bump was brought into contact with the substrate side electrode by heating and pressing for 0 seconds to press the solder bump against the substrate side electrode. Heating was performed at 220 ° C. for 30 seconds while maintaining the clearance in this contact state. By this operation, the thermosetting sealing resin layer was in a gel state. The whole was put in a dryer at 150 ° C. for 2 hours, and after-cured. After forming a 0.3mmφ solder ball on the obtained product surface using a ball mounter,
The CSP was obtained by cutting into individual chip size packages using a diamond cutter. Each CSP
Was electrically tested and all flip chip connections were normal.
【0031】−実施例2− 実施例1において、ボールマウンタでハンダボールを形
成する工程をダイヤモンドカッターによる個別切断の後
に行ったこと以外は実施例1と同様にして、CSPを得
た。 −実施例3− 実施例1において、ワークとしてダイシングした24mm
×90mmのものに代えて4インチ・ウェハーそのままを
用いるとともに、ポリイミド基材のフレキシブル配線基
板に代えてスルホールタイプの両面フレキシブル回路基
板を使用し、アンダーフィル塗布し、フレキシブル回路
板を重ね合わせてから、ローラーを用いて厚さ制御とラ
ミネートを同時に行ったこと以外は実施例1と同様にし
て、CSPを得た。Example 2 A CSP was obtained in the same manner as in Example 1, except that the step of forming solder balls with a ball mounter was performed after individual cutting with a diamond cutter. Example 3 24 mm diced as a work in Example 1
Use a 4-inch wafer as it is in place of the × 90mm one, and use a through-hole type double-sided flexible circuit board instead of the polyimide-based flexible wiring board, apply underfill, and stack the flexible circuit boards. A CSP was obtained in the same manner as in Example 1 except that the thickness control and lamination were performed simultaneously using a roller.
【0032】−実施例4− 実施例1のバンプ形成方法に代えて25μmAuワイヤ
ーを用い、バンプ径60μmφ、平坦化処理後のバンプ
高さを60μmとしたこと以外は実施例1と同様にし
て、CSPを得た。 −実施例5− 実施例1において、基板側のハンダプリコートされてい
ないものを使用し、接続温度を220℃から280℃に
代えたこと以外は実施例1と同様にして、CSPを得
た。Example 4 A 25 μm Au wire was used instead of the bump forming method of Example 1, the bump diameter was 60 μm, and the bump height after the flattening treatment was 60 μm. CSP was obtained. -Example 5-A CSP was obtained in the same manner as in Example 1 except that the substrate side was not solder precoated and the connection temperature was changed from 220 ° C to 280 ° C.
【0033】−実施例6− 実施例1において、ローラーコーティング条件の変更に
より樹脂コーティング厚みを40μm〜90μm、平均
値50μmとしたこと以外は実施例1と同様にしてCS
Pを得た。このコーティング厚みの平均値50μmは、
ハンダバンプ高さ(70μm)に対して−20μmであ
る。Example 6 The procedure of Example 1 was repeated, except that the resin coating thickness was changed from 40 μm to 90 μm and the average value was changed to 50 μm by changing the roller coating conditions.
P was obtained. The average value of this coating thickness of 50 μm is
It is -20 μm with respect to the solder bump height (70 μm).
【0034】−実施例7− 実施例1において、ローラーコーティング条件の変更に
より樹脂コーティング厚みを80μm〜130μm、平
均値90μmとしたこと以外は実施例1と同様にして、
CSPを得た。このコーティング厚みの平均値90μm
は、ハンダバンプ高さ(70μm)に対して+20μm
であった。Example 7 In the same manner as in Example 1, except that the resin coating thickness was changed to 80 μm to 130 μm and the average value to 90 μm by changing the roller coating conditions,
CSP was obtained. Average value of this coating thickness 90μm
Is +20 μm with respect to the solder bump height (70 μm)
Met.
【0035】−実施例8− 実施例3において、ローラーによるラミネートを100
Torrの減圧下で行ったこと以外は実施例3と同様にし
て、CSPを得た。以上、実施例1〜8で得られた有効
CSP(初期のウェハー段階でバッドマークを施されて
いなかった部分CSP)に対して電気的接続チェックを
行った結果を表1に示す。この電気的接続チェックは、
バンプの導通接続確認で、形成された全てのバンプが設
計どおり導通しているという基準で良品と判断した。Example 8 In Example 3, the lamination by a roller was performed for 100 hours.
A CSP was obtained in the same manner as in Example 3 except that the CSP was performed under reduced pressure of Torr. Table 1 shows the results of the electrical connection check performed on the effective CSPs (partial CSPs that were not subjected to the bad mark in the initial wafer stage) obtained in Examples 1 to 8 above. This electrical connection check
By checking the connection of the bumps, it was determined that the bumps were non-defective on the basis that all the formed bumps were conducting as designed.
【0036】[0036]
【表1】 [Table 1]
【0037】表1において、有効CSPに対して、良品
数が有効CSP数に近いほど良いパッケージであり、有
効CSPと同じであるのが最も良いパッケージである。In Table 1, the better the number of non-defective products is closer to the number of effective CSPs, the better the package is, and the best package is the same as the effective CSP.
【0038】[0038]
【発明の効果】請求項1〜11の発明によれば、チップ
サイズパッケージの製造するにあたり、複数の集積回路
を一括して処理するので、個別チップの切断後にパッケ
ージ化を行う従来法に対して、生産性高く、且つ、歩留
りが高くパッケージを製造することができる。According to the first to eleventh aspects of the present invention, a plurality of integrated circuits are collectively processed in manufacturing a chip size package. The package can be manufactured with high productivity and high yield.
【0039】請求項3の発明によれば、上記効果に加
え、より一層、生産コストを低減できると言う効果も得
られる。請求項5〜8の発明によれば、上記効果に加
え、より一層、信頼性が高く、品質の良いチップサイズ
パッケージを得ることが出来ると言う効果も得られる。
請求項8の発明によれば、特に、半導体基板とフレキシ
ブル配線板との間の隙間がより確実に封止され、しか
も、バンプと基板電極との電気的接続不良を起こしにく
いと言う効果も得られる。According to the third aspect of the present invention, in addition to the above-described effects, an effect that the production cost can be further reduced can be obtained. According to the fifth to eighth aspects of the present invention, in addition to the above-described effects, an effect is obtained that a highly reliable and high-quality chip size package can be obtained.
According to the invention of claim 8, in particular, there is obtained an effect that the gap between the semiconductor substrate and the flexible wiring board is more reliably sealed, and furthermore, it is difficult to cause a poor electrical connection between the bump and the substrate electrode. Can be
【0040】請求項11の発明によれば、上記効果に加
え、効率良く、チップサイズパッケージを製造できると
言う効果も得られる。According to the eleventh aspect of the present invention, in addition to the above effects, an effect that a chip size package can be manufactured efficiently can be obtained.
【図1】本発明にかかるチップサイズパッケージの製造
方法の一実施形態を表す工程図。FIG. 1 is a process chart illustrating an embodiment of a method for manufacturing a chip size package according to the present invention.
【図2】本発明におけるフリップチップ工程を表す側断
面図。FIG. 2 is a side sectional view showing a flip chip process in the present invention.
【図3】本発明により得られたチップサイズパッケージ
の具体例を示す断面図。FIG. 3 is a sectional view showing a specific example of a chip size package obtained by the present invention.
【図4】本発明の具体例を表す工程図。FIG. 4 is a process chart showing a specific example of the present invention.
【図5】その具体例の正面断面図(a)と側断面図
(b)。FIG. 5 is a front sectional view (a) and a side sectional view (b) of the specific example.
【図6】本発明の別の具体例を表す工程図。FIG. 6 is a process chart showing another specific example of the present invention.
【図7】従来の半導体装置の実装方法を表す側断面図。FIG. 7 is a side sectional view showing a conventional method for mounting a semiconductor device.
1 半導体素子 11 バンプ 12 熱硬化性樹脂層 2 フレキシブル配線基板 21 電極 3 半導体基板からなるワーク DESCRIPTION OF SYMBOLS 1 Semiconductor element 11 Bump 12 Thermosetting resin layer 2 Flexible wiring board 21 Electrode 3 Work consisting of a semiconductor substrate
Claims (11)
続用パッド上に外部接続用バンプが形成された半導体基
板からなるワークを準備する工程(i) と、 前記ワークのバンプ形成面に液状封止材を塗布する工程
(ii)と、 前記ワークの樹脂塗布面にフレキシブル配線基板をラミ
ネートする工程(iii)と、 ラミネート後の前記ワークに対し、加熱・加圧によって
フリップチップ接続を行うとともに前記液状封止材をゲ
ル化させる工程(iv)と、 フリップチップ接続後の前記ワークから個別の集積回路
単位でチップサイズパッケージを切り出す工程(v) と、
を含む、チップサイズパッケージの製造方法。A step of preparing a work comprising a semiconductor substrate on which a plurality of integrated circuits are formed and having external connection bumps formed on external connection pads; and (i) preparing a work on a bump formation surface of the work. Step of applying liquid sealing material
(ii), a step (iii) of laminating a flexible wiring board on the resin-coated surface of the work, and performing a flip-chip connection by heating and pressurizing the work after lamination, and gelling the liquid sealing material. (Iv), and a step (v) of cutting out a chip size package in individual integrated circuit units from the work after flip chip connection,
And a method for manufacturing a chip size package.
ールをマウントする工程をも含む、請求項1に記載のチ
ップサイズパッケージの製造方法。2. The method according to claim 1, further comprising a step of mounting a solder ball after the step (iv) and before the step (v).
れたシリコンウェハーそのものである、請求項1または
2に記載のチップサイズパッケージの製造方法。3. The method according to claim 1, wherein said workpiece is a silicon wafer itself obtained after an integrated circuit forming step.
ボール搭載部が予め穴明け加工されている片面板を用い
る、請求項1から3までのいずれかに記載のチップサイ
ズパッケージの製造方法。4. The method for manufacturing a chip-size package according to claim 1, wherein a single-sided board in which a solder ball mounting portion is pre-drilled is used as the flexible wiring board.
る、フリップチップ接続が行われる部分以外の回路がカ
バーレイ層で保護されている、請求項1から4までのい
ずれかに記載のチップサイズパッケージの製造方法。5. The chip size package according to claim 1, wherein a circuit other than a portion to be flip-chip connected in a surface circuit portion of the flexible wiring board is protected by a coverlay layer. Production method.
の少なくともフリップチップ接続が行われる部分が予
め、ハンダプリコートされている、請求項1から5まで
のいずれかに記載のチップサイズパッケージの製造方
法。6. The method of manufacturing a chip-size package according to claim 1, wherein at least a portion of the surface circuit portion of the flexible wiring board where flip-chip connection is to be performed is pre-coated with solder. .
対し−30μm〜+20μmの範囲内にある、請求項1
から6までのいずれかに記載のチップサイズパッケージ
の製造方法。7. The method according to claim 1, wherein the average coating thickness of the liquid sealing material is in the range of −30 μm to +20 μm with respect to the bump height.
7. The method for manufacturing a chip-size package according to any one of items 1 to 6.
下で行われる、請求項1から7までのいずれかに記載の
チップサイズパッケージの製造方法。8. The method according to claim 1, wherein the lamination of the flexible wiring board is performed under reduced pressure.
達成される、請求項1から8までのいずれかに記載のチ
ップサイズパッケージの製造方法。9. The method according to claim 1, wherein the flip-chip connection is achieved by melting solder.
より、塗布された液状封止材がゲル化される、請求項1
から9までのいずれかに記載のチップサイズパッケージ
の製造方法。10. The liquid sealing material applied is gelled by heating and pressing in the flip chip connecting step.
10. The method for manufacturing a chip size package according to any one of items 1 to 9.
レキシブル配線基板が巻き取りリールから連続的に供給
され、連続的に以後の工程に移される、請求項1から1
0までのいずれかに記載のチップサイズパッケージの製
造方法。11. The laminating step (iii), wherein the flexible wiring substrate is continuously supplied from a take-up reel and is continuously transferred to a subsequent step.
0. The method for manufacturing a chip size package according to any one of 0 to 0.
Priority Applications (1)
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---|---|---|---|
JP11397798A JP3298618B2 (en) | 1998-04-23 | 1998-04-23 | Manufacturing method of chip size package |
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Publications (2)
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JPH11307587A true JPH11307587A (en) | 1999-11-05 |
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- 1998-04-23 JP JP11397798A patent/JP3298618B2/en not_active Expired - Fee Related
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