JPH11307474A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH11307474A
JPH11307474A JP10107565A JP10756598A JPH11307474A JP H11307474 A JPH11307474 A JP H11307474A JP 10107565 A JP10107565 A JP 10107565A JP 10756598 A JP10756598 A JP 10756598A JP H11307474 A JPH11307474 A JP H11307474A
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JP
Japan
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film
diffusion
wiring
copper
insulating film
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Application number
JP10107565A
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Japanese (ja)
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Makoto Motoyoshi
真 元吉
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Sony Corp
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Sony Corp
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of preventing a diffusion of copper into a semiconductor substrate or an element when a copper or copper alloy wire is used, of realizing high reliability and excellent characteristic, and of contriving to simplify a manufacture process, and its manufacture. SOLUTION: An element such as an n channel MOSFET, a p channel MOSFET or the like is provided on one main face of a semiconductor substrate 1, and a diffusion prevention film 11 such as SiN film is provided on the one main face where the element of the semiconductor substrate 1 is provided. An interlayer insulation film 12 such as, an SiO2 film is provided on the diffusion prevention film 11, and a wiring channel 13 and a connection hole 14 are provided in the interlayer insulation film 12. A diffusion prevention film 15 such as an SiN film is provided on a side face of the wiring channel 13 and the connection hole 14, and also a Cu film constituting a Cu channel wiring 17 is buried via a TiN/Ti film 16 as an underlayer barrier metal inside the wiring channel 13 and the connection hole 14.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特に、銅または銅合金配線を有す
る半導体装置およびその製造方法に関する。
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having copper or copper alloy wiring and a method of manufacturing the same.

【0002】[0002]

【従来の技術】ULSI(Ultra Large Scale Integrat
ed-circuit)のような高集積化の進んだ半導体装置で
は、デバイスの高速化の要求だけでなく、消費電力の増
大によって深刻化する配線のエレクトロマイグレーショ
ンに対して高い信頼性が要求されている。
2. Description of the Related Art ULSI (Ultra Large Scale Integrat)
In highly integrated semiconductor devices such as ed-circuits, not only demands for high-speed devices, but also high reliability for wiring electromigration, which is becoming more serious due to increased power consumption, is required. .

【0003】デバイスの動作速度は、一般にRC遅延時
間により表されるので、層間絶縁膜の低誘電率化による
配線容量Cの改善と共に、低抵抗金属による配線抵抗R
の低下が必要とされている。LSIの配線材料として一
般的なアルミニウム(Al)合金、例えばAl−0.5
%Cu合金またはAl−1%Si合金などは、比抵抗が
2.5〜3.2μΩcmである。これに対して、銅(C
u)は比抵抗が1.8μΩcmであり、上述のAl合金
に比べて比抵抗が低く、配線材料として用いた場合、デ
バイスの高速化に有利である。また、Cu配線は、エレ
クトロマイグレーション耐性に関してもAl合金配線の
2〜3倍程度高い耐性を有しており、信頼性の面でも優
れている。
Since the operation speed of a device is generally represented by an RC delay time, the wiring capacitance C is improved by lowering the dielectric constant of an interlayer insulating film, and the wiring resistance R is reduced by a low-resistance metal.
Is required. Common aluminum (Al) alloy as an LSI wiring material, for example, Al-0.5
% Cu alloy or Al-1% Si alloy has a specific resistance of 2.5 to 3.2 μΩcm. In contrast, copper (C
u) has a specific resistance of 1.8 μΩcm, is lower in specific resistance than the above-described Al alloy, and is advantageous in increasing the speed of a device when used as a wiring material. Further, the Cu wiring has about 2-3 times higher electromigration resistance than the Al alloy wiring, and is also excellent in reliability.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、Cu
は、比較的低温でも、シリコン(Si)基板中や二酸化
シリコン(SiO2 )膜中に容易に拡散するため、例え
ばMOSFETのような半導体装置においてCu配線を
用いた場合、この配線中のCuが、Si基板中、ゲート
絶縁膜または層間絶縁膜として用いられるSiO2 膜中
に拡散することにより、ゲート絶縁膜破壊、MOSFE
Tのしきい値変動、デバイスの接合リークなどを引き起
こすという問題がある。
SUMMARY OF THE INVENTION However, Cu
Is easily diffused into a silicon (Si) substrate or a silicon dioxide (SiO 2 ) film even at a relatively low temperature. For example, when a Cu wiring is used in a semiconductor device such as a MOSFET, Cu in the wiring is , The gate insulating film is broken by diffusion into the SiO 2 film used as the gate insulating film or the interlayer insulating film in the Si substrate,
There is a problem of causing a threshold variation of T, a junction leak of the device, and the like.

【0005】一方で、配線の微細化をより簡便なプロセ
スにより実現できる方法として、いわゆる溝配線技術が
盛んに検討されている。ここで、溝配線とは、層間絶縁
膜の配線形成予定部に所定の配線溝を形成し、この配線
溝の内部にCuまたはCu合金などの配線材料を埋め込
みながら成膜した後、例えば化学機械研磨(CMP)法
などにより、配線溝以外の部分に成膜された配線材料を
除去して、配線溝の内部だけに配線材料を残すことによ
り形成された配線をいう。
On the other hand, a so-called grooved wiring technique has been actively studied as a method for realizing finer wiring by a simpler process. Here, the term “groove wiring” refers to a method in which a predetermined wiring groove is formed in a wiring forming portion of an interlayer insulating film, and a film is formed while embedding a wiring material such as Cu or a Cu alloy in the inside of the wiring groove. A wiring formed by removing a wiring material formed in a portion other than the wiring groove by a polishing (CMP) method or the like and leaving the wiring material only inside the wiring groove.

【0006】CuまたはCu合金からなる溝配線におい
ては、通常、Cuの拡散を防止するために、その上部が
Cuの拡散を防止する導電膜によりキャップされる。し
かしながら、溝配線の上部が他の導電膜によりキャップ
された構造を実現することは必ずしも容易ではなく、製
造プロセスが複雑になるという問題があった。
[0006] In a trench wiring made of Cu or a Cu alloy, the upper portion is usually capped with a conductive film for preventing the diffusion of Cu in order to prevent the diffusion of Cu. However, it is not always easy to realize a structure in which the upper portion of the trench wiring is capped with another conductive film, and there is a problem that the manufacturing process becomes complicated.

【0007】したがって、この発明の目的は、銅または
銅合金配線を用いた場合に、半導体基板中や素子中への
銅の拡散を防止することができ、高い信頼性および良好
な特性を実現することができると共に、製造プロセスの
簡略化を図ることができる半導体装置およびその製造方
法を提供することにある。
Therefore, an object of the present invention is to prevent the diffusion of copper into a semiconductor substrate or an element when copper or a copper alloy wiring is used, thereby realizing high reliability and good characteristics. It is another object of the present invention to provide a semiconductor device and a method for manufacturing the semiconductor device, which can simplify the manufacturing process.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するため
に、この発明の第1の発明は、一主面に素子が設けられ
た半導体基板と、半導体基板の一主面上に素子を覆うよ
うにして設けられた層間絶縁膜と、層間絶縁膜に設けら
れた配線溝および/または接続孔の内部に埋め込まれた
銅または銅合金配線とを有する半導体装置において、半
導体基板の一主面と層間絶縁膜との間に、銅の拡散を防
止するための拡散防止膜が設けられていることを特徴と
するものである。
According to a first aspect of the present invention, there is provided a semiconductor substrate having an element provided on one main surface, and a device covering the element on one main surface of the semiconductor substrate. A semiconductor device having an interlayer insulating film provided as described above, and copper or copper alloy wiring buried in wiring trenches and / or connection holes provided in the interlayer insulating film. A diffusion preventing film for preventing copper diffusion is provided between the interlayer insulating film and the interlayer insulating film.

【0009】この発明の第2の発明による半導体装置の
製造方法は、一主面に素子が形成された半導体基板の一
主面上に、銅の拡散を防止する拡散防止膜を形成する工
程と、拡散防止膜上に層間絶縁膜を形成する工程と、層
間絶縁膜に配線溝および/または接続孔を形成する工程
と、配線溝および/または接続孔の内部に銅または銅合
金配線を埋め込む工程とを有することを特徴とするもの
である。
A method of manufacturing a semiconductor device according to a second aspect of the present invention includes a step of forming a diffusion prevention film for preventing diffusion of copper on one main surface of a semiconductor substrate having an element formed on one main surface. Forming an interlayer insulating film on the diffusion preventing film, forming a wiring groove and / or connection hole in the interlayer insulating film, and embedding copper or copper alloy wiring inside the wiring groove and / or connection hole. And characterized in that:

【0010】この発明において、拡散防止膜としては、
典型的には例えば窒化シリコン膜が用いられる。また、
半導体基板としては、典型的には例えばシリコン基板が
用いられ、層間絶縁膜としては、典型的には例えば二酸
化シリコン膜が用いられる。
[0010] In the present invention, as the diffusion preventing film,
Typically, for example, a silicon nitride film is used. Also,
As the semiconductor substrate, for example, a silicon substrate is typically used, and as the interlayer insulating film, for example, a silicon dioxide film is typically used.

【0011】この発明において、素子は、典型的には、
例えば、半導体基板上のゲート絶縁膜と、ゲート絶縁膜
上のゲート電極と、ゲート電極の両側の半導体基板中の
拡散層とからなる電界効果トランジスタであるが、これ
以外にも、例えばバイポーラトランジスタやダイオード
などであってもよい。また、半導体基板に複数の素子が
設けられていてもよく、この場合、電界効果トランジス
タおよびバイポーラトランジスタのように異なる素子が
混載されていてもよい。
In the present invention, the element is typically
For example, a field-effect transistor including a gate insulating film on a semiconductor substrate, a gate electrode on the gate insulating film, and a diffusion layer in the semiconductor substrate on both sides of the gate electrode, other than this, for example, a bipolar transistor or It may be a diode or the like. Further, a plurality of elements may be provided on the semiconductor substrate, and in this case, different elements such as a field effect transistor and a bipolar transistor may be mounted together.

【0012】上述のように構成されたこの発明によれ
ば、一主面に素子が設けられた半導体基板の一主面と層
間絶縁膜との間に、銅の拡散を防止するための拡散防止
膜が設けられていることにより、銅または銅合金配線に
含まれる銅が、素子中および半導体基板中に拡散するこ
とを防止することができる。これにより、半導体装置の
信頼性の向上が図られると共に、銅の拡散により特性が
劣化するのを防止することができる。また、この拡散防
止膜により素子中および半導体基板中への銅の拡散が防
止されるので、銅または銅合金配線の上部に銅の拡散を
防止するキャップ膜を設ける必要がなくなるため、製造
プロセスの簡略化を図ることができる。
According to the present invention constructed as described above, diffusion prevention for preventing diffusion of copper between one main surface of a semiconductor substrate having an element provided on one main surface and an interlayer insulating film. The provision of the film can prevent copper contained in the copper or copper alloy wiring from diffusing into the element and the semiconductor substrate. Thereby, the reliability of the semiconductor device can be improved, and the characteristics can be prevented from being deteriorated due to the diffusion of copper. In addition, since the diffusion preventing film prevents the diffusion of copper into the element and the semiconductor substrate, it is not necessary to provide a cap film for preventing the diffusion of copper above the copper or copper alloy wiring. Simplification can be achieved.

【0013】[0013]

【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。なお、実施形態の全
図において、同一または対応する部分には同一の符号を
付す。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. In all the drawings of the embodiments, the same or corresponding portions are denoted by the same reference numerals.

【0014】図1は、この発明の一実施形態による半導
体装置の断面図である。この半導体装置は、半導体基板
上にnチャネルMOSFETおよびpチャネルMOSF
ETが設けられたCMOS集積回路(IC)である。
FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention. This semiconductor device has an n-channel MOSFET and a p-channel MOSFET on a semiconductor substrate.
It is a CMOS integrated circuit (IC) provided with ET.

【0015】図1に示すように、この半導体装置におい
ては、例えば低抵抗のSi基板のような半導体基板1
に、pウエル2およびnウエル3が設けられている。半
導体基板1の表面には、例えばSiO2 膜からなるフィ
ールド絶縁膜4が選択的に設けられ、これにより素子間
分離が行われている。pウエル2中のフィールド絶縁膜
4の下側には、例えばp+ 型のチャネルストップ領域
(図示せず)が設けられている。
As shown in FIG. 1, in this semiconductor device, a semiconductor substrate 1 such as a low-resistance Si substrate is used.
, A p-well 2 and an n-well 3 are provided. A field insulating film 4 made of, for example, a SiO 2 film is selectively provided on the surface of the semiconductor substrate 1, thereby separating elements. Below the field insulating film 4 in the p well 2, for example, a p + type channel stop region (not shown) is provided.

【0016】フィールド絶縁膜4で囲まれた活性領域の
表面には、例えばSiO2 膜のようなゲート絶縁膜5が
設けられている。ゲート絶縁膜5上には、例えば多結晶
Si膜6aとこの上のタングステンシリサイド(WSi
2 )膜6bとからなる、いわゆるポリサイド構造のゲー
ト電極6が設けられている。このゲート電極6は、最下
層(1層目)の配線を構成する。このゲート電極6を構
成する多結晶Si膜6aの厚さは例えば70nmであ
り、WSi2 膜6bの厚さは例えば100nmである。
また、多結晶Si膜6aには、抵抗値を低減するために
例えばリン(P)のようなn型不純物が高濃度にドープ
されている。ゲート電極6上には、このゲート電極6と
同一形状の例えばSiO2 膜のようなオフセット絶縁膜
7が設けられている。このオフセット絶縁膜7の厚さは
例えば150nmである。ゲート電極6およびオフセッ
ト絶縁膜7の側面には、例えばSiO2 からなるサイド
ウォールスペーサ8が設けられている。
On the surface of the active region surrounded by the field insulating film 4, a gate insulating film 5 such as a SiO 2 film is provided. On the gate insulating film 5, for example, a polycrystalline Si film 6a and a tungsten silicide (WSi
2 ) A gate electrode 6 having a so-called polycide structure comprising the film 6b is provided. The gate electrode 6 constitutes the lowermost (first layer) wiring. The thickness of the polycrystalline Si film 6a forming the gate electrode 6 is, for example, 70 nm, and the thickness of the WSi 2 film 6b is, for example, 100 nm.
The polycrystalline Si film 6a is heavily doped with an n-type impurity such as phosphorus (P) in order to reduce the resistance value. On the gate electrode 6, an offset insulating film 7 such as a SiO 2 film having the same shape as the gate electrode 6 is provided. The thickness of the offset insulating film 7 is, for example, 150 nm. Sidewall spacers 8 made of, for example, SiO 2 are provided on side surfaces of the gate electrode 6 and the offset insulating film 7.

【0017】pウエル2のnチャネルMOSFET形成
領域において、フィールド絶縁膜4で囲まれた活性領域
中には、ゲート電極6およびサイドウォールスペーサ8
に対して自己整合的にn+ 型のソース領域9およびドレ
イン領域10が設けられている。これらのソース領域9
およびドレイン領域10は、それぞれ、サイドウォール
スペーサ8の下側の部分にn- 型の低不純物濃度部9
a,10aを有する。ゲート絶縁膜5、ゲート電極6、
+ 型のソース領域9およびn+ 型のドレイン領域10
によりnチャネルMOSFETが構成される。また、図
1には示されないが、pウエル2のウエルコンタクト用
拡散層形成領域において、フィールド絶縁膜4で囲まれ
た活性領域中には、p+ 型拡散層が設けられている。
In the p-well 2 n-channel MOSFET formation region, a gate electrode 6 and a sidewall spacer 8 are provided in an active region surrounded by the field insulating film 4.
An n + -type source region 9 and a drain region 10 are provided in a self-aligned manner. These source regions 9
And a drain region 10, respectively, n in the lower portion of the side wall spacers 8 - type lightly doped portion 9
a and 10a. A gate insulating film 5, a gate electrode 6,
n + type source region 9 and n + type drain region 10
Form an n-channel MOSFET. Although not shown in FIG. 1, a p + -type diffusion layer is provided in the active region surrounded by the field insulating film 4 in the well contact diffusion layer formation region of the p well 2.

【0018】一方、図1においては図示されないが、n
ウエル3のpチャネルMOSFET形成領域において、
フィールド絶縁膜4で囲まれた活性領域中には、ゲート
電極6およびサイドウォールスペーサ8に対して自己整
合的にp+ 型のソース領域およびドレイン領域が設けら
れている。これらのソース領域およびドレイン領域は、
それぞれ、サイドウォールスペーサ8の下側の部分にn
- 型の低不純物濃度部を有する。ゲート絶縁膜5、ゲー
ト電極6、p+ 型のソース領域およびp+ 型のドレイン
領域によりpチャネルMOSFETが構成されている。
また、nウエル3のウエルコンタクト用拡散層形成領域
おいて、フィールド絶縁膜4で囲まれた活性領域中に
は、n+ 型拡散層が設けられている。
On the other hand, although not shown in FIG.
In the p-channel MOSFET formation region of well 3,
In the active region surrounded by the field insulating film 4, p + -type source and drain regions are provided in self-alignment with the gate electrode 6 and the sidewall spacer 8. These source and drain regions are
Each of the lower portions of the sidewall spacers 8 has n
- having a low impurity concentration portion of the mold. The gate insulating film 5, the gate electrode 6, the p + -type source region and the p + -type drain region constitute a p-channel MOSFET.
In addition, in the well contact diffusion layer forming region of the n well 3, an n + type diffusion layer is provided in an active region surrounded by the field insulating film 4.

【0019】以上のように、半導体基板1の一主面に、
nチャネルMOSFETおよびpチャネルMOSFET
が設けられている。そして、この半導体装置において
は、この半導体基板1の一主面側の表面を覆うように、
すなわち、ゲート電極6上のオフセット絶縁膜7、サイ
ドウォールスペーサ8、ゲート電極6の両側のゲート絶
縁膜5およびフィールド絶縁膜4を覆うように、例えば
厚さ100nmのSiN膜からなる絶縁性の拡散防止膜
11が設けられている。この拡散防止膜11は、配線材
料のCuが、nチャネルMOSFETおよびpチャネル
MOSFETが設けられた半導体基板1中に拡散するの
を防止するためのものである。この拡散防止膜11上に
は、例えばSiO2 膜のような層間絶縁膜12が設けら
れている。この層間絶縁膜12の表面はほぼ平坦にされ
ており、活性領域に対応する半導体基板1上における層
間絶縁膜12の厚さは、例えば1200nmである。
As described above, one main surface of the semiconductor substrate 1
N-channel MOSFET and p-channel MOSFET
Is provided. Then, in the semiconductor device, the semiconductor substrate 1 is covered so as to cover the surface on the one main surface side.
That is, the insulating diffusion film made of, for example, a 100-nm-thick SiN film covers the offset insulating film 7 on the gate electrode 6, the sidewall spacers 8, the gate insulating film 5 on both sides of the gate electrode 6, and the field insulating film 4. The prevention film 11 is provided. The diffusion preventing film 11 is for preventing Cu as a wiring material from diffusing into the semiconductor substrate 1 provided with the n-channel MOSFET and the p-channel MOSFET. On the diffusion preventing film 11, an interlayer insulating film 12 such as a SiO 2 film is provided. The surface of the interlayer insulating film 12 is substantially flat, and the thickness of the interlayer insulating film 12 on the semiconductor substrate 1 corresponding to the active region is, for example, 1200 nm.

【0020】層間絶縁膜12の所定部分には、溝配線形
成用の配線溝13が設けられている。符号14は、ソー
ス領域およびドレイン領域などの半導体基板1に設けら
れた拡散層や、1層目の配線であるゲート電極6への接
続孔を示す。これらの接続孔14は、nチャネルMOS
FETのソース領域9およびドレイン領域10の上の所
定部分、pチャネルMOSFETのソース領域およびド
レイン領域(共に図示せず)の上の所定部分、pウエル
2のウエルコンタクト用のp+ 型拡散層(図示せず)の
上の所定部分およびnウエル3のウエルコンタクト用の
+ 型拡散層(図示せず)の上の所定部分における層間
絶縁膜12、拡散防止膜11およびゲート絶縁膜5に設
けられていると共にゲート電極6の上の所定部分におけ
る層間絶縁膜12、拡散防止膜11およびオフセット絶
縁膜7に設けられている。これらの接続孔14は、配線
溝13の底部に設けられている。
In a predetermined portion of the interlayer insulating film 12, a wiring groove 13 for forming a groove wiring is provided. Reference numeral 14 denotes a diffusion layer provided in the semiconductor substrate 1 such as a source region and a drain region, and a connection hole to a gate electrode 6 which is a first-layer wiring. These connection holes 14 are n-channel MOS
A predetermined portion above the source region 9 and the drain region 10 of the FET, a predetermined portion above the source region and the drain region (both not shown) of the p-channel MOSFET, and ap + -type diffusion layer for a well contact of the p well 2 ( (Not shown) and in the interlayer insulating film 12, diffusion preventing film 11, and gate insulating film 5 in a predetermined portion above the n + -type diffusion layer (not shown) for the well contact of the n-well 3. And is provided on the interlayer insulating film 12, the diffusion preventing film 11 and the offset insulating film 7 in a predetermined portion above the gate electrode 6. These connection holes 14 are provided at the bottom of the wiring groove 13.

【0021】配線溝13の側面および接続孔14の側面
には、それぞれ、例えば厚さ10nm程度のSiN膜の
ような絶縁性の拡散防止膜15が設けられている。これ
らの拡散防止膜15は、配線材料のCuが、配線溝13
および接続孔14の側面を通じて層間絶縁膜12中に拡
散することを防止するためのものである。このように側
面に拡散防止膜15が設けられた配線溝13および接続
孔14の内部には、例えばTiN/Ti膜16を下地バ
リアメタルとして、例えばCu溝配線17が埋め込まれ
ている。このCu溝配線17は、2層目の配線を構成し
ている。ここで、TiN/Ti膜16は、配線材料のC
uが、配線溝13および接続孔14の側面および底部を
通じて、層間絶縁膜12中および半導体基板1中に拡散
することを防止する機能を有する。このTiN/Ti膜
16を構成するTi膜の厚さは例えば30nmであり、
TiN膜の厚さは例えば70nmである。
On the side surface of the wiring groove 13 and the side surface of the connection hole 14, an insulating diffusion prevention film 15 such as a SiN film having a thickness of, for example, about 10 nm is provided. These diffusion preventing films 15 are formed by the Cu of the wiring material
And to prevent diffusion into the interlayer insulating film 12 through the side surface of the connection hole 14. As described above, for example, a Cu groove wiring 17 is buried in the inside of the wiring groove 13 and the connection hole 14 provided with the diffusion prevention film 15 on the side surface, for example, using the TiN / Ti film 16 as a base barrier metal. The Cu groove wiring 17 forms a second-layer wiring. Here, the TiN / Ti film 16 is formed of C
It has a function of preventing u from diffusing into the interlayer insulating film 12 and the semiconductor substrate 1 through the side surfaces and the bottom of the wiring groove 13 and the connection hole 14. The thickness of the Ti film constituting the TiN / Ti film 16 is, for example, 30 nm.
The thickness of the TiN film is, for example, 70 nm.

【0022】図示は省略するが、この半導体装置におい
て、Cu溝配線17より上層に3層目の配線を設ける場
合は、層間絶縁膜12上に、例えばSiO2 膜のような
層間絶縁膜が設けられる。そして、この層間絶縁膜の所
定部分に配線溝および接続孔が設けられ、これらの配線
溝および接続孔の内部に、3層目の配線を構成する例え
ばCu溝配線が埋め込まれる。さらに多層の配線構造を
実現する場合は、上述の構造が繰り返される。
Although not shown, when a third layer wiring is provided above the Cu trench wiring 17 in this semiconductor device, an interlayer insulating film such as a SiO 2 film is provided on the interlayer insulating film 12. Can be A wiring groove and a connection hole are provided in a predetermined portion of the interlayer insulating film, and a Cu groove wiring, for example, which forms a third-layer wiring, is embedded in the wiring groove and the connection hole. To realize a multilayer wiring structure, the above-described structure is repeated.

【0023】次に、この一実施形態による半導体装置の
製造方法について説明する。
Next, the method for fabricating the semiconductor device according to this embodiment will be explained.

【0024】図2に示すように、Si基板のような半導
体基板1中にpウエル2およびnウエル3を互いに隣接
して形成する。具体的には、まず、半導体基板1の表面
を熱酸化することにより酸化膜(図示せず)を形成す
る。次に、この酸化膜上にpウエル形成領域の表面を覆
う所定形状のレジストパターン(図示せず)を形成し、
このレジストパターンをマスクとして、例えばイオン注
入法によりリン(P)のようなn型不純物を、例えば注
入エネルギー50keV、ドーズ量1×1012〜10×
1012cm-2の条件でドープする。
As shown in FIG. 2, a p-well 2 and an n-well 3 are formed adjacent to each other in a semiconductor substrate 1 such as a Si substrate. Specifically, first, an oxide film (not shown) is formed by thermally oxidizing the surface of the semiconductor substrate 1. Next, a resist pattern (not shown) having a predetermined shape is formed on the oxide film to cover the surface of the p-well formation region.
Using this resist pattern as a mask, an n-type impurity such as phosphorus (P) is ion-implanted, for example, at an implantation energy of 50 keV and a dose of 1 × 10 12 to 10 ×.
Doping is performed under the condition of 10 12 cm -2 .

【0025】次に、このレジストパターンを除去した
後、nウエル形成領域の表面を覆う所定形状のレジスト
パターンを酸化膜上に形成し、このレジストパターンを
マスクとして、例えばイオン注入法によりホウ素(B)
のようなp型不純物を、例えば注入エネルギー30ke
V、ドーズ量1×1012〜10×1012cm-2の条件で
ドープする。次に、このレジストパターンを除去した
後、例えば1150℃の温度で3時間の熱処理をするこ
とにより注入不純物の電気的活性化を行う。これによっ
て、p型不純物をドープした領域にpウエル2が形成さ
れ、n型不純物をドープした領域にnウエル3が形成さ
れる。
Next, after removing the resist pattern, a resist pattern of a predetermined shape covering the surface of the n-well forming region is formed on the oxide film, and using this resist pattern as a mask, boron (B) is ion-implanted, for example. )
A p-type impurity such as
V. Doping is performed under the conditions of a dose of 1 × 10 12 to 10 × 10 12 cm −2 . Next, after removing the resist pattern, the implanted impurities are electrically activated by performing a heat treatment at a temperature of, for example, 1150 ° C. for 3 hours. As a result, a p-well 2 is formed in the region doped with the p-type impurity, and an n-well 3 is formed in the region doped with the n-type impurity.

【0026】次に、半導体基板1の表面に形成された酸
化膜をエッチング除去した後、例えば選択酸化法(LO
COS法)により、半導体基板1の表面に選択的にSi
2膜のようなフィールド絶縁膜4を形成し、素子間分
離を行う。この際、pウエル2の部分においては、あら
かじめpウエル2の選択酸化部中にイオン注入されてあ
った例えばBのようなp型不純物が拡散して、フィール
ド絶縁膜4の下側に例えばp+ 型のチャネルストップ領
域(図示せず)が形成される。
Next, after the oxide film formed on the surface of the semiconductor substrate 1 is removed by etching, for example, a selective oxidation method (LO
(COS method) to selectively deposit Si on the surface of the semiconductor substrate 1.
A field insulating film 4 such as an O 2 film is formed to perform element isolation. At this time, in the p-well 2 portion, a p-type impurity such as B, which has been ion-implanted in the selective oxidation portion of the p-well 2 in advance, diffuses, and for example, the p-type impurity is formed below the field insulating film 4. A + type channel stop region (not shown) is formed.

【0027】次に、フィールド絶縁膜4で囲まれた活性
領域の表面に、例えば熱酸化法によりSiO2 からなる
ゲート絶縁膜5を形成する。次に、例えばCVD法によ
り、例えば厚さ約70nmの多結晶Si膜6aを全面に
形成する。次に、抵抗値を低減するために、多結晶Si
膜6aに、例えばイオン注入法により例えばPのような
n型不純物を注入エネルギー20keV、ドーズ量5×
1015cm-2の条件で高濃度にドープする。次に、多結
晶Si膜6a上に、例えばCVD法により、例えば厚さ
約100nmのWSi2 膜6bを形成する。次に、WS
2 膜6b上に、例えばCVD法により、例えば厚さ約
150nmのSiO2 膜のようなオフセット絶縁膜7を
形成する。次に、オフセット絶縁膜7上に、リソグラフ
ィ法により所定形状のレジストパターン(図示せず)を
形成した後、このレジストパターンをマスクとして、オ
フセット絶縁膜7、WSi2 膜6bおよび多結晶Si膜
6aを例えばRIE法によりエッチングしてパターニン
グする。これにより、ゲート絶縁膜5上にポリサイド構
造のゲート電極6が形成されると共に、オフセット絶縁
膜7がゲート電極6と同一形状にパターニングされる。
この後、エッチングマスクとして用いたレジストパター
ンを除去する。
Next, a gate insulating film 5 made of SiO 2 is formed on the surface of the active region surrounded by the field insulating film 4 by, for example, a thermal oxidation method. Next, a polycrystalline Si film 6a having a thickness of, for example, about 70 nm is formed on the entire surface by, for example, a CVD method. Next, in order to reduce the resistance, polycrystalline Si
An n-type impurity such as P is implanted into the film 6a by ion implantation, for example, at an implantation energy of 20 keV and a dose of 5 ×.
Doping is performed at a high concentration under the condition of 10 15 cm -2 . Next, a WSi 2 film 6b having a thickness of, for example, about 100 nm is formed on the polycrystalline Si film 6a by, for example, a CVD method. Next, WS
An offset insulating film 7 such as a SiO 2 film having a thickness of, for example, about 150 nm is formed on the i 2 film 6b by, for example, a CVD method. Next, after a resist pattern (not shown) having a predetermined shape is formed on the offset insulating film 7 by a lithography method, the offset insulating film 7, the WSi 2 film 6b, and the polycrystalline Si film 6a are formed using the resist pattern as a mask. Is etched and patterned by, for example, the RIE method. Thus, a gate electrode 6 having a polycide structure is formed on the gate insulating film 5, and the offset insulating film 7 is patterned into the same shape as the gate electrode 6.
Thereafter, the resist pattern used as the etching mask is removed.

【0028】次に、pウエル2のnチャネルMOSFE
T形成領域に対応する活性領域以外の部分をレジストパ
ターン(図示せず)で覆い、ゲート電極6、オフセット
絶縁膜7およびレジストパターンをマスクとして、pウ
エル2のnチャネルMOSFET形成領域に対応する活
性領域中に、例えばイオン注入法により、例えばPのよ
うなn型不純物を注入エネルギー30keV、ドーズ量
0.5×1013〜5×1013cm-2の条件でドープす
る。これによって、pウエル2のnチャネルMOS形成
領域に対応する活性領域に、ゲート電極6に対して自己
整合的にn- 型領域が形成される。次に、このn型不純
物のイオン注入に用いたレジストパターンを除去する。
Next, the n-channel MOSFE of the p well 2
A portion other than the active region corresponding to the T formation region is covered with a resist pattern (not shown), and the active region corresponding to the n-channel MOSFET formation region of the p well 2 is formed using the gate electrode 6, the offset insulating film 7 and the resist pattern as a mask. The region is doped with an n-type impurity such as P, for example, by ion implantation under the conditions of an implantation energy of 30 keV and a dose of 0.5 × 10 13 to 5 × 10 13 cm −2 . Thereby, an n -type region is formed in the active region corresponding to the n-channel MOS formation region of p well 2 in a self-aligned manner with respect to gate electrode 6. Next, the resist pattern used for the ion implantation of the n-type impurity is removed.

【0029】次に、nウエル3のpチャネルMOSFE
T形成領域に対応する活性領域以外の部分をレジストパ
ターン(図示せず)で覆い、ゲート電極6、オフセット
絶縁膜7およびレジストパターンをマスクとして、nウ
エル3のpチャネルMOSFET形成領域に対応する活
性領域中に、例えばイオン注入法により、例えばBのよ
うなp型不純物を注入エネルギー20keV、ドーズ量
0.5×1013〜5×1013cm-2の条件でドープす
る。これによって、nウエル3のpチャネルMOS形成
領域に対応する活性領域に、ゲート電極6に対して自己
整合的にp- 型領域が形成される。次に、このp型不純
物のイオン注入に用いたレジストパターンを除去する。
Next, the p-channel MOSFE of the n-well 3
A portion other than the active region corresponding to the T formation region is covered with a resist pattern (not shown), and an active region corresponding to the p-channel MOSFET formation region of the n-well 3 is formed using the gate electrode 6, the offset insulating film 7 and the resist pattern as a mask. A p-type impurity such as B is doped into the region by, for example, an ion implantation method under the conditions of an implantation energy of 20 keV and a dose of 0.5 × 10 13 to 5 × 10 13 cm −2 . As a result, a p -type region is formed in the active region corresponding to the p-channel MOS formation region of n-well 3 in a self-aligned manner with respect to gate electrode 6. Next, the resist pattern used for the ion implantation of the p-type impurity is removed.

【0030】次に、例えばCVD法により、例えば厚さ
約150nmのSiO2 膜を全面に形成した後、このS
iO2 膜を例えばRIE法により、半導体基板1の表面
と垂直方向にエッチバックして、ゲート電極6およびオ
フセット絶縁膜7の側面にサイドウォールスペーサ8を
形成する。
Next, an SiO 2 film having a thickness of, for example, about 150 nm is formed on the entire surface by, for example, a CVD method.
The iO 2 film is etched back in a direction perpendicular to the surface of the semiconductor substrate 1 by, for example, RIE to form sidewall spacers 8 on the side surfaces of the gate electrode 6 and the offset insulating film 7.

【0031】次に、pウエル2のnチャネルMOSFE
T形成領域に対応する活性領域およびnウエル3のウエ
ルコンタクト用拡散層形成領域に対応する活性領域以外
の部分をレジストパターン(図示せず)で覆い、ゲート
電極6、オフセット絶縁膜7、サイドウォールスペーサ
8およびレジストパターンをマスクとして、pウエル2
のnチャネルMOSFET形成領域に対応する活性領域
およびnウエル3のウエルコンタクト用拡散層形成領域
に対応する活性領域中に、例えばイオン注入法により、
例えば砒素(As)のようなn型不純物をドーズ量1×
1015〜10×1015cm-2の条件で高濃度にドープす
る。次に、このn型不純物のイオン注入に用いたレジス
トパターンを除去する。
Next, the n-channel MOSFE of the p well 2
A portion other than the active region corresponding to the T formation region and the active region corresponding to the well contact diffusion layer formation region of the n-well 3 is covered with a resist pattern (not shown), and the gate electrode 6, the offset insulating film 7, the sidewalls Using the spacer 8 and the resist pattern as a mask, the p well 2
In the active region corresponding to the n-channel MOSFET forming region and the active region corresponding to the well contact diffusion layer forming region of the n-well 3, for example, by ion implantation,
For example, an n-type impurity such as arsenic (As) is dosed at a dose of 1 ×
Doping is performed at a high concentration under the condition of 10 15 to 10 × 10 15 cm −2 . Next, the resist pattern used for the ion implantation of the n-type impurity is removed.

【0032】次に、nウエル3のpチャネルMOSFE
T形成領域に対応する活性領域およびpウエル2のウエ
ルコンタクト用拡散層形成領域に対応する活性領域以外
の部分をレジストパターン(図示せず)で覆い、ゲート
電極6、オフセット絶縁膜7、サイドウォールスペーサ
8およびレジストパターンをマスクとして、nウエル3
のpチャネルMOSFET形成領域に対応する活性領域
およびpウエル2のウエルコンタクト用拡散層形成領域
に対応する活性領域中に、例えばイオン注入法により、
例えばBのようなp型不純物をドーズ量1×1015〜1
0×1015cm-2の条件で高濃度にドープする。
Next, the p-channel MOSFE of the n-well 3
A portion other than the active region corresponding to the T formation region and the active region corresponding to the well contact diffusion layer formation region of the p well 2 is covered with a resist pattern (not shown), and the gate electrode 6, the offset insulating film 7, the sidewalls are formed. The n-well 3 is formed using the spacer 8 and the resist pattern as a mask.
The active region corresponding to the p-channel MOSFET formation region and the active region corresponding to the well contact diffusion layer formation region of the p well 2 are formed by, for example, ion implantation.
For example, a p-type impurity such as B is dosed from 1 × 10 15 to 1
Doping is performed at a high concentration under the condition of 0 × 10 15 cm −2 .

【0033】次に、このn型不純物のイオン注入に用い
たレジストパターンを除去した後、必要に応じて注入不
純物の電気的活性化のため熱処理を行う。これによっ
て、pウエル2のnチャネルMOSFET形成領域に、
サイドウォールスペーサ8に対して自己整合的にn+
のソース領域9およびドレイン領域10が形成されると
共に、nウエル3のpチャネルMOSFET形成領域
に、サイドウォールスペーサ8に対して自己整合的にp
+ 型のソース領域およびドレイン領域が形成される。ま
た、pウエル2のウエルコンタクト用拡散層形成領域に
+ 型領域が形成され、nウエル3のウエルコンタクト
用拡散層形成領域にn+ 型領域が形成される。
Next, after removing the resist pattern used for the ion implantation of the n-type impurity, a heat treatment is performed as necessary to electrically activate the implanted impurity. As a result, in the p-well 2 n-channel MOSFET formation region,
An n + -type source region 9 and a drain region 10 are formed in self-alignment with the sidewall spacer 8, and are formed in the p-channel MOSFET formation region of the n-well 3 in self-alignment with the sidewall spacer 8. p
A + type source region and a drain region are formed. Further, p + -type region is formed in the diffusion layer forming region for the well contact of the p-well 2, n + -type region is formed on the diffusion layer forming region for the well contact of the n-well 3.

【0034】次に、図3に示すように、例えば減圧CV
D法により、例えば厚さ100nmのSiN膜のような
拡散防止膜11を全面に形成する。このとき、図示は省
略するが、半導体基板1の裏面(素子が形成された側の
主面と反対側の主面)にもこの拡散防止膜11が形成さ
れる。次に、半導体基板1の素子が形成された側の主面
に形成された拡散防止膜11上に、例えばCVD法によ
り、例えば厚さ1500nmのSiO2 膜のような層間
絶縁膜12を形成する。次に、化学機械研磨(CMP)
法により、活性領域上の層間絶縁膜12の厚さが例えば
1200nmとなるまで研磨を行い、層間絶縁膜12の
表面の平坦化を行う。
Next, for example, as shown in FIG.
By a method D, for example, a diffusion prevention film 11 such as a SiN film having a thickness of 100 nm is formed on the entire surface. At this time, although not shown, the diffusion prevention film 11 is also formed on the back surface of the semiconductor substrate 1 (the main surface opposite to the main surface on which the elements are formed). Next, an interlayer insulating film 12 such as a 1500-nm-thick SiO 2 film is formed on the diffusion preventing film 11 formed on the main surface of the semiconductor substrate 1 on the side where the elements are formed, for example, by a CVD method. . Next, chemical mechanical polishing (CMP)
Polishing is performed by the method until the thickness of the interlayer insulating film 12 on the active region becomes, for example, 1200 nm, and the surface of the interlayer insulating film 12 is planarized.

【0035】次に、図4に示すように、層間絶縁膜12
上に、リソグラフィ法により所定形状のレジストパター
ン(図示せず)を形成した後、このレジストパターンを
マスクとして、例えばRIE法により、活性領域に形成
された拡散層(MOSFETのソース領域およびドレイ
ン領域ならびにウエルコンタクト用の拡散層)上の所定
部分における層間絶縁膜12、拡散防止膜11およびゲ
ート絶縁膜5、ならびに、ゲート電極6上の所定部分に
おける層間絶縁膜12、拡散防止膜11およびオフセッ
ト絶縁膜7を順次エッチングすることにより、接続孔1
4を形成する。
Next, as shown in FIG.
After a resist pattern (not shown) having a predetermined shape is formed thereon by a lithography method, a diffusion layer (a source region and a drain region of a MOSFET and a MOSFET) formed in an active region is formed by using the resist pattern as a mask, for example, by an RIE method. An interlayer insulating film 12, a diffusion preventing film 11, and a gate insulating film 5 in a predetermined portion on a well contact diffusion layer), and an interlayer insulating film 12, a diffusion preventing film 11, and an offset insulating film in a predetermined portion on a gate electrode 6. 7 are sequentially etched to form connection holes 1.
4 is formed.

【0036】次に、例えばCVD法により、例えば厚さ
10nmのSiN膜を全面に形成した後、このSiN膜
を、例えばRIE法により半導体基板1の主面と垂直な
方向にエッチバックすることにより、配線溝13の側面
および接続孔14の側面に、それぞれ、SiNからなる
絶縁性の拡散防止膜15を形成する。
Next, a SiN film having a thickness of, for example, 10 nm is formed on the entire surface by, for example, a CVD method, and the SiN film is etched back in a direction perpendicular to the main surface of the semiconductor substrate 1 by, for example, an RIE method. An insulating diffusion prevention film 15 made of SiN is formed on each of the side surface of the wiring groove 13 and the side surface of the connection hole 14.

【0037】次に、配線溝13および接続孔14の側面
および底部を覆うようにして、全面に、例えばスパッタ
リング法により、例えば厚さ30nmのTi膜および厚
さ70nmのTiN膜を順次形成することにより、バリ
アメタルとしてのTiN/Ti膜16を形成する。ここ
で、このTiN/Ti膜16のTi膜を形成する際のス
パッタリング条件の一例を挙げると、プロセスガスとし
てArガスを用い、その流量を120sccmとし、圧
力を0.67Pa、DC電力を4kW、成膜温度を20
0℃とする。また、このTiN/Ti膜16のTiN膜
を形成する際のスパッタリング条件の一例を挙げると、
プロセスガスとしてArおよび窒素(N2 )の混合ガス
を用い、それらの流量をそれぞれ60sccmおよび1
20sccmとし、圧力を0.67Pa、DC電力を8
kW、成膜温度を200℃とする。
Next, a Ti film having a thickness of, for example, 30 nm and a TiN film having a thickness of 70 nm are sequentially formed on the entire surface by, for example, a sputtering method so as to cover the side surfaces and the bottom of the wiring groove 13 and the connection hole 14. Thereby, a TiN / Ti film 16 as a barrier metal is formed. Here, as an example of sputtering conditions for forming the Ti film of the TiN / Ti film 16, Ar gas is used as a process gas, the flow rate is 120 sccm, the pressure is 0.67 Pa, the DC power is 4 kW, Film forming temperature 20
0 ° C. In addition, as an example of the sputtering conditions when forming the TiN film of the TiN / Ti film 16,
A mixed gas of Ar and nitrogen (N 2 ) was used as the process gas, and the flow rates thereof were 60 sccm and 1 sc, respectively.
20 sccm, pressure 0.67 Pa, DC power 8
kW, and a film formation temperature of 200 ° C.

【0038】次に、電解めっき法によりCu膜を形成す
る際に用いるシード層として、例えばスパッタリング法
により、全面に厚さ50nm程度のCu膜(図示せず)
を形成する。次に、電解めっき法により、配線溝13お
よび接続孔14の内部を埋めるようにして、Cu膜を形
成する。このとき、層間絶縁膜12の平坦面上における
Cu膜の厚さが、例えば約800nmとなるようにす
る。この電解めっき法によるCu膜の形成条件の一例を
挙げると、めっき液としてCuSO4 (5H2 O)を用
い、液温を30℃、電圧を10V、電流密度を20mA
/dm2 とし、陽極板としてCu板を用いる。なお、こ
のCu膜を形成する際には、半導体基板1はCuを含む
めっき液中に浸されるが、拡散防止膜11を形成する工
程において、半導体基板1の裏面にもこの拡散防止膜1
1が形成されていることにより、半導体基板1の裏面か
ら内部にCuが拡散することが防止される。半導体基板
1の裏面に形成された拡散防止膜11は、この後、必要
に応じて除去する。
Next, as a seed layer used for forming a Cu film by electrolytic plating, for example, a Cu film (not shown) having a thickness of about 50 nm is entirely formed by sputtering.
To form Next, a Cu film is formed by electrolytic plating so as to fill the insides of the wiring grooves 13 and the connection holes 14. At this time, the thickness of the Cu film on the flat surface of the interlayer insulating film 12 is set to, for example, about 800 nm. As an example of the conditions for forming the Cu film by the electrolytic plating method, CuSO 4 (5H 2 O) is used as a plating solution, the solution temperature is 30 ° C., the voltage is 10 V, and the current density is 20 mA.
/ Dm 2, and a Cu plate is used as the anode plate. When the Cu film is formed, the semiconductor substrate 1 is immersed in a plating solution containing Cu. In the step of forming the diffusion prevention film 11, the diffusion prevention film 1
The formation of Cu prevents diffusion of Cu from the back surface of semiconductor substrate 1 to the inside. The diffusion prevention film 11 formed on the back surface of the semiconductor substrate 1 is thereafter removed as necessary.

【0039】次に、CMP法により配線溝13および接
続孔14以外の部分に成膜されたCu膜およびTiN/
Ti膜16を研磨、除去して、配線溝13および接続孔
14の内部だけにこれらのCu膜およびTiN/Ti膜
16を残す。これにより、図1に示すように、配線溝1
3および接続孔14の内部に、TiN/Ti膜16を下
地バリアメタルとして、Cu溝配線17が形成される。
Next, a Cu film and a TiN / TiN film formed in portions other than the wiring grooves 13 and the connection holes 14 by the CMP method are formed.
The Ti film 16 is polished and removed to leave the Cu film and the TiN / Ti film 16 only inside the wiring groove 13 and the connection hole 14. As a result, as shown in FIG.
A Cu trench wiring 17 is formed inside the connection hole 3 and the connection hole 14 using the TiN / Ti film 16 as a base barrier metal.

【0040】以上により、目的とする半導体装置が製造
される。
As described above, the intended semiconductor device is manufactured.

【0041】上述のように構成されたこの一実施形態に
よれば、素子が設けられた半導体基板1の表面と層間絶
縁膜12との間に、銅の拡散を防止するための拡散防止
膜11が設けられていることにより、Cu溝配線17に
含まれるCuが、層間絶縁膜12を通じて半導体基板1
中に拡散することを防止することができる。これによ
り、Cuの拡散によるゲート絶縁膜破壊、しきい値電圧
の変動、素子の接合リークなどの問題が効果的に改善さ
れるため、信頼性が高く、特性の良好な半導体装置を実
現することができる。なお、この一実施形態によれば、
上述の拡散防止膜11に加えて、配線溝13および接続
孔14の側面にCuの拡散を防止するための拡散防止膜
15が設けられていると共に、配線溝13および接続孔
14の側面および底部にバリアメタルとしてのTiN/
Ti膜16が設けられていることにより、素子が設けら
れた半導体基板1とCu溝配線17とが隔離されている
と共に、この半導体基板1中へのCuの拡散経路が断た
れているため、半導体基板1中へのCuの拡散を防止す
る効果が極めて高くなっている。
According to this embodiment having the above-described structure, the diffusion preventing film 11 for preventing the diffusion of copper is provided between the surface of the semiconductor substrate 1 provided with the elements and the interlayer insulating film 12. Is provided, Cu contained in the Cu trench wiring 17 is transferred to the semiconductor substrate 1 through the interlayer insulating film 12.
It can be prevented from diffusing inside. As a result, problems such as gate insulating film destruction due to Cu diffusion, fluctuations in threshold voltage, and junction leakage of elements are effectively improved, thereby realizing a semiconductor device with high reliability and good characteristics. Can be. According to this embodiment,
In addition to the diffusion preventing film 11, a diffusion preventing film 15 for preventing the diffusion of Cu is provided on the side surfaces of the wiring grooves 13 and the connection holes 14, and the side surfaces and bottom portions of the wiring grooves 13 and the connection holes 14 are provided. TiN as barrier metal /
Since the Ti film 16 is provided, the semiconductor substrate 1 on which the elements are provided is isolated from the Cu trench wiring 17 and the diffusion path of Cu into the semiconductor substrate 1 is cut off. The effect of preventing the diffusion of Cu into the semiconductor substrate 1 is extremely high.

【0042】また、上述のように、素子が設けられた半
導体基板1中へのCuの拡散が効果的に防止されること
から、Cu溝配線17上にCuの拡散を防止するための
キャップ膜を設ける必要がなくなるため、製造プロセス
の簡略化を図ることができる。また、例えば、Cu溝配
線17の上層に、さらにCu配線を形成して多層配線構
造を実現する場合、Cu溝配線17より上層のCu配線
にTiN/Ti膜などの下地バリアメタルを設ける必要
がなくなるため、Cu配線同士を直接接続させることが
できるため、コンタクト抵抗を抵抗することができると
いう利点も有する。
As described above, since the diffusion of Cu into the semiconductor substrate 1 provided with the elements is effectively prevented, the cap film for preventing the diffusion of Cu on the Cu trench wiring 17 is formed. Need not be provided, so that the manufacturing process can be simplified. Further, for example, in the case where a Cu wiring is further formed on the upper layer of the Cu groove wiring 17 to realize a multilayer wiring structure, it is necessary to provide an underlying barrier metal such as a TiN / Ti film on the Cu wiring above the Cu groove wiring 17. Since the Cu wiring can be directly connected to each other, there is also an advantage that the contact resistance can be reduced.

【0043】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、実施形態において挙げた数
値、材料、構造、プロセスなどはあくまで例にすぎず、
これに限定されるものではない。
Although the embodiment of the present invention has been specifically described above, the present invention is not limited to the above embodiment, and various modifications based on the technical idea of the present invention are possible. For example, the numerical values, materials, structures, processes, and the like described in the embodiments are merely examples,
It is not limited to this.

【0044】また、上述の一実施形態において、配線溝
13および接続孔14の側面に設けられた拡散防止膜1
5は、これらの配線溝13および接続孔14の側面にお
いてTiN/Ti膜16のカバレッジが良好に得られる
場合は、省略することができる。
Further, in the above-described embodiment, the diffusion preventing film 1 provided on the side surfaces of the wiring grooves 13 and the connection holes 14 is provided.
5 can be omitted when good coverage of the TiN / Ti film 16 is obtained on the side surfaces of the wiring groove 13 and the connection hole 14.

【0045】また、上述の一実施形態においては、Cu
溝配線17を構成するCu膜を電解めっき法により形成
しているが、このCu膜は、無電解めっき法により形成
してもよい。この無電解めっき法によるCu膜の形成条
件の一例を挙げると、硫酸銅(CuSO4 ・5H2 O)
が7g/l、ホルマリン(37%HCHO)が20ml
/l、水酸化ナトリウム(NaOH)が10g/l、酒
石酸ナトリウムカリウムが20g/l、安定剤および湿
潤剤がそれぞれ微量の浴成分を用い、液温を50℃とす
る。また、Cu溝配線17は、場合によっては、めっき
法以外に、リフロー法を用いて形成してもよい。また、
配線材料としてCu合金を用いてもよい。
In the above-described embodiment, Cu
Although the Cu film forming the trench wiring 17 is formed by an electrolytic plating method, the Cu film may be formed by an electroless plating method. In an example of conditions for forming the Cu film by the electroless plating method, copper sulfate (CuSO 4 · 5H 2 O)
7 g / l, formalin (37% HCHO) 20 ml
/ L, sodium hydroxide (NaOH) 10 g / l, sodium potassium tartrate 20 g / l, a stabilizer and a wetting agent each using a small amount of bath components, and the liquid temperature is 50 ° C. In addition, the Cu groove wiring 17 may be formed by a reflow method other than the plating method in some cases. Also,
A Cu alloy may be used as a wiring material.

【0046】また、上述の一実施形態においては、この
発明をCMOS ICに適用した場合について説明した
が、この発明は、例えば、同一基板上にバイポーラトラ
ンジスタとCMOSとを混載したBi−CMOS IC
に適用することも可能である。
In the above-described embodiment, the case where the present invention is applied to a CMOS IC has been described. For example, the present invention relates to a Bi-CMOS IC in which a bipolar transistor and a CMOS are mounted on the same substrate.
It is also possible to apply to.

【0047】[0047]

【発明の効果】以上説明したように、この発明によれ
ば、一主面に素子が設けられた半導体基板の一主面と層
間絶縁膜との間に、銅の拡散を防止するための拡散防止
膜が設けられていることにより、銅または銅合金配線に
含まれる銅が、素子中および半導体基板中に拡散するこ
とを防止することができ、また、このため、銅または銅
合金配線の上部に銅の拡散を防止するキャップ膜を設け
る必要がなくなる。これにより、信頼性が高く、特性の
良好な半導体装置を実現することができると共に、製造
プロセスの簡略化を図ることができる。
As described above, according to the present invention, the diffusion for preventing the diffusion of copper between one main surface of a semiconductor substrate having an element provided on one main surface and an interlayer insulating film. By providing the prevention film, it is possible to prevent copper contained in the copper or copper alloy wiring from diffusing into the element and the semiconductor substrate. Need not be provided with a cap film for preventing copper diffusion. Thus, a semiconductor device having high reliability and good characteristics can be realized, and the manufacturing process can be simplified.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の一実施形態による半導体装置の断面
図である。
FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.

【図2】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
FIG. 2 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to one embodiment of the present invention;

【図3】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
FIG. 3 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to one embodiment of the present invention;

【図4】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
FIG. 4 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to one embodiment of the present invention;

【符号の説明】[Explanation of symbols]

1・・・半導体基板、5・・・ゲート絶縁膜、6・・・
ゲート電極、8・・・サイドウオールスペーサ、11,
15・・・拡散防止膜、12・・・層間絶縁膜、13・
・・配線溝、14・・・接続孔、16・・・TiN/T
i膜、17・・・Cu溝配線
DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 5 ... Gate insulating film, 6 ...
Gate electrode, 8 ... sidewall spacer, 11,
15: diffusion prevention film, 12: interlayer insulating film, 13
..Wiring grooves, 14 connection holes, 16 TiN / T
i film, 17 ... Cu groove wiring

Claims (14)

【特許請求の範囲】[Claims] 【請求項1】 一主面に素子が設けられた半導体基板
と、 上記半導体基板の上記一主面上に上記素子を覆うように
して設けられた層間絶縁膜と、 上記層間絶縁膜に設けられた配線溝および/または接続
孔の内部に埋め込まれた銅または銅合金配線とを有する
半導体装置において、 上記半導体基板の上記一主面と上記層間絶縁膜との間
に、銅の拡散を防止するための拡散防止膜が設けられて
いることを特徴とする半導体装置。
A semiconductor substrate having an element provided on one main surface thereof; an interlayer insulating film provided on the one main surface of the semiconductor substrate so as to cover the element; A copper or copper alloy wiring buried inside a wiring groove and / or a connection hole, wherein diffusion of copper is prevented between the one main surface of the semiconductor substrate and the interlayer insulating film. Semiconductor device provided with a diffusion prevention film for the semiconductor device.
【請求項2】 上記拡散防止膜は窒化シリコン膜である
ことを特徴とする請求項1記載の半導体装置。
2. The semiconductor device according to claim 1, wherein said diffusion prevention film is a silicon nitride film.
【請求項3】 上記配線溝および/または接続孔の少な
くとも側面に銅の拡散を防止するための拡散防止膜が設
けられていることを特徴とする請求項1記載の半導体装
置。
3. The semiconductor device according to claim 1, wherein a diffusion preventing film for preventing diffusion of copper is provided on at least a side surface of the wiring groove and / or the connection hole.
【請求項4】 上記銅または銅合金配線は、上記配線溝
および/または接続孔の内部にバリアメタルを介して埋
め込まれていることを特徴とする請求項1記載の半導体
装置。
4. The semiconductor device according to claim 1, wherein said copper or copper alloy wiring is embedded in said wiring groove and / or connection hole via a barrier metal.
【請求項5】 上記配線溝および/または接続孔の少な
くとも側面に銅の拡散を防止するための拡散防止膜が設
けられていると共に、上記バリアメタルが上記配線溝お
よび/または接続孔の側面に設けられた上記拡散防止膜
の上に設けられていることを特徴とする請求項4記載の
半導体装置。
5. A diffusion preventing film for preventing diffusion of copper is provided on at least a side surface of the wiring groove and / or the connection hole, and the barrier metal is provided on a side surface of the wiring groove and / or the connection hole. The semiconductor device according to claim 4, wherein the semiconductor device is provided on the diffusion preventing film provided.
【請求項6】 上記銅または銅合金配線は、めっき法に
より形成されたものであることを特徴とする請求項1記
載の半導体装置。
6. The semiconductor device according to claim 1, wherein said copper or copper alloy wiring is formed by a plating method.
【請求項7】 上記素子は、上記半導体基板上のゲート
絶縁膜と、上記ゲート絶縁膜上のゲート電極と、上記ゲ
ート電極の両側の上記半導体基板中の拡散層とからなる
電界効果トランジスタであることを特徴とする請求項1
記載の半導体装置。
7. The element is a field effect transistor including a gate insulating film on the semiconductor substrate, a gate electrode on the gate insulating film, and a diffusion layer in the semiconductor substrate on both sides of the gate electrode. 2. The method according to claim 1, wherein
13. The semiconductor device according to claim 1.
【請求項8】 一主面に素子が設けられた半導体基板の
上記一主面上に、銅の拡散を防止する拡散防止膜を形成
する工程と、 上記拡散防止膜上に層間絶縁膜を形成する工程と、 上記層間絶縁膜に配線溝および/または接続孔を形成す
る工程と、 上記配線溝および/または接続孔の内部に銅または銅合
金配線を埋め込む工程とを有することを特徴とする半導
体装置の製造方法。
8. A step of forming an anti-diffusion film for preventing copper diffusion on the one main surface of the semiconductor substrate having an element provided on one main surface; and forming an interlayer insulating film on the anti-diffusion film. Forming a wiring groove and / or a connection hole in the interlayer insulating film; and burying a copper or copper alloy wiring inside the wiring groove and / or the connection hole. Device manufacturing method.
【請求項9】 上記拡散防止膜は窒化シリコン膜である
ことを特徴とする請求項8記載の半導体装置の製造方
法。
9. The method according to claim 8, wherein the diffusion preventing film is a silicon nitride film.
【請求項10】 上記層間絶縁膜に上記配線溝および/
または接続孔を形成した後、上記配線溝および/または
接続孔の内部に上記銅または銅合金配線を埋め込む前
に、上記配線溝および/または接続孔の少なくとも側面
に銅の拡散を防止するための拡散防止膜を形成する工程
を有することを特徴とする請求項8記載の半導体装置の
製造方法。
10. The wiring groove and / or the wiring groove in the interlayer insulating film.
Alternatively, after the connection hole is formed, before the copper or copper alloy wiring is buried in the wiring groove and / or the connection hole, diffusion of copper into at least a side surface of the wiring groove and / or the connection hole is prevented. 9. The method for manufacturing a semiconductor device according to claim 8, further comprising a step of forming a diffusion prevention film.
【請求項11】 上記層間絶縁膜に上記配線溝および/
または接続孔を形成した後、上記配線溝および/または
接続孔の内部に上記銅または銅合金配線を埋め込む前
に、上記配線溝および/または接続孔の側面および底部
にバリアメタルを形成する工程を有することを特徴とす
る請求項8記載の半導体装置の製造方法。
11. The wiring groove and / or the wiring groove in the interlayer insulating film.
Alternatively, a step of forming a barrier metal on the side and bottom of the wiring groove and / or the connection hole before forming the copper or copper alloy wiring inside the wiring groove and / or the connection hole after forming the connection hole. 9. The method for manufacturing a semiconductor device according to claim 8, comprising:
【請求項12】 上記層間絶縁膜に上記配線溝および/
または接続孔を形成した後、上記配線溝および/または
接続孔の側面および底部に上記バリアメタルを形成する
前に、上記配線溝および/または接続孔の少なくとも側
面に銅の拡散を防止するための拡散防止膜を形成する工
程を有することを特徴とする請求項11記載の半導体装
置の製造方法。
12. The wiring groove and / or the wiring groove in the interlayer insulating film.
Alternatively, after forming the connection hole and before forming the barrier metal on the side surface and the bottom portion of the wiring groove and / or the connection hole, it is necessary to prevent diffusion of copper into at least the side surface of the wiring groove and / or the connection hole. The method of manufacturing a semiconductor device according to claim 11, further comprising a step of forming a diffusion prevention film.
【請求項13】 上記銅または銅合金配線を、めっき法
により形成するようにしたことを特徴とする請求項8記
載の半導体装置の製造方法。
13. The method according to claim 8, wherein said copper or copper alloy wiring is formed by a plating method.
【請求項14】 上記素子は、上記半導体基板上のゲー
ト絶縁膜と、上記ゲート絶縁膜上のゲート電極と、上記
ゲート電極の両側の上記半導体基板中の拡散層とからな
る電界効果トランジスタであることを特徴とする請求項
8記載の半導体装置の製造方法。
14. The field effect transistor according to claim 1, wherein the element comprises a gate insulating film on the semiconductor substrate, a gate electrode on the gate insulating film, and diffusion layers in the semiconductor substrate on both sides of the gate electrode. 9. The method of manufacturing a semiconductor device according to claim 8, wherein:
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