JPH11306083A - シングルイベントアップセット対策データ処理装置およびシングルイベントアップセット対策処理方法 - Google Patents
シングルイベントアップセット対策データ処理装置およびシングルイベントアップセット対策処理方法Info
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- JPH11306083A JPH11306083A JP10110308A JP11030898A JPH11306083A JP H11306083 A JPH11306083 A JP H11306083A JP 10110308 A JP10110308 A JP 10110308A JP 11030898 A JP11030898 A JP 11030898A JP H11306083 A JPH11306083 A JP H11306083A
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Abstract
(57)【要約】
【課題】 シングルイベントアップセット対策データ処
理装置に関し，放射線環境においてＣＰＵ内蔵キャッシ
ュで発生するシングルイベントアップセット（ＳＥＵ）
に対処可能なデータ処理装置を安価に提供できるように
することを目的とする。 【解決手段】 同じプログラムを複数回実行させるシー
ケンス制御手段12を設け，各回の実行結果を結果保存手
段13により保存し，各回の実行結果を比較する。実行結
果が等しい場合には，次のプログラムの実行へ移る。実
行結果が等しくない場合にはＳＥＵが発生したとして，
再度プログラムを実行するか，エラー処理を行う。各回
の計算の独立性を保つため，２回目以降のプログラム実
行開始の際には，キャッシュリセット手段15によりキャ
ッシュメモリ11をリセットする。
理装置に関し，放射線環境においてＣＰＵ内蔵キャッシ
ュで発生するシングルイベントアップセット（ＳＥＵ）
に対処可能なデータ処理装置を安価に提供できるように
することを目的とする。 【解決手段】 同じプログラムを複数回実行させるシー
ケンス制御手段12を設け，各回の実行結果を結果保存手
段13により保存し，各回の実行結果を比較する。実行結
果が等しい場合には，次のプログラムの実行へ移る。実
行結果が等しくない場合にはＳＥＵが発生したとして，
再度プログラムを実行するか，エラー処理を行う。各回
の計算の独立性を保つため，２回目以降のプログラム実
行開始の際には，キャッシュリセット手段15によりキャ
ッシュメモリ11をリセットする。
Description
【０００１】
【発明の属する技術分野】本発明は，放射線等によりデ
ータ保持回路にシングルイベントアップセット（ＳＥ
Ｕ：Single Event Upset）が発生する分野で使用される
計算機の技術に係わり，特に衛星に搭載するデータ処理
装置や原子炉内で使用するデータ処理装置に好適なシン
グルイベントアップセット対策データ処理装置およびシ
ングルイベントアップセット対策処理方法に関する。
ータ保持回路にシングルイベントアップセット（ＳＥ
Ｕ：Single Event Upset）が発生する分野で使用される
計算機の技術に係わり，特に衛星に搭載するデータ処理
装置や原子炉内で使用するデータ処理装置に好適なシン
グルイベントアップセット対策データ処理装置およびシ
ングルイベントアップセット対策処理方法に関する。
【０００２】
【従来の技術】まず，シングルイベントアップセット
（ＳＥＵ：Single Event Upset）について説明する。宇
宙環境に存在する重粒子等の放射線がＣＭＯＳ等のＬＳ
Ｉに進入すると，データ保持回路（メモリ，レジスタ
等）におけるデータの反転，例えば２値論理において，
「１→０」や「０→１」というような情報反転現象を引
き起こすことが知られている。この反転現象は再書き込
みによりデータが回復することから，一過性のソフトエ
ラー現象と考えられ，シングルイベントアップセット
（ＳＥＵ）といわれる。
（ＳＥＵ：Single Event Upset）について説明する。宇
宙環境に存在する重粒子等の放射線がＣＭＯＳ等のＬＳ
Ｉに進入すると，データ保持回路（メモリ，レジスタ
等）におけるデータの反転，例えば２値論理において，
「１→０」や「０→１」というような情報反転現象を引
き起こすことが知られている。この反転現象は再書き込
みによりデータが回復することから，一過性のソフトエ
ラー現象と考えられ，シングルイベントアップセット
（ＳＥＵ）といわれる。
【０００３】図４は，シングルイベントアップセット
（ＳＥＵ）の例を示す図である。ＣＰＵ１に内蔵のキャ
ッシュメモリ(cache memory)１１に重粒子が入射される
と，放射線のエネルギーがチャージされ，チャージが一
定の量になることにより情報の反転が生じる。図４中，
ｓｅ１は，重粒子によるＳＥＵエラーを示す。ｓｅ１
は，キャッシュメモリ１１のみで，メインメモリ（ＭＥ
Ｍ：main memory)２には反映されないが，キャッシュメ
モリ１１がストアスルー方式の場合には，ｓｅ１を使っ
て計算された演算結果であるｓｅ２は，メインメモリ２
に反映されてしまう。
（ＳＥＵ）の例を示す図である。ＣＰＵ１に内蔵のキャ
ッシュメモリ(cache memory)１１に重粒子が入射される
と，放射線のエネルギーがチャージされ，チャージが一
定の量になることにより情報の反転が生じる。図４中，
ｓｅ１は，重粒子によるＳＥＵエラーを示す。ｓｅ１
は，キャッシュメモリ１１のみで，メインメモリ（ＭＥ
Ｍ：main memory)２には反映されないが，キャッシュメ
モリ１１がストアスルー方式の場合には，ｓｅ１を使っ
て計算された演算結果であるｓｅ２は，メインメモリ２
に反映されてしまう。
【０００４】従来は，衛星搭載のデータ処理装置に対し
て，それほど高速性が要求されなかったため，宇宙用Ｃ
ＰＵ（低性能）を使用し，必要に応じてハードウェア回
路を付加することにより，宇宙搭載機器を開発すること
が行われていた。そして，シングルイベントアップセッ
トが発生しやすいキャッシュメモリを内蔵したＣＰＵは
使用されていなかった。
て，それほど高速性が要求されなかったため，宇宙用Ｃ
ＰＵ（低性能）を使用し，必要に応じてハードウェア回
路を付加することにより，宇宙搭載機器を開発すること
が行われていた。そして，シングルイベントアップセッ
トが発生しやすいキャッシュメモリを内蔵したＣＰＵは
使用されていなかった。
【０００５】しかし，近年の衛星，特に科学衛星におい
ては，ミッションの高機能化，高性能化要求の増加に伴
い，高性能のＣＰＵで対処せざるを得ない状況になって
きている。現在のところ，宇宙用に開発された数十ＭＩ
ＰＳ以上の高性能な宇宙用ＣＰＵは，世の中に存在しな
い。また，一般的に宇宙用デバイスを開発するには膨大
な開発費が必要とされるが，高性能宇宙用ＣＰＵを開発
する場合にも同様に膨大な開発費用が必要である。しか
し，高性能宇宙用ＣＰＵを開発したとしても，需要が少
なく，製造ラインを保持していくためにも莫大な費用が
かかるという問題がある。
ては，ミッションの高機能化，高性能化要求の増加に伴
い，高性能のＣＰＵで対処せざるを得ない状況になって
きている。現在のところ，宇宙用に開発された数十ＭＩ
ＰＳ以上の高性能な宇宙用ＣＰＵは，世の中に存在しな
い。また，一般的に宇宙用デバイスを開発するには膨大
な開発費が必要とされるが，高性能宇宙用ＣＰＵを開発
する場合にも同様に膨大な開発費用が必要である。しか
し，高性能宇宙用ＣＰＵを開発したとしても，需要が少
なく，製造ラインを保持していくためにも莫大な費用が
かかるという問題がある。
【０００６】このような従来の技術的な背景を考慮する
と，民生用の高性能ＣＰＵを備えたデータ処理装置を衛
星に搭載することが必要となる。
と，民生用の高性能ＣＰＵを備えたデータ処理装置を衛
星に搭載することが必要となる。
【０００７】
【発明が解決しようとする課題】一般の民生用高性能Ｃ
ＰＵは，コンピュータシステムにおいてＣＰＵとメイン
メモリとの性能差を吸収するためにキャッシュメモリを
内蔵している。一方，従来の衛星搭載のデータ処理装置
は高速性が要求されなかったために，キャッシュを内蔵
したＣＰＵは使用されていなかった。衛星に搭載するデ
ータ処理装置において，高性能化のためにキャッシュメ
モリ内蔵のＣＰＵを用いる場合，キャッシュメモリおよ
びメインメモリに対してＳＥＵ対策を考える必要があ
る。
ＰＵは，コンピュータシステムにおいてＣＰＵとメイン
メモリとの性能差を吸収するためにキャッシュメモリを
内蔵している。一方，従来の衛星搭載のデータ処理装置
は高速性が要求されなかったために，キャッシュを内蔵
したＣＰＵは使用されていなかった。衛星に搭載するデ
ータ処理装置において，高性能化のためにキャッシュメ
モリ内蔵のＣＰＵを用いる場合，キャッシュメモリおよ
びメインメモリに対してＳＥＵ対策を考える必要があ
る。
【０００８】ここで，メインメモリは，通常ＥＤＡＣ
（Error Detection And Correction：１ビットエラー訂
正・２ビットエラー検出機構）を装備しており，これに
よりＳＥＵ対策が実現されている。このＥＤＡＣによ
り，メインメモリでＳＥＵが発生した場合には，１ビッ
トエラーは訂正され，また，２ビットエラーは検出され
るので問題が生ずることはない。これによって，メイン
メモリはクリティカルとならないことが期待されてい
る。
（Error Detection And Correction：１ビットエラー訂
正・２ビットエラー検出機構）を装備しており，これに
よりＳＥＵ対策が実現されている。このＥＤＡＣによ
り，メインメモリでＳＥＵが発生した場合には，１ビッ
トエラーは訂正され，また，２ビットエラーは検出され
るので問題が生ずることはない。これによって，メイン
メモリはクリティカルとならないことが期待されてい
る。
【０００９】一方，ＣＰＵに内蔵されるキャッシュメモ
リは，物量等の関係もあり，通常ではＥＤＡＣ等のエラ
ー訂正・検出機構が装備されていない。そのため，宇宙
放射線環境で使用する場合には，ＳＥＵが発生しても表
面化しないで演算処理が進むことがある。これにより，
誤った結果を生む等のきわめてクリティカルな事態が起
こる。
リは，物量等の関係もあり，通常ではＥＤＡＣ等のエラ
ー訂正・検出機構が装備されていない。そのため，宇宙
放射線環境で使用する場合には，ＳＥＵが発生しても表
面化しないで演算処理が進むことがある。これにより，
誤った結果を生む等のきわめてクリティカルな事態が起
こる。
【００１０】本発明の目的は，ＣＰＵ内のキャッシュメ
モリで発生するＳＥＵに対処可能なデータ処理装置およ
びＳＥＵ対策方法を実現することである。本発明によ
り，宇宙放射線環境において民生用高性能ＣＰＵの使用
が可能となる。
モリで発生するＳＥＵに対処可能なデータ処理装置およ
びＳＥＵ対策方法を実現することである。本発明によ
り，宇宙放射線環境において民生用高性能ＣＰＵの使用
が可能となる。
【００１１】
【課題を解決するための手段】図１は，本発明のデータ
処理装置の構成例を示す。データ処理装置１は，キャッ
シュメモリ１１を内蔵するＣＰＵ１０を備えるととも
に，ＣＰＵ１０による命令実行機能としてシーケンス制
御手段１２，結果保存手段１３，キャッシュリセット手
段１５を持つ。また，メインメモリ（図示省略）に複数
の処理結果が格納される結果格納領域１４を持つ。
処理装置の構成例を示す。データ処理装置１は，キャッ
シュメモリ１１を内蔵するＣＰＵ１０を備えるととも
に，ＣＰＵ１０による命令実行機能としてシーケンス制
御手段１２，結果保存手段１３，キャッシュリセット手
段１５を持つ。また，メインメモリ（図示省略）に複数
の処理結果が格納される結果格納領域１４を持つ。
【００１２】結果保存手段１３は，メインメモリの結果
格納領域１４に，ＣＰＵ１０で計算されたプログラムの
各回の実行結果を保存する手段である。シーケンス制御
手段１２は，結果格納領域１４にある複数の実行結果の
比較を行い，実行結果が等しい場合には次のプログラム
処理のために，実行結果が等しくない場合には再度同じ
プログラムを実行するために，実行するプログラムアド
レスを制御する手段である。キャッシュリセット手段１
５は，同じプログラムを繰り返して実行する前にキャッ
シュメモリ１１をリセットする手段である。
格納領域１４に，ＣＰＵ１０で計算されたプログラムの
各回の実行結果を保存する手段である。シーケンス制御
手段１２は，結果格納領域１４にある複数の実行結果の
比較を行い，実行結果が等しい場合には次のプログラム
処理のために，実行結果が等しくない場合には再度同じ
プログラムを実行するために，実行するプログラムアド
レスを制御する手段である。キャッシュリセット手段１
５は，同じプログラムを繰り返して実行する前にキャッ
シュメモリ１１をリセットする手段である。
【００１３】本発明の基本的な考え方は，プログラムの
２回計算方式である。すなわち，基本的には同一プログ
ラムを２回実行し，その実行結果が等しい場合には，次
のプログラムの実行へ進む方式を採用する。１回目の計
算開始時および２回目の計算開始時におけるキャッシュ
メモリ１１を，実行しようとするプログラムに対して初
期状態にしてから処理を進める。そのために２回目以降
の各計算開始時にはキャッシュメモリ１１をリセットす
る。
２回計算方式である。すなわち，基本的には同一プログ
ラムを２回実行し，その実行結果が等しい場合には，次
のプログラムの実行へ進む方式を採用する。１回目の計
算開始時および２回目の計算開始時におけるキャッシュ
メモリ１１を，実行しようとするプログラムに対して初
期状態にしてから処理を進める。そのために２回目以降
の各計算開始時にはキャッシュメモリ１１をリセットす
る。
【００１４】キャッシュメモリの特徴として，実行しよ
うとしているプログラム等がキャッシュメモリ内に存在
すれば，そのプログラム等を使用して実行する。すなわ
ち，キャッシュメモリの利用によって，そのプログラム
等を新たにメインメモリからロードしないため，効率化
が図られる。しかし，このようなキャッシュメモリの特
徴を利用した場合，宇宙放射線環境でプログラムの２回
計算を行う方式では，１回目の計算時にキャッシュメモ
リで発生したＳＥＵが，２回目の計算時にも残ってしま
い，２回目の計算結果に影響を及ぼしてしまうおそれが
ある。そこで，２回目以降の計算開始時にキャッシュメ
モリをリセット（パージ）することにより，このような
前回の計算で発生したＳＥＵの影響を回避することがで
きる。
うとしているプログラム等がキャッシュメモリ内に存在
すれば，そのプログラム等を使用して実行する。すなわ
ち，キャッシュメモリの利用によって，そのプログラム
等を新たにメインメモリからロードしないため，効率化
が図られる。しかし，このようなキャッシュメモリの特
徴を利用した場合，宇宙放射線環境でプログラムの２回
計算を行う方式では，１回目の計算時にキャッシュメモ
リで発生したＳＥＵが，２回目の計算時にも残ってしま
い，２回目の計算結果に影響を及ぼしてしまうおそれが
ある。そこで，２回目以降の計算開始時にキャッシュメ
モリをリセット（パージ）することにより，このような
前回の計算で発生したＳＥＵの影響を回避することがで
きる。
【００１５】また，プログラムの処理時間は，キャッシ
ュメモリにおいてＳＥＵが発生する頻度に比べて十分短
い。このため，プログラムを２回計算した場合に，２回
ともＳＥＵが発生する確率は非常に小さい。
ュメモリにおいてＳＥＵが発生する頻度に比べて十分短
い。このため，プログラムを２回計算した場合に，２回
ともＳＥＵが発生する確率は非常に小さい。
【００１６】したがって，このようにプログラムを２回
計算して，その実行結果を比較し，計算結果が異なって
いるかどうかを調べることにより，キャッシュでＳＥＵ
が発生した場合にはそれを検知できる。また，計算結果
が等しい場合にのみ次の処理に進むため，ＳＥＵ発生に
よる誤動作を回避できる。
計算して，その実行結果を比較し，計算結果が異なって
いるかどうかを調べることにより，キャッシュでＳＥＵ
が発生した場合にはそれを検知できる。また，計算結果
が等しい場合にのみ次の処理に進むため，ＳＥＵ発生に
よる誤動作を回避できる。
【００１７】
【発明の実施の形態】以下，本発明の実施の形態を説明
する。図２は，本発明の実施の形態における処理および
キャッシュメモリの変遷を説明する図である。
する。図２は，本発明の実施の形態における処理および
キャッシュメモリの変遷を説明する図である。
【００１８】本発明を実現するためには，逐次的にプロ
グラムＡ，Ｂ，Ｃ，…と処理していくような従来のプロ
グラム処理において，以下のような処理を行う。まず，
ＣＰＵ１０はプログラムの１回目の計算を行う。このと
き，シーケンス制御手段１２は，ＣＰＵ１０が実行しよ
うとしているプログラムＡのアドレス「ｅｐ−ｉ］をセ
ットする。ＣＰＵ１０によるプログラムＡの命令フェッ
チに伴い，メインメモリ２からプログラムＡがキャッシ
ュメモリ１１にロードされ（），ＣＰＵ１０で実行さ
れる。計算結果（ａｎｓ−Ａ）は，結果保存手段１３に
よりメインメモリ２の結果格納領域１４に格納してお
く。
グラムＡ，Ｂ，Ｃ，…と処理していくような従来のプロ
グラム処理において，以下のような処理を行う。まず，
ＣＰＵ１０はプログラムの１回目の計算を行う。このと
き，シーケンス制御手段１２は，ＣＰＵ１０が実行しよ
うとしているプログラムＡのアドレス「ｅｐ−ｉ］をセ
ットする。ＣＰＵ１０によるプログラムＡの命令フェッ
チに伴い，メインメモリ２からプログラムＡがキャッシ
ュメモリ１１にロードされ（），ＣＰＵ１０で実行さ
れる。計算結果（ａｎｓ−Ａ）は，結果保存手段１３に
よりメインメモリ２の結果格納領域１４に格納してお
く。
【００１９】ここで，キャッシュメモリ１１にＳＥＵが
発生したとする（）。次に，プログラムＡについて２
回目の計算を行うが，その前に，キャッシュリセット手
段１５によりキャッシュメモリ１１を一度リセットし，
初期状態にする（）。２回目の計算を開始すると，１
回目の計算と同様に実行するプログラムＡがキャッシュ
メモリ１１上には存在しないので，再びメインメモリ２
からキャッシュメモリ１１にロードされ（），２回目
の計算が行われ，計算結果（ａｎｓ−Ｂ）が結果格納領
域１４に格納される。
発生したとする（）。次に，プログラムＡについて２
回目の計算を行うが，その前に，キャッシュリセット手
段１５によりキャッシュメモリ１１を一度リセットし，
初期状態にする（）。２回目の計算を開始すると，１
回目の計算と同様に実行するプログラムＡがキャッシュ
メモリ１１上には存在しないので，再びメインメモリ２
からキャッシュメモリ１１にロードされ（），２回目
の計算が行われ，計算結果（ａｎｓ−Ｂ）が結果格納領
域１４に格納される。
【００２０】シーケンス制御手段１２は，結果格納領域
１４に保存された１回目の計算結果（ａｎｓ−Ａ）と２
回目の計算結果（ａｎｓ−Ｂ）とを比較する（）。計
算結果が等しければ，次の処理（プログラムＢ）へ進む
ため，プログラムＢのアドレス「ｅｐ−ｉ＋１」をセッ
トする。もし，計算結果（ａｎｓ−Ａ，ａｎｓ−Ｂ）が
等しくなければ，キャッシュメモリ１１をリセットし初
期状態にして，プログラムＡのアドレス「ｅｐ−ｉ］を
再セットする。２回目と同様にして３回目の計算を行
い，３回目の計算結果が１回目（ａｎｓ−Ａ）あるいは
２回目（ａｎｓ−Ｂ）の計算結果と等しければ，次の処
理（プログラムＢ）に進むため，プログラムＢのアドレ
ス「ｅｐ−ｉ＋１」をセットする。計算結果が等しくな
い場合には同様の方法の処理を数回繰り返し，予め定め
た回数を繰り返しても計算結果が等しくない場合には，
ＣＰＵエラーとして処理する。
１４に保存された１回目の計算結果（ａｎｓ−Ａ）と２
回目の計算結果（ａｎｓ−Ｂ）とを比較する（）。計
算結果が等しければ，次の処理（プログラムＢ）へ進む
ため，プログラムＢのアドレス「ｅｐ−ｉ＋１」をセッ
トする。もし，計算結果（ａｎｓ−Ａ，ａｎｓ−Ｂ）が
等しくなければ，キャッシュメモリ１１をリセットし初
期状態にして，プログラムＡのアドレス「ｅｐ−ｉ］を
再セットする。２回目と同様にして３回目の計算を行
い，３回目の計算結果が１回目（ａｎｓ−Ａ）あるいは
２回目（ａｎｓ−Ｂ）の計算結果と等しければ，次の処
理（プログラムＢ）に進むため，プログラムＢのアドレ
ス「ｅｐ−ｉ＋１」をセットする。計算結果が等しくな
い場合には同様の方法の処理を数回繰り返し，予め定め
た回数を繰り返しても計算結果が等しくない場合には，
ＣＰＵエラーとして処理する。
【００２１】このように，２回目の計算の実行開始時に
キャッシュメモリ１１をリセットして初期状態へ戻すの
で，キャッシュメモリ１１にＳＥＵが発生したとして
も，２回目の計算は，ＳＥＵの影響を受けることがな
い。
キャッシュメモリ１１をリセットして初期状態へ戻すの
で，キャッシュメモリ１１にＳＥＵが発生したとして
も，２回目の計算は，ＳＥＵの影響を受けることがな
い。
【００２２】本発明におけるシーケンス制御手段１２，
結果保存手段１３，キャッシュリセット手段１５を実現
するためのプログラムは，例えばアプリケーションプロ
グラムと組み合わせることが可能なライブラリプログラ
ムとして提供することができる。また，これらの手段を
オペレーティング・システムの機能として提供すること
も可能である。
結果保存手段１３，キャッシュリセット手段１５を実現
するためのプログラムは，例えばアプリケーションプロ
グラムと組み合わせることが可能なライブラリプログラ
ムとして提供することができる。また，これらの手段を
オペレーティング・システムの機能として提供すること
も可能である。
【００２３】図３は，本発明の実施の形態における処理
のフローチャートである。まず，処理するプログラムの
アドレスをセットして（Ｓ１），プログラムを実行し
（Ｓ２），実行結果を所定の結果格納領域１４に格納す
る（Ｓ３）。実行は１回目かどうかを判断して（Ｓ
４），１回目であればキャッシュメモリ１１をリセット
し（Ｓ７），今実行したプログラムのアドレスを再セッ
トして（Ｓ８），ステップＳ２へ戻り，処理を進める。
のフローチャートである。まず，処理するプログラムの
アドレスをセットして（Ｓ１），プログラムを実行し
（Ｓ２），実行結果を所定の結果格納領域１４に格納す
る（Ｓ３）。実行は１回目かどうかを判断して（Ｓ
４），１回目であればキャッシュメモリ１１をリセット
し（Ｓ７），今実行したプログラムのアドレスを再セッ
トして（Ｓ８），ステップＳ２へ戻り，処理を進める。
【００２４】ステップＳ４の判定で実行が１回目でなけ
れば，結果格納領域１４に格納されている新しい実行結
果を前の実行結果と比較する（Ｓ５）。結果が同じであ
れば，ＳＥＵは発生していないので，次のプログラム実
行へ移る。結果が同じでなければ，さらに実行がｎ回目
（ｎは所定のリトライ回数）かどうかを判断し（Ｓ
６），ｎ回実行していなければ，キャッシュメモリ１１
をリセットし（Ｓ７），アドレスを再セットして（Ｓ
８），ステップＳ２へ戻り処理を進める。所定のリトラ
イ回数であるｎ回実行しても，実行結果が同じでなけれ
ば，ＳＥＵ以外のエラーと考えられるので，エラー処理
へ進む（Ｓ９）。
れば，結果格納領域１４に格納されている新しい実行結
果を前の実行結果と比較する（Ｓ５）。結果が同じであ
れば，ＳＥＵは発生していないので，次のプログラム実
行へ移る。結果が同じでなければ，さらに実行がｎ回目
（ｎは所定のリトライ回数）かどうかを判断し（Ｓ
６），ｎ回実行していなければ，キャッシュメモリ１１
をリセットし（Ｓ７），アドレスを再セットして（Ｓ
８），ステップＳ２へ戻り処理を進める。所定のリトラ
イ回数であるｎ回実行しても，実行結果が同じでなけれ
ば，ＳＥＵ以外のエラーと考えられるので，エラー処理
へ進む（Ｓ９）。
【００２５】本発明を用いたシステムの性能評価のた
め，ある試験システムで評価用ソフトウェアを実行させ
て，キャッシュメモリを使用した（cache enable) とき
と，キャッシュメモリを使用しなかった（cache disabl
e)ときの実行時間の比較を行った。
め，ある試験システムで評価用ソフトウェアを実行させ
て，キャッシュメモリを使用した（cache enable) とき
と，キャッシュメモリを使用しなかった（cache disabl
e)ときの実行時間の比較を行った。
【００２６】メモリとしてＳＲＡＭを用いた場合，実行
時間比は，キャッシュメモリを使用したときのプログラ
ムの実行時間＝１に対して，キャッシュメモリを使用し
なかったときは実行時間＝５であった。また，メモリと
してＤＲＡＭを用いた場合のキャッシュメモリを使用し
たときと使用しなかったときの実行時間比は，１対７で
あった。
時間比は，キャッシュメモリを使用したときのプログラ
ムの実行時間＝１に対して，キャッシュメモリを使用し
なかったときは実行時間＝５であった。また，メモリと
してＤＲＡＭを用いた場合のキャッシュメモリを使用し
たときと使用しなかったときの実行時間比は，１対７で
あった。
【００２７】すなわち，cache disable 状態での実行時
間は，cache enable状態での実行時間に比べて，メモリ
がＳＲＡＭおよびＤＲＡＭの場合において，それぞれ５
倍および７倍要する。このことは，同じプログラムを２
回以上実行したとしても，キャッシュメモリを使用した
ほうがキャッシュメモリを使用しない場合よりも，高速
実行が可能であることを示す。したがって，本発明を用
いてシングルイベントアップセット対策を行うことによ
り，キャッシュメモリを内蔵する民生用高性能ＣＰＵを
用いることが可能になり，それによる性能向上を図るこ
とができる。
間は，cache enable状態での実行時間に比べて，メモリ
がＳＲＡＭおよびＤＲＡＭの場合において，それぞれ５
倍および７倍要する。このことは，同じプログラムを２
回以上実行したとしても，キャッシュメモリを使用した
ほうがキャッシュメモリを使用しない場合よりも，高速
実行が可能であることを示す。したがって，本発明を用
いてシングルイベントアップセット対策を行うことによ
り，キャッシュメモリを内蔵する民生用高性能ＣＰＵを
用いることが可能になり，それによる性能向上を図るこ
とができる。
【００２８】なお，衛星搭載機器の場合，通常メモリと
しては，ＳＲＡＭを使用する。これは一般的にＳＲＡＭ
のほうがＤＲＡＭよりも耐放射線性に優れているからで
ある。
しては，ＳＲＡＭを使用する。これは一般的にＳＲＡＭ
のほうがＤＲＡＭよりも耐放射線性に優れているからで
ある。
【００２９】
【発明の効果】以上説明したように，本発明によれば，
高性能ＣＰＵの内蔵キャッシュのＳＥＵを回避でき，宇
宙放射線環境においてはクリティカルな民生用の高性能
ＣＰＵを，宇宙放射線環境で利用できることにより，衛
星ミッションの高性能・高機能要求に対応でき，高価な
宇宙用ＣＰＵの開発・維持に伴う費用負担を回避でき
る。
高性能ＣＰＵの内蔵キャッシュのＳＥＵを回避でき，宇
宙放射線環境においてはクリティカルな民生用の高性能
ＣＰＵを，宇宙放射線環境で利用できることにより，衛
星ミッションの高性能・高機能要求に対応でき，高価な
宇宙用ＣＰＵの開発・維持に伴う費用負担を回避でき
る。
【図１】本発明のデータ処理装置の構成例を示す図であ
る。
る。
【図２】本発明の実施の形態における処理およびキャッ
シュメモリの変遷を示す図である。
シュメモリの変遷を示す図である。
【図３】本発明の実施の形態における処理のフローチャ
ートである。
ートである。
【図４】シングルイベントアップセット（ＳＥＵ）の例
を示す図である。
を示す図である。
１ データ処理装置 ２ メインメモリ（ＭＥＭ） １０ ＣＰＵ １１ キャッシュメモリ １２ シーケンス制御手段 １３ 結果保存手段 １４ 結果格納領域 １５ キャッシュリセット手段
Claims (2)
- 【請求項１】 キャッシュメモリを内蔵するＣＰＵを持
つデータ処理装置において，プログラムの実行結果を格
納する結果格納領域に各回の実行結果を保存する手段
と，同じプログラムを複数回実行させ，前記結果格納領
域にある複数の実行結果を比較し，実行結果が等しい場
合には次のプログラム処理のために，実行結果が等しく
ない場合には再度同じプログラムを実行するために，実
行するプログラムアドレスを制御するシーケンス制御手
段と，同じプログラムを繰り返して実行する前にキャッ
シュメモリをリセットする手段とを備えることを特徴と
するシングルイベントアップセット対策データ処理装
置。 - 【請求項２】 キャッシュメモリを内蔵するＣＰＵを持
つデータ処理装置におけるキャッシュメモリのシングル
イベントアップセット対策処理方法であって，目的とす
る処理を行うプログラムのアドレスをセットし，プログ
ラムを実行する過程と，プログラムの実行結果を第１の
結果格納領域に保存する過程と，同じプログラムを繰り
返して実行する前にキャッシュメモリをリセットする過
程と，前記プログラムのアドレスを再セットし，プログ
ラムを実行する過程と，プログラムの実行結果を第２の
結果格納領域に保存する過程と，前記第１および第２の
結果格納領域にある複数の実行結果を比較し，実行結果
が等しい場合には次のプログラム処理に移行し，実行結
果が等しくない場合には再度同じプログラムの実行処理
またはエラー処理へ移行する過程とを有することを特徴
とするシングルイベントアップセット対策処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11030898A JP3553793B2 (ja) | 1998-04-21 | 1998-04-21 | シングルイベントアップセット対策データ処理装置およびシングルイベントアップセット対策処理方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP11030898A JP3553793B2 (ja) | 1998-04-21 | 1998-04-21 | シングルイベントアップセット対策データ処理装置およびシングルイベントアップセット対策処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306083A true JPH11306083A (ja) | 1999-11-05 |
| JP3553793B2 JP3553793B2 (ja) | 2004-08-11 |
Family
ID=14532424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11030898A Expired - Fee Related JP3553793B2 (ja) | 1998-04-21 | 1998-04-21 | シングルイベントアップセット対策データ処理装置およびシングルイベントアップセット対策処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3553793B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011203965A (ja) * | 2010-03-25 | 2011-10-13 | Fuji Electric Co Ltd | 自己診断装置及び自己診断方法 |
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| CN109976962A (zh) * | 2019-03-10 | 2019-07-05 | 国家卫星气象中心(国家空间天气监测预警中心) | 一种用于fy-4a卫星闪电成像仪的fpga单粒子翻转防护方法及系统 |
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-
1998
- 1998-04-21 JP JP11030898A patent/JP3553793B2/ja not_active Expired - Fee Related
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| CN109976962B (zh) * | 2019-03-10 | 2023-10-20 | 国家卫星气象中心(国家空间天气监测预警中心) | 一种用于fy-4a卫星闪电成像仪的fpga单粒子翻转防护方法及系统 |
| CN111708695A (zh) * | 2020-06-12 | 2020-09-25 | 上海航天计算机技术研究所 | 基于AT697的cache抗单粒子翻转效果验证方法 |
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| Publication number | Publication date |
|---|---|
| JP3553793B2 (ja) | 2004-08-11 |
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