JPH11306047A - 暴走検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵが暴走したことを確実に検出するとと
もにＣＰＵがプログラム処理の実行を誤った場合にその
誤動作を直ちに検出する。 【解決手段】 鍵データ生成回路３は、ウォッチドッグ
タイマのカウント値を鍵データとし、ＣＰＵ１が鍵デー
タを順次読み出すと、鍵データ記憶回路５に鍵レジスタ
６ａ、６ｂ、６ｃの順に記憶される。ＣＰＵ１がデータ
を鍵データ照合回路４のＮ番目の照合レジスタに書き込
むと、Ｎ番目の鍵レジスタから鍵データが鍵データ照合
回路４にロードされて、書き込まれた照合レジスタのデ
ータと照合され、照合結果が不一致のとき直ちに異常検
出信号MATCHERRがＣＰＵ１に入力される。また、照合回
数レジスタ９に設定された照合回数の回数連続して照合
結果が一致したときにクリアパルス１２を出力するよう
にしたことにより、誤ってウォッチドッグタイマがリセ
ットされるのを防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵの暴走を検
出し、ＣＰＵに対して暴走が生じたことを通知する暴走
検出装置に関する。

【０００２】

【従来の技術】従来より、一定時間以内にＣＰＵがクリ
ア動作を行わなければ、異常検出信号をＣＰＵに出力す
るウォッチドッグタイマが用いられている。図３１は第
１の従来例の暴走検出装置を示すブロック図である。こ
の第１の従来例の暴走検出装置は、アドレスデコーダ２
およびウォッチドッグタイマ１０により構成される。Ｃ
ＰＵ１は、ウォッチドッグタイマ１０をクリアするため
に、クリアのために割り付けられているアドレスに任意
のデータの書き込みを行う。ＣＰＵ１より出力されたア
ドレス及びライト信号は、アドレスデコーダ２に入力さ
れ、アドレスのデコード結果がクリアアドレスを示し、
かつライト信号がイネーブルである場合に、アドレスデ
コーダ２がウォッチドッグタイマ１０へクリアパルスを
出力する。このクリア動作を、ＣＰＵ１がウォッチドッ
グタイマ１０において設定されている一定時間以内に行
わなかった場合、ウォッチドッグタイマ１０はＣＰＵ１
へ暴走検出信号を出力する。

【０００３】図３２は第２の従来例の暴走検出装置を示
すブロック図である。この第２の従来例の暴走検出装置
は、アドレスデコーダ２，クリアパルス発生回路１１お
よびウォッチドッグタイマ１０により構成される。これ
は、ウォッチドッグタイマ１０をクリアするためにあら
かじめ決めたデータパターンをクリアパルス発生回路１
１に設定しておくものである。ＣＰＵ１からクリアパル
ス発生回路１１に対応するアドレスが出力されたとき、
アドレスデコーダ２はデコード信号をクリアパルス発生
回路１１に出力する。クリアパルス発生回路１１は、デ
コード信号がイネーブルのときに、ＣＰＵ１から書き込
まれるデータパターンとあらかじめ決めたデータパター
ンとを比較し、一致した場合にクリアパルスを発生す
る。この構成では、あらかじめ決めたデータパターンの
書き込みが、ウォッチドッグタイマ１０において設定さ
れている一定時間以内に行われなかった場合に、ウォッ
チドッグタイマ１０はＣＰＵ１へ暴走検出信号を出力す
る。

【０００４】

【発明が解決しようとする課題】上記第１の従来例で
は、ＣＰＵ１が暴走したとしても、誤ってウォッチドッ
グタイマ１０のクリアアドレスをアクセスしてウォッチ
ドッグタイマ１０をクリアしてしまい、暴走が検出され
ないという問題があった。また、第２の従来例でも、Ｃ
ＰＵ１が暴走したとしても、誤ってクリアパルス発生回
路１１に対応するアドレス（言い換えればウォッチドッ
グタイマ１０のクリアアドレス）をアクセスしてしま
い、また、クリアのためのデータが時刻により変化する
値ではないために、ＣＰＵ１があらかじめ決められたデ
ータを誤って書き込む可能性があり、暴走が検出されな
い場合が生じるという問題があった。

【０００５】さらに、第１，第２のいずれの従来例も、
ＣＰＵ１がプログラム処理の実行を誤った場合に、ウォ
ッチドッグタイマ１０に設定された時刻までその異常が
検出されないという問題もあった。本発明は上記問題を
解決するもので、その第１の目的は、ＣＰＵが暴走した
ことを確実に検出できる暴走検出装置を提供することで
あり、第２の目的は、さらにＣＰＵがプログラム処理の
実行を誤った場合にその誤動作を直ちに検出できる暴走
検出装置を提供することである。

【０００６】

【課題を解決するための手段】請求項１記載の暴走検出
装置は、時刻により変化する鍵データを生成する鍵デー
タ生成回路と、この鍵データ生成回路から鍵データを読
み出すとともに記憶し、この記憶した鍵データを出力す
るＣＰＵと、このＣＰＵにより鍵データ生成回路から読
み出される鍵データを記憶し、この記憶した鍵データを
ＣＰＵが鍵データを出力するときに出力する鍵データ記
憶回路と、ＣＰＵから出力される鍵データと鍵データ記
憶回路から出力される鍵データとを照合し、この照合結
果が不一致のときにＣＰＵへ異常検出信号を出力する鍵
データ照合回路とを備えている。

【０００７】この構成によれば、鍵データ生成回路が時
刻により変化する鍵データを生成し、鍵データ照合回路
にＣＰＵから書き込まれる鍵データが、鍵データ記憶回
路に記憶されていた鍵データと不一致のときに、異常検
出信号をＣＰＵへ出力するようにしてあり、鍵データが
時刻により変化するデータであるため、ＣＰＵの暴走時
に、ＣＰＵから鍵データ照合回路に正しい鍵データが誤
って書き込まれることを防止し、処理が正常に実行され
ているか否かを、照合のたびに検出し、ＣＰＵから正し
い鍵データが書き込まれないと直ちに異常を検出できる
ので、ＣＰＵの暴走を確実にかつ直ちに検出できる。

【０００８】請求項２記載の暴走検出装置は、請求項１
記載の暴走検出装置において、鍵データ記憶回路は、鍵
データ生成回路から読み出される鍵データを定められた
順番に記憶する複数の鍵レジスタを有し、鍵データ照合
回路は、ＣＰＵから出力される鍵データが書き込まれ複
数の鍵レジスタのそれぞれと対応する複数の照合レジス
タを有し、ＣＰＵから所定の照合レジスタに鍵データが
書き込まれるときに、所定の照合レジスタに書き込まれ
る鍵データと、所定の照合レジスタに対応する鍵レジス
タに記憶された鍵データとを照合するようにしたことを
特徴とする。

【０００９】この構成により、鍵データ記憶回路は、複
数の鍵レジスタに順番に鍵データを記憶し、鍵データ照
合回路は、所定の照合レジスタに書き込まれる鍵データ
と、所定の照合レジスタに対応する鍵レジスタに記憶さ
れた鍵データとを照合するようにしているため、ＣＰＵ
がプログラム処理の実行を誤り、例えばＮ回目の鍵デー
タの読出しおよび照合がなされなかった場合には、Ｎ＋
１回目の鍵データの照合時に照合結果が不一致となり、
鍵データ照合回路から異常検出信号がＣＰＵへ出力さ
れ、プログラムの流れが異常であることを直ちに検出で
きる。

【００１０】請求項３記載の暴走検出装置は、請求項１
記載の暴走検出装置において、クロックパルスをカウン
トし一定時間以内にクリアパルスが入力されないときに
ＣＰＵへ異常検出信号を出力するウォッチドッグタイマ
を設け、鍵データ照合回路は、照合結果が一致したとき
にウォッチドッグタイマをリセットするクリアパルスを
出力するようにしたことを特徴とする。

【００１１】このように、ウォッチドッグタイマを設け
たことにより、ＣＰＵが暴走し、鍵データの読出しおよ
び照合の処理が継続して一定時間行われなかったとき
に、ウォッチドッグタイマから異常検出信号が出力さ
れ、ＣＰＵの暴走を検出できる。請求項４記載の暴走検
出装置は、請求項２記載の暴走検出装置において、クロ
ックパルスをカウントし一定時間以内にクリアパルスが
入力されないときにＣＰＵへ異常検出信号を出力するウ
ォッチドッグタイマを設け、鍵データ照合回路は、照合
回数が設定される照合回数レジスタを有し、この照合回
数レジスタに設定された照合回数の回数連続して照合結
果が一致したときにウォッチドッグタイマをリセットす
るクリアパルスを出力するようにしたことを特徴とす
る。

【００１２】このように、ウォッチドッグタイマを設け
たことにより、ＣＰＵが暴走し、鍵データの読出しおよ
び照合の処理が継続して一定時間行われなかったとき
に、ウォッチドッグタイマから異常検出信号が出力さ
れ、ＣＰＵの暴走を検出できる。また、照合回数レジス
タに設定された照合回数の回数連続して照合結果が一致
したときにクリアパルスを出力するようにしたことによ
り、誤ってウォッチドッグタイマがリセットされるのを
防止できる。

【００１３】請求項５記載の暴走検出装置は、時刻によ
り変化する鍵データを生成し、ＣＰＵにアクセスされた
ときに鍵データを出力する鍵データ生成回路と、複数の
鍵レジスタを有し、鍵データ生成回路から出力される鍵
データを定められた順番の鍵レジスタに記憶する鍵デー
タ記憶回路と、複数の鍵レジスタのそれぞれと対応する
複数の照合レジスタを有し、鍵データ生成回路から出力
される鍵データを所定の照合レジスタに記憶し、この所
定の照合レジスタに記憶した鍵データと所定の照合レジ
スタに対応する鍵レジスタに記憶された鍵データとを照
合し、この照合結果が不一致のときにＣＰＵへ異常検出
信号を出力する鍵データ照合回路とを備えている。

【００１４】この構成によれば、鍵データ生成回路が時
刻により変化する鍵データを生成し、ＣＰＵが鍵データ
生成回路にアクセスしたときに、鍵データ記憶回路は、
複数の鍵レジスタに順番に鍵データを記憶し、鍵データ
照合回路は、所定の照合レジスタに鍵データを記憶し、
その後、所定の照合レジスタとそれに対応する鍵レジス
タに記憶された鍵データを照合するようにしているた
め、ＣＰＵがプログラム処理の実行を誤り、例えばＮ回
目の鍵データの読出しおよび照合がなされなかった場合
には、Ｎ＋１回目の鍵データの照合時に照合結果が不一
致となり、鍵データ照合回路から異常検出信号がＣＰＵ
へ出力され、プログラムの流れが異常であることを直ち
に検出できる。このように、鍵データを一度ＣＰＵに読
み込むことなく、鍵データの照合を行うため、処理の高
速化を図ることができる。

【００１５】請求項６記載の暴走検出装置は、請求項５
記載の暴走検出装置において、クロックパルスをカウン
トし一定時間以内にクリアパルスが入力されないときに
ＣＰＵへ異常検出信号を出力するウォッチドッグタイマ
を設け、鍵データ照合回路は、照合回数が設定される照
合回数レジスタを有し、この照合回数レジスタに設定さ
れた照合回数の回数連続して照合結果が一致したときに
ウォッチドッグタイマをリセットするクリアパルスを出
力するようにしたことを特徴とする。

【００１６】このように、クリアパルスによりリセット
されるウォッチドッグタイマを設けたことにより、ＣＰ
Ｕが暴走し、鍵データの読出しおよび照合の処理が継続
して一定時間行われなかったときに、ウォッチドッグタ
イマから異常検出信号が出力され、ＣＰＵの暴走を検出
できる。また、照合回数レジスタに設定された照合回数
の回数連続して照合結果が一致したときにクリアパルス
を出力するようにしたことにより、誤ってウォッチドッ
グタイマをリセットするのを防止できる。

【００１７】請求項７記載の暴走検出装置は、請求項
３，４または６記載の暴走検出装置において、ウォッチ
ドッグタイマを鍵データ生成回路に共用し、ウォッチド
ッグタイマのカウント値を鍵データとするようにしたこ
とを特徴とする。これにより、回路規模を小さくでき
る。請求項８記載の暴走検出装置は、請求項４または６
記載の暴走検出装置において、ウォッチドッグタイマを
鍵データ生成回路に共用し、前記ウォッチドッグタイマ
のカウント値を鍵データとし、鍵データ照合回路の複数
の照合レジスタのデータを読み出し可能にしたことを特
徴とする。

【００１８】これにより、ＣＰＵは鍵データ照合回路か
ら異常検出信号を入力したとき、照合レジスタからデー
タを読み出すことにより、暴走検出時および鍵データ生
成を受け付けた時の情報（ウォッチドッグタイマのカウ
ント値）と、何回目の鍵データの照合が正常に行われな
かったかを認知できるため、暴走のメカニズムを解析す
ることができ、また、異常検出後にＣＰＵの行う復旧処
理やエラー内容の表示に用いることができる。

【００１９】請求項９記載の暴走検出装置は、請求項４
または６記載の暴走検出装置において、鍵データ生成回
路は時刻を鍵データとして生成し、鍵データ照合回路の
複数の照合レジスタのデータを読み出し可能にしたこと
を特徴とする。これにより、ＣＰＵは鍵データ照合回路
から異常検出信号を入力したとき、照合レジスタからデ
ータを読み出すことにより、暴走検出時および鍵データ
生成を受け付けた時の時刻と、何回目の鍵データの照合
が正常に行われなかったかを認知できるため、暴走のメ
カニズムを解析することができ、また、異常検出後にＣ
ＰＵの行う復旧処理やエラー内容の表示に用いることが
できる。

【００２０】請求項１０記載の暴走検出装置は、請求項
４，６，８または９記載の暴走検出装置において、鍵デ
ータ照合回路は、照合回数レジスタに一旦照合回数が設
定されると、次にクリアパルスを出力するまで照合回数
レジスタへの書き込みを禁止としたことを特徴とする。
これにより、誤って照合回数が変更され、設定よりも早
く誤ってクリアパルスが出力されるのを防止できる。

【００２１】

【発明の実施の形態】〔第１の実施の形態〕以下、本発
明の第１の実施の形態について、図１，図２，図３，図
４を参照して説明する。図１は第１の実施の形態におけ
る暴走検出装置のブロック図である。

【００２２】第１の実施の形態の暴走検出装置は、ＣＰ
Ｕ１および暴走検出部１３からなり、暴走検出部１３に
は、アドレスデコーダ２と、時刻により変化する鍵デー
タを生成する鍵データ生成回路３と、ＣＰＵ１が鍵デー
タ生成回路３から鍵データを読み出すときに読み出され
た鍵データを内蔵の鍵レジスタ６に記憶する鍵データ記
憶回路５と、ＣＰＵ１から書き込まれる鍵データと鍵デ
ータ記憶回路５の鍵レジスタ６から出力される鍵データ
とを照合し、この照合結果が不一致のときにＣＰＵ１へ
異常検出信号MATCHERRを出力する鍵データ照合回路４と
を備えている。なお、ＣＰＵ１は鍵データ生成回路３か
ら鍵データを読み出すとともに記憶し、この記憶した鍵
データを出力して鍵データ照合回路４に書き込むように
している。

【００２３】そして、ＣＰＵ１のアドレスバスはアドレ
スデコーダ２に接続されている。ＣＰＵ１のリード信号
REは、鍵データ生成回路３と鍵データ記憶回路５に入力
される。ＣＰＵ１のライト信号WEは、鍵データ照合回路
４と鍵データ記憶回路５に入力される。アドレスデコー
ダ２のデコード信号DMATCHは、鍵データ照合回路４と鍵
データ記憶回路５に入力される。アドレスデコーダ２の
デコード信号DKDATAは、鍵データ生成回路３と鍵データ
記憶回路５に入力される。鍵データ照合回路４が出力す
る異常検出信号MATCHERRは、ＣＰＵ１に入力される。鍵
データ記憶回路５は、バスKREGBUS により鍵データ照合
回路４に接続されている。ＣＰＵ１の出力するリセット
信号RESET は、鍵データ照合回路４と鍵データ記憶回路
５に入力される。鍵データ生成回路３は、バスKDATABUS
によりＣＰＵ１と鍵データ記憶回路５に接続されてい
る。ＣＰＵ１のデータは、バスKMACBUS で鍵データ照合
回路４に入力される。

【００２４】次に本実施の形態における動作を説明す
る。図４に、ＣＰＵ１が実行するプログラムの例を示
す。図４中における(1) は、ＣＰＵ１がアドレスX'１０
００が示すＩ／Ｏ（鍵データ生成回路３）のデータをメ
モリ（ＣＰＵ１の内蔵レジスタ）に転送する命令とし、
(2) は、ＣＰＵ１がメモリ（ＣＰＵ１の内蔵レジスタ）
のデータをアドレスX'０００１が示すＩ／Ｏ（鍵データ
照合回路４）に転送する命令とする。なお、図４中に記
載の「処理」はＣＰＵ１により実行可能な命令の組み合
わせで生じる動作を示し、作成されるプログラムにより
異なるものである。

【００２５】図２，図３は図４のプログラムを実行する
際の本実施の形態のタイミングチャートを示し、図２は
ＣＰＵ１が正常動作時の場合であり、図３はＣＰＵ１が
暴走時の場合である。はじめに、ＣＰＵ１がリセット信
号RESET を鍵データ記憶回路５と鍵データ照合回路４に
出力することにより、鍵データ記憶回路５の鍵レジスタ
６をX'００でリセットし、鍵データ照合回路４の異常検
出信号MATCHERRをディスエーブルにする。なお、X'００
は、リセット信号RESET が鍵データ記憶回路５に入力さ
れた時の鍵データである。

【００２６】まず、プログラムにおいて鍵データの取得
が指示されると、ＣＰＵ１は鍵データ生成回路３のアド
レスX'１０００をリードアクセスする。アドレスデコー
ダ２は、デコード信号DKDATAをイネーブルにする。リー
ド信号REとデコード信号DKDATAがイネーブルになると、
鍵データ生成回路３は現時刻の鍵データをバスKDATABUS
に出力し、ＣＰＵ１はその鍵データを内蔵レジスタに格
納する。また、鍵データ記憶回路５は、リード信号REと
デコード信号DKDATAがイネーブルになると、バスKDATAB
USの値を鍵レジスタ６に格納する。

【００２７】次に、プログラムにおいて鍵データの照合
が指示されると、ＣＰＵ１は鍵データ照合回路４のアド
レスX'０００１をライトアクセスする。アドレスデコー
ダ２は、デコード信号DMATCHをイネーブルにする。鍵デ
ータ記憶回路５は、ライト信号WEとデコード信号DMATCH
がイネーブルになると、鍵レジスタ６の値をバスKREGBU
S に出力する。鍵データ照合回路４は、ライト信号WEと
デコード信号DMATCHがイネーブルになると、ＣＰＵ１の
内蔵レジスタからバスKMACBUS に出力した値と、鍵レジ
スタ６からバスKREGBUS に出力された値とを照合し、そ
の照合結果が一致した場合は、図２に示すように、異常
検出信号MATCHERRはイネーブルにならない（正常動作
時）。照合結果が不一致の場合は、図３に示すように、
異常検出信号MATCHERRをイネーブルにしてＣＰＵ１に異
常を通知する。

【００２８】このように第１の実施の形態によれば、鍵
データ生成回路３が時刻により変化する鍵データを生成
し、鍵データ照合回路４にＣＰＵ１から書き込まれる鍵
データが、鍵データ記憶回路５に記憶されている鍵デー
タと不一致のときに、異常検出信号MATCHERRをＣＰＵ１
へ出力するようにしてあり、鍵データが時刻により変化
するデータであるため、ＣＰＵ１の暴走時に、ＣＰＵ１
から鍵データ照合回路４に正しい鍵データが誤って書き
込まれることを防止し、処理が正常に実行されているか
否かを、照合のたびに検出し、ＣＰＵ１から正しい鍵デ
ータが書き込まれないと直ちに異常を検出できるので、
ＣＰＵ１の暴走を確実にかつ直ちに検出できる。

【００２９】なお、鍵データ生成回路３が生成する時刻
により変化する鍵データには、例えば、乱数発生回路に
よって生成される乱数がある。すなわち、鍵データ生成
回路３として例えば乱数発生回路を用い、その具体例と
しては、ＣＰＵ１からのリセット信号RESET 入力により
カウントを開始するＮビットカウンタと、鍵データ生成
要求を受け付けると、まずレジスタの値を上位方向にＮ
ビットシフトし、次に下位Ｎビットにカウンタのカウン
ト値を格納し、その時のレジスタの値を鍵データとする
シフトレジスタを備えることにより構成される。なお、
このような乱数発生回路などにより実現される鍵データ
生成回路３は、ＣＰＵ１の資源（演算器，レジスタ，メ
モリなど）を用いて構成してもよい。

【００３０】〔第２の実施の形態〕次に第２の実施の形
態について、図５〜図９を参照して説明する。図５は第
２の実施の形態における暴走検出装置のブロック図であ
り、図１と対応する部分には同一符号を付して説明を省
略し、以下異なる部分のみ説明する。第２の実施の形態
では、鍵データ記憶回路５は、複数の鍵レジスタ６ａ，
６ｂ，６ｃと、記憶すべき鍵レジスタの番号を示す番号
フラグ８とを備えている。鍵データ照合回路４は、複数
の照合レジスタ７ａ，７ｂ，７ｃを備えている。ＣＰＵ
１のアドレスバスは、アドレスデコーダ２以外に、鍵デ
ータ照合回路４および鍵データ記憶回路５にも接続さ
れ、ＣＰＵ１が出力するアドレスの下位ビットにより、
鍵データ照合回路４および鍵データ記憶回路５内のアク
セスするレジスタ番号が決定される。

【００３１】次に第２の実施の形態における動作を説明
する。図８，図９に、ＣＰＵ１が実行するプログラムの
例と、ＣＰＵ１の動作の説明を示す。図８，図９中にお
ける(1) は、ＣＰＵ１がアドレスX'１０００が示すＩ／
Ｏ（鍵データ生成回路３）のデータをメモリ（ＣＰＵ１
の内蔵レジスタ）に転送する命令とし、(2) ，(3) ，
(4) は、それぞれＣＰＵ１がメモリ（ＣＰＵ１の内蔵レ
ジスタ）のデータをアドレスX'０００１，X'０００２，
X'０００３が示すＩ／Ｏ（鍵データ照合回路４）に転送
する命令とする。なお、図８，図９中に記載の「処理」
は、図４同様、ＣＰＵ１により実行可能な命令の組み合
わせで生じる動作を示す。

【００３２】図６，図７は図８，図９のプログラムを実
行する際の本実施の形態のタイミングチャートを示し、
図６と図８はＣＰＵ１が正常動作時の場合であり、図７
と図９はＣＰＵ１が暴走時の場合である。まず、図６と
図８を参照しながらＣＰＵ１が正常動作時の場合を説明
する。はじめに、ＣＰＵ１はリセット信号RESET を鍵デ
ータ記憶回路５と鍵データ照合回路４に出力し、全ての
鍵レジスタ６ａ，６ｂ，６ｃおよび番号フラグ８と全て
の照合レジスタ７ａ，７ｂ，７ｃとをX'００にし、鍵デ
ータ照合回路４の異常検出信号MATCHERRをディスエーブ
ルにする。以上のように初期化が行われる。

【００３３】まず、プログラムにおいて鍵データの取
得が指示されると、ＣＰＵ１は鍵データ生成回路３のア
ドレスX'１０００をリードアクセスする。アドレスデコ
ーダ２は、デコード信号DKDATAをイネーブルにする。リ
ード信号REとデコード信号DKDATAがイネーブルになる
と、鍵データ生成回路３は現時刻の鍵データをバスKDAT
ABUSに出力し、ＣＰＵ１はその鍵データを内蔵レジスタ
に格納する。また、鍵データ記憶回路５は、リード信号
REとデコード信号DKDATAがイネーブルになると、番号フ
ラグ８を１インクリメントした後、バスKDATABUSの値を
番号フラグ８が示す１番の鍵レジスタ６ａに格納する。

【００３４】次に、プログラムにおいて鍵データの照
合が指示されると、ＣＰＵ１は鍵データを照合するた
めに、アドレスX'０００１をライトアクセスする。アド
レスデコーダ２は、デコード信号DMATCHをイネーブルに
する。鍵データ記憶回路５は、ライト信号WEとデコード
信号DMATCHがイネーブルになると、アドレスの下位ビッ
トが示す１番の鍵レジスタ６ａの値をバスKREGBUS に出
力する。鍵データ照合回路４は、ライト信号WEとデコー
ド信号DMATCHがイネーブルになると、ＣＰＵ１が内蔵レ
ジスタからバスKMACBUS に出力した値と、１番の鍵レジ
スタ６ａからバスKREGBUS に出力された値とを照合す
る。ここでは、照合結果が一致するため、異常検出信号
MATCHERRはイネーブルにならない。また、ＣＰＵ１の内
蔵レジスタからバスKMACBUS に出力された値は、アドレ
スの下位ビットが示す１番の照合レジスタ７ａに格納さ
れる。

【００３５】同様に、プログラムにおいて鍵データの
取得が指示されると、ＣＰＵ１は鍵データ生成回路３の
アドレスX'１０００をリードアクセスし、鍵データ記憶
回路５は、番号フラグ８を１インクリメントした後、現
時刻の鍵データを番号フラグ８が示す２番の鍵レジスタ
６ｂに格納する。次に、プログラムにおいて鍵データ
の照合が指示されると、ＣＰＵ１はアドレスX'０００２
をライトアクセスし、ＣＰＵ１の内蔵レジスタからバス
KMACBUS に出力された値と、２番の鍵レジスタ６ｂから
バスKREGBUS に出力された値とが照合される。また、Ｃ
ＰＵ１の内蔵レジスタからバスKMACBUS に出力された値
はアドレスの下位ビットが示す２番の照合レジスタ７ｂ
に格納される。

【００３６】さらに同様に、プログラムにおいて鍵デー
タの取得が指示されると、ＣＰＵ１は鍵データ生成回
路３のアドレスX'１０００をリードアクセスし、鍵デー
タ記憶回路５は、番号フラグ８を１インクリメントした
後、現時刻の鍵データを番号フラグ８が示す３番の鍵レ
ジスタ６ｃに格納する。次に、プログラムにおいて鍵デ
ータの照合が指示されると、ＣＰＵ１はアドレスX'０
００３をライトアクセスし、ＣＰＵ１の内蔵レジスタか
らバスKMACBUS に出力された値と、３番の鍵レジスタ６
ｃからバスKREGBUS に出力された値とが照合される。ま
た、ＣＰＵ１の内蔵レジスタからバスKMACBUS に出力さ
れた値はアドレスの下位ビットが示す３番の照合レジス
タ７ｃに格納される。

【００３７】以上は、プログラムが正常に実行されてい
る場合の例であり、照合結果がすべて一致するので、異
常検出信号MATCHERRはディスエーブルのままでイネーブ
ルにならない。次に、図７と図９を参照しながらＣＰＵ
１が暴走時の場合、ここではプログラムの流れに異常が
発生し、プログラムにおいて鍵データの取得と鍵デー
タの照合とが指示されなかった場合を例にとり説明す
る。

【００３８】初期化が行われた後、まず、プログラムに
おいて鍵データの取得が指示されると、ＣＰＵ１は鍵
データ生成回路３のアドレスX'１０００をリードアクセ
スする。鍵データ生成回路３は現時刻の鍵データをバス
KDATABUSに出力し、ＣＰＵ１はその鍵データを内蔵レジ
スタに格納する。また、鍵データ記憶回路５は、番号フ
ラグ８を１インクリメントした後、バスKDATABUSの値を
番号フラグ８が示す１番の鍵レジスタ６ａに格納する。
次に、プログラムにおいて鍵データの照合が指示され
ると、ＣＰＵ１は鍵データを照合するために、アドレ
スX'０００１をライトアクセスする。鍵データ記憶回路
５は、アドレスの下位ビットが示す１番の鍵レジスタ６
ａの値をバスKREGBUS に出力する。鍵データ照合回路４
は、ＣＰＵ１の内蔵レジスタからバスKMACBUS に出力さ
れた値と、１番の鍵レジスタ６ａからバスKREGBUS に出
力された値とを照合する。ここでは、照合結果が一致
し、異常検出信号MATCHERRはディスエーブルのままであ
る。

【００３９】この後、異常が発生して鍵データの取得
と鍵データの照合を含むいくつかの処理が暴走もしく
は未処理されたものとする。次に、プログラムにおいて
鍵データの取得が指示されると、ＣＰＵ１は鍵データ
生成回路３のアドレスX'１０００をリードアクセスし、
鍵データ記憶回路５は、番号フラグ８を１インクリメン
トした後、バスKDATABUSの値すなわち現時刻の鍵データ
を番号フラグ８が示す２番の鍵レジスタ６ｂに格納す
る。プログラムにおいて鍵データの照合が指示される
と、ＣＰＵ１はアドレスX'０００３をライトアクセス
し、鍵データ照合回路４は、ＣＰＵ１の内蔵レジスタか
らバスKMACBUS に出力された値と、３番の鍵レジスタ６
ｃからバスKREGBUS に出力された値とを照合する。バス
KREGBUS に出力された３番の鍵レジスタ６ｃの値は、初
期化された値のままであり、照合結果は不一致となり、
直ちに異常検出信号MATCHERRがイネーブルとなり、ＣＰ
Ｕ１に異常が通知される。

【００４０】このように第２の実施の形態によれば、第
１の実施の形態における効果に加え、鍵データ記憶回路
５は、複数の鍵レジスタ６ａ，６ｂ，６ｃに順番に鍵デ
ータを記憶し、鍵データ照合回路４は、複数の照合レジ
スタ７ａ，７ｂ，７ｃのうち所定の照合レジスタに書き
込まれる鍵データと、その所定の照合レジスタに対応す
る鍵レジスタに記憶された鍵データとを照合するように
しているため、ＣＰＵ１がプログラム処理の実行を誤
り、例えばＮ回目の鍵データの読出しおよび照合がなさ
れなかった場合には、Ｎ＋１回目の鍵データの照合時に
照合結果が不一致となり、鍵データ照合回路４から異常
検出信号MATCHERRがＣＰＵ１へ出力され、プログラムの
流れが異常であることを直ちに検出できる。

【００４１】〔第３の実施の形態〕次に、第３の実施の
形態について、図１０〜図１３を参照して説明する。図
１０は第３の実施の形態における暴走検出装置のブロッ
ク図である。図１と同一部分には同一符号を付して説明
を省略し、以下異なる部分のみ説明する。第３の実施の
形態では、鍵データ生成回路３は、クロックパルスをカ
ウントし、そのカウント値を鍵データとして生成すると
ともに一定時間以内にクリアパルス１２が入力されない
ときにＣＰＵ１へ異常検出信号１４を出力するウォッチ
ドッグタイマで構成される。以下、本実施の形態では、
鍵データ生成回路３をウォッチドッグタイマ３という。
また、鍵データ照合回路４は、照合結果が一致したとき
にクリアパルス１２をウォッチドッグタイマ３へ出力
し、そのカウント値をリセットする。また、ＣＰＵ１か
らウォッチドッグタイマ３にカウントを開始させるスタ
ート信号WDTSTARTが入力される。また、ＣＰＵ１の出力
するリセット信号RESET はウォッチドッグタイマ３へも
入力される。

【００４２】次に本実施の形態における動作を説明す
る。図１３に、ＣＰＵ１が実行するプログラムの例を示
す。図１３中における(1)，(2) は、図４中における(1)
，(2) と同じ命令である。また、図１３中に記載の
「処理」は、図４同様、ＣＰＵ１により実行可能な命令
の組み合わせで生じる動作を示す。図１１，図１２は図
１３のプログラムを実行する際の本実施の形態のタイミ
ングチャートを示し、図１１はＣＰＵ１が正常動作時の
場合であり、図１２はＣＰＵ１が暴走時の場合である。

【００４３】はじめに、ＣＰＵ１がリセット信号RESET
を出力することにより、鍵データ記憶回路５の鍵レジス
タ６をリセットし、ウォッチドッグタイマ３のカウント
値をリセットするとともに異常検出信号１４をディスエ
ーブルにし、鍵データ照合回路４の異常検出信号MATCHE
RRとクリアパルス１２とをディスエーブルにする。以上
のように初期化を行った後、ＣＰＵ１がスタート信号WD
TSTARTをイネーブルにし、ウォッチドッグタイマ３がカ
ウントを開始する。

【００４４】まず、プログラムにおいて鍵データの取得
が指示されると、ＣＰＵ１はウォッチドッグタイマ３の
アドレスX'１０００をリードアクセスする。アドレスデ
コーダ２は、デコード信号DKDATAをイネーブルにする。
リード信号REとデコード信号DKDATAがイネーブルになる
と、ウォッチドッグタイマ３は現時刻の鍵データをバス
KDATABUSに出力し、ＣＰＵ１はその鍵データを内蔵レジ
スタに格納する。鍵データ記憶回路５は、リード信号RE
とデコード信号DKDATAがイネーブルになると、バスKDAT
ABUSの値を鍵レジスタ６に格納する。

【００４５】次に、プログラムにおいて鍵データの照合
が指示されると、ＣＰＵ１は鍵データ照合回路４のアド
レスX'０００１をライトアクセスする。アドレスデコー
ダ２は、デコード信号DMATCHをイネーブルにする。鍵デ
ータ記憶回路５は、ライト信号WEとデコード信号DMATCH
がイネーブルになると、鍵レジスタ６の値をバスKREGBU
S に出力する。鍵データ照合回路４は、ライト信号WEと
デコード信号DMATCHがイネーブルになると、ＣＰＵ１が
内蔵レジスタからバスKMACBUS に出力した値と、鍵レジ
スタ６からバスKREGBUS に出力された値とを照合する。
鍵データの取得と照合が正確に処理されれば、図１１に
示すように、照合結果が一致し、異常検出信号MATCHERR
はディスエーブルのままであり、クリアパルス１２がイ
ネーブルになる。このクリアパルス１２がウォッチドッ
グタイマ３に入力されるとそのカウント値がクリアされ
る。また、鍵データの取得が未処理であったり、以前の
鍵データが用いられたり、あるいは鍵データの破壊によ
って、図１２に示すように、照合結果が不一致になる
と、異常検出信号MATCHERRをイネーブルにし、異常をＣ
ＰＵ１に通知する。このとき、クリアパルス１２はディ
スエーブルのままである。

【００４６】また、本実施の形態では、ＣＰＵ１が暴走
し、鍵データの取得および照合の未処理状態が連続して
続いているときには、異常検出信号MATCHERRもクリアパ
ルス１２もディスエーブルのままであるが、その状態が
ウォッチドッグタイマ３に設定された一定時間を超える
と、ウォッチドッグタイマ３から異常検出信号１４が出
力され、ＣＰＵ１に異常が通知される。なお、ウォッチ
ドッグタイマ３に設定する一定時間は、図１３中に記載
されたＣＰＵ１が実行するいくつかの命令で生じる動作
を示す処理と鍵データの取得および照合を、ＣＰＵ１が
正常に実行した場合の時間よりも少なくとも長い時間で
あり、かつ短い程、ＣＰＵ１の正常動作を妨げることな
く、暴走を早期に検出できる。

【００４７】このように第３の実施の形態によれば、第
１の実施の形態における効果に加え、鍵データ生成回路
３にウォッチドッグタイマを用いたことにより、ＣＰＵ
１が暴走し、鍵データの読出しおよび照合の処理が継続
して一定時間行われなかったときに、ウォッチドッグタ
イマから異常検出信号１４が出力され、ＣＰＵ１の暴走
を検出できる。

【００４８】なお、鍵データ生成回路３をウォッチドッ
グタイマで構成せずに、第１，第２の実施の形態と同様
の鍵データ生成回路３を用い、ウォッチドッグタイマを
鍵データ生成回路３とは別に設けた構成としてもよい
が、上記実施の形態のように鍵データ生成回路３をウォ
ッチドッグタイマで構成した方が回路規模が小さくな
る。

【００４９】〔第４の実施の形態〕次に第４の実施の形
態について、図１４〜図１８を参照して説明する。図１
４は第４の実施の形態における暴走検出装置のブロック
図である。図５と同一部分には同一符号を付して説明を
省略し、以下異なる部分のみ説明する。第４の実施の形
態では、鍵データ生成回路３は、クロックパルスをカウ
ントし、そのカウント値を鍵データとして生成するとと
もに一定時間以内にクリアパルス１２が入力されないと
きにＣＰＵ１へ異常検出信号１４を出力するウォッチド
ッグタイマで構成される。以下、本実施の形態では、鍵
データ生成回路３をウォッチドッグタイマ３という。ま
た、鍵データ照合回路４は、複数の照合レジスタ７ａ，
７ｂ，７ｃの他に、所定の照合回数を記憶する照合回数
レジスタ９を備え、所定の照合回数連続して照合結果が
一致したときにクリアパルス１２をウォッチドッグタイ
マ３へ出力し、そのカウント値をリセットする。また、
ＣＰＵ１からウォッチドッグタイマ３にカウントを開始
させるスタート信号WDTSTARTが入力される。また、リセ
ット信号RESET はウォッチドッグタイマ３へも入力され
ている。

【００５０】次に第４の実施の形態における動作を説明
する。図１７，図１８に、ＣＰＵ１が実行するプログラ
ムの例と、ＣＰＵ１の動作の説明を示す。図１７，図１
８中における(1) ，(2) ，(3) ，(4) は、図８，図９中
における(1) ，(2) ，(3) ，(4) と同じ命令であり、図
１７，図１８中における(5) は、ＣＰＵ１がデータX'０
３をアドレスX'００００が示すＩ／Ｏ（鍵データ照合回
路４）にライトする命令である。また、図１７，図１８
中に記載の「処理」は、図４同様、ＣＰＵ１により実行
可能な命令の組み合わせで生じる動作を示す。

【００５１】図１５，図１６は図１７，図１８のプログ
ラムを実行する際の本実施の形態のタイミングチャート
を示し、図１５と図１７はＣＰＵ１が正常動作時の場合
であり、図１６と図１８はＣＰＵ１が暴走時の場合であ
る。まず、図１５と図１７を参照しながらＣＰＵ１が正
常動作時の場合を説明する。

【００５２】はじめに、ＣＰＵ１がリセット信号RESET
を出力することにより、鍵データ記憶回路５の全ての鍵
レジスタ６ａ，６ｂ，６ｃおよび番号フラグ８をリセッ
トし、ウォッチドッグタイマ３のカウント値をリセット
するとともに異常検出信号１４をディスエーブルにし、
鍵データ照合回路４の全ての照合レジスタ７ａ，７ｂ，
７ｃおよび照合回数レジスタ９をリセットするとともに
異常検出信号MATCHERRとクリアパルス１２とをディスエ
ーブルにする。以上のように初期化を行った後、ＣＰＵ
１がスタート信号WDTSTARTをイネーブルにし、ウォッチ
ドッグタイマ３がカウントを開始する。次に、ＣＰＵ１
が所定の照合回数を設定するために、アドレスX'０００
０をライトアクセスすると、バスKMACBUS を介してデー
タX'０３が鍵データ照合回路４の照合回数レジスタ９に
格納される。なお、データX'０３は「３回」の照合回数
を示すデータであり、鍵データ照合回路４で、照合が正
常に３回連続して行われ、照合結果が一致するとクリア
パルス１２を発生することになる。

【００５３】まず、プログラムにおいて鍵データの取
得が指示されると、ＣＰＵ１はウォッチドッグタイマ３
のアドレスX'１０００をリードアクセスする。アドレス
デコーダ２は、デコード信号DKDATAをイネーブルにす
る。リード信号REとデコード信号DKDATAがイネーブルに
なると、ウォッチドッグタイマ３は現時刻の鍵データを
バスKDATABUSに出力し、ＣＰＵ１はその鍵データを内蔵
レジスタに格納する。鍵データ記憶回路５は、リード信
号REとデコード信号DKDATAがイネーブルになると番号フ
ラグ８を１インクリメントした後、番号フラグ８が示す
１番の鍵レジスタ６ａにバスKDATABUSの値を格納する。

【００５４】次に、プログラムにおいて鍵データの照
合が指示されると、ＣＰＵ１は鍵データを照合するた
めに、アドレスX'０００１をライトアクセスする。鍵デ
ータ記憶回路５は、ライト信号WEとデコード信号DMATCH
がイネーブルになると、アドレスの下位ビットが示す１
番の鍵レジスタ６ａの値をバスKREGBUS に出力する。鍵
データ照合回路４は、ライト信号WEとデコード信号DMAT
CHがイネーブルになると、ＣＰＵ１が内蔵レジスタから
バスKMACBUS に出力した値と、１番の鍵レジスタ６ａか
らバスKREGBUS に出力された値とを照合するとともに、
ＣＰＵ１からバスKMACBUS に出力された値をアドレスの
下位ビットが示す１番の照合レジスタ７ａに格納する。
ここでは、照合結果が一致するため、異常検出信号MATC
HERRはイネーブルにならない。また、照合結果が一致し
た場合には、さらに照合回数レジスタ９の値とアドレス
の下位ビットが示す値とを照合し、一致すればクリアパ
ルス１２をイネーブルにするが、ここでは一致しないた
めクリアパルス１２はイネーブルにならない。

【００５５】同様に、プログラムにおいて鍵データの
取得が指示されると、ＣＰＵ１はウォッチドッグタイマ
３のアドレスX'１０００をリードアクセスし、鍵データ
記憶回路５は、番号フラグ８を１インクリメントした
後、現時刻の鍵データを番号フラグ８が示す２番の鍵レ
ジスタ６ｂに格納する。次に、プログラムにおいて鍵デ
ータの照合が指示されると、ＣＰＵ１はアドレスX'０
００２をライトアクセスし、ＣＰＵ１がバスKMACBUS に
出力した値と、２番の鍵レジスタ６ｂからバスKREGBUS
に出力された値とが照合される。ここでは、照合結果が
一致し、また照合回数レジスタ９の値とアドレスの下位
ビットが示す値とが一致せず、異常検出信号MATCHERRも
クリアパルス１２もイネーブルにならない。

【００５６】同様に、プログラムにおいて鍵データの
取得が指示されると、ＣＰＵ１はウォッチドッグタイマ
３のアドレスX'１０００をリードアクセスし、鍵データ
記憶回路５は、番号フラグ８を１インクリメントした
後、現時刻の鍵データを番号フラグ８が示す３番の鍵レ
ジスタ６ｃに格納する。次に、プログラムにおいて鍵デ
ータの照合が指示されると、ＣＰＵ１はアドレスX'０
００３をライトアクセスし、ＣＰＵ１がバスKMACBUS に
出力した値と、３番の鍵レジスタ６ｃからバスKREGBUS
に出力された値とが照合される。ここでは、照合結果が
一致し、さらに照合回数レジスタ９の値とアドレスの下
位ビットが示す値とが一致するため、クリアパルス１２
をイネーブルにし、ウォッチドッグタイマ３のカウント
値がクリアされる。

【００５７】以上は、プログラムが正常に実行されてい
る場合の例である。次に、図１６と図１８を参照しなが
らＣＰＵ１が暴走時の場合、ここではプログラムの流れ
に異常が発生し、プログラムにおいて鍵データの取得
と鍵データの照合とが指示されなかった場合を例にと
り説明する。はじめに、ＣＰＵ１がリセット信号RESET
を出力して初期化を行った後、スタート信号WDTSTARTを
イネーブルにしてウォッチドッグタイマ３にカウントを
開始させ、ＣＰＵ１が「３回」の照合回数を鍵データ照
合回路４の照合回数レジスタ９に設定する。

【００５８】まず、プログラムにおいて鍵データの取
得が指示されると、ＣＰＵ１はウォッチドッグタイマ３
のアドレスX'１０００をリードアクセスし、鍵データ記
憶回路５は、番号フラグ８を１インクリメントした後、
バスKDATABUSの値すなわち現時刻の鍵データを番号フラ
グ８が示す１番の鍵レジスタ６ａに格納する。次に、プ
ログラムにおいて鍵データの照合が指示されると、Ｃ
ＰＵ１は鍵データを照合するために、アドレスX'００
０１をライトアクセスし、ＣＰＵ１がバスKMACBUS に出
力した値と、１番の鍵レジスタ６ａからバスKREGBUS に
出力された値とが照合される。ここでは、照合結果が一
致し、また照合回数レジスタ９の値とアドレスの下位ビ
ットが示す値とが一致せず、異常検出信号MATCHERRもク
リアパルス１２もイネーブルにならない。

【００５９】この後、異常が発生して鍵データの取得
と鍵データの照合を含むいくつかの処理が暴走もしく
は未処理されたものとする。後に、プログラムにおいて
鍵データの取得が指示されると、ＣＰＵ１はウォッチ
ドッグタイマ３のアドレスX'１０００をリードアクセス
し、鍵データ記憶回路５は、番号フラグ８を１インクリ
メントした後、現時刻の鍵データを番号フラグ８が示す
２番の鍵レジスタ６ｂに格納する。次に、プログラムに
おいて鍵データの照合が指示されると、ＣＰＵ１はア
ドレスX'０００３をライトアクセスし、ＣＰＵ１がバス
KMACBUS に出力した値と、３番の鍵レジスタ６ｃからバ
スKREGBUS に出力された値とが照合される。３番の鍵レ
ジスタ６ｃの値は、初期化された値のままであり、照合
結果は不一致となり、直ちに異常検出信号MATCHERRがＣ
ＰＵ１に出力され、異常を直ちに検出できる。

【００６０】また、本実施の形態では、ＣＰＵ１が暴走
し、鍵データの取得および照合の未処理状態が連続して
続いているときには、異常検出信号MATCHERRもクリアパ
ルス１２もディスエーブルのままであるが、その状態が
ウォッチドッグタイマ３に設定された一定時間を超える
と、ウォッチドッグタイマ３から異常検出信号１４が出
力され、ＣＰＵ１に異常が通知される。

【００６１】このように第４の実施の形態によれば、第
２の実施の形態における効果に加え、鍵データ生成回路
３としてウォッチドッグタイマ３を用いたことにより、
ＣＰＵ１が暴走し、鍵データの読出しおよび照合の処理
が継続して一定時間行われなかったときに、ウォッチド
ッグタイマ３から異常検出信号１４が出力され、ＣＰＵ
１の暴走を検出できる。また、照合回数レジスタ９に設
定された照合回数の回数連続して照合結果が一致したと
きにクリアパルス１２を出力するようにしたことによ
り、誤ってウォッチドッグタイマ３がリセットされるの
を防止できる。

【００６２】なお、鍵データ生成回路３をウォッチドッ
グタイマで構成せずに、第１，第２の実施の形態と同様
の鍵データ生成回路３を用い、ウォッチドッグタイマを
鍵データ生成回路３とは別に設けた構成としてもよい
が、上記実施の形態のように鍵データ生成回路３をウォ
ッチドッグタイマで構成した方が回路規模が小さくな
る。

【００６３】〔第５の実施の形態〕次に第５の実施の形
態について、図１９〜図２３を参照して説明する。図１
９は第５の実施の形態における暴走検出装置のブロック
図である。図５と同一部分には同一符号を付して説明を
省略し、以下異なる部分のみ説明する。第５の実施の形
態の暴走検出装置は、第２の実施の形態と構成要素は同
様であるが、ＣＰＵ１からの１命令により、鍵データの
読み出し，照合を行い、暴走を検出することを可能にす
るため、鍵データ生成回路３がバスMACBUSにより鍵デー
タ照合回路４に接続されている。

【００６４】次に第５の実施の形態における動作を説明
する。図２２，図２３に、ＣＰＵ１が実行するプログラ
ムの例と、ＣＰＵ１の動作の説明を示す。図２２，図２
３中における(6) ，(7) ，(8) は、それぞれ鍵データ
，，の照合を行う命令とする。また、図２２，図
２３中に記載の「処理」は、図４同様、ＣＰＵ１により
実行可能な命令の組み合わせで生じる動作を示す。

【００６５】図２０，図２１は図２２，図２３のプログ
ラムを実行する際の本実施の形態のタイミングチャート
を示し、図２０と図２２はＣＰＵ１が正常動作時の場合
であり、図２１と図２３はＣＰＵ１が暴走時の場合であ
る。まず、図２０と図２２を参照しながらＣＰＵ１が正
常動作時の場合を説明する。

【００６６】はじめに、ＣＰＵ１はリセット信号RESET
を鍵データ記憶回路５と鍵データ照合回路４に出力し、
全ての鍵レジスタ６ａ，６ｂ，６ｃおよび番号フラグ８
と全ての照合レジスタ７ａ，７ｂ，７ｃとをリセット
し、鍵データ照合回路４の異常検出信号MATCHERRをディ
スエーブルにする。以上のように初期化が行われる。プ
ログラムにおいて鍵データの照合が指示されると、Ｃ
ＰＵ１はアドレスX'０００１をアクセスする。このと
き、リード信号REがイネーブルになるとともに、ライト
信号WEがリード信号REより少し遅れてイネーブルにな
る。アドレスデコーダ２は、デコード信号DMATCHをイネ
ーブルにする。リード信号REとデコード信号DMATCHがイ
ネーブルになると、鍵データ生成回路３は現時刻の鍵デ
ータをバスKDATABUSとバスMACBUSに出力する。

【００６７】鍵データ記憶回路５は、リード信号REとデ
コード信号DMATCHがイネーブルになると、番号フラグ８
を１インクリメントした後、バスKDATABUSの値を番号フ
ラグ８が示す１番の鍵レジスタ６ａに格納する。その
後、ライト信号WEとデコード信号DMATCHがイネーブルに
なると、アドレスの下位ビットが示す１番の鍵レジスタ
６ａの値をバスKREGBUS に出力する。

【００６８】また、鍵データ照合回路４は、リード信号
REとデコード信号DMATCHがイネーブルになると、バスMA
CBUSに出力された値をアドレスの下位ビットが示す１番
の照合レジスタ７ａに格納する。その後、ライト信号WE
とデコード信号DMATCHがイネーブルになると、１番の照
合レジスタ７ａの値と１番の鍵レジスタ６ａからバスKR
EGBUS に出力された値とを照合する。ここでは、照合結
果が一致するため、異常検出信号MATCHERRはイネーブル
にならない。

【００６９】また、プログラムにおいて鍵データの照
合が指示されると、ＣＰＵ１がアドレスX'０００２をア
クセスし、同様にして、鍵データ照合回路４では、バス
MACBUSに出力された値を２番の照合レジスタ７ｂに格納
し、その値と２番の鍵レジスタ６ｂからバスKREGBUS に
出力された値とを照合する。また、プログラムにおいて
鍵データの照合が指示されると、ＣＰＵ１がアドレス
X'０００３をアクセスし、同様にして、鍵データ照合回
路４では、バスMACBUSに出力された値を３番の照合レジ
スタ７ｃに格納し、その値と３番の鍵レジスタ６ｃから
バスKREGBUS に出力された値とを照合する。

【００７０】以上は、プログラムが正常に実行されてい
る場合の例であり、照合結果が全て一致するため、異常
検出信号MATCHERRはイネーブルにならない。次に、図２
１と図２３を参照しながらＣＰＵ１が暴走時の場合、こ
こではプログラムの流れに異常が発生し、プログラムに
おいて鍵データの照合が指示されなかった場合を例に
とり説明する。

【００７１】鍵データの照合が正常に行われた後、何
らかの異常が発生して鍵データの取得と鍵データの
照合を含むいくつかの処理が暴走もしくは未処理された
ものとする。後に、プログラムにおいて鍵データの照
合が指示され、リード信号REとデコード信号DMATCHがイ
ネーブルになると、鍵データ記憶回路５では、番号フラ
グ８を１インクリメントした後、バスKDATABUSの値を番
号フラグ８が示す２番の鍵レジスタ６ｂに格納し、ライ
ト信号WEとデコード信号DMATCHがイネーブルになると、
アドレスの下位ビットが示す３番の鍵レジスタ６ｃの値
をバスKREGBUS に出力する。また、リード信号REとデコ
ード信号DMATCHがイネーブルになると、鍵データ照合回
路４では、バスMACBUSに出力された値をアドレスの下位
ビットが示す３番の照合レジスタ７ｃに格納し、ライト
信号WEとデコード信号DMATCHがイネーブルになると、３
番の照合レジスタ７ｃの値と３番の鍵レジスタ６ｃから
バスKREGBUS に出力された値とを照合する。バスKREGBU
S に出力された３番の鍵レジスタ６ｃの値は、初期化さ
れた値のままであり、照合結果は不一致となり、直ちに
異常検出信号MATCHERRがイネーブルとなり、ＣＰＵ１に
異常が通知される。

【００７２】このように第５の実施の形態では、第２の
実施の形態における効果に加え、ＣＰＵ１からの１命令
で暴走が検出可能な構成となるように、鍵データをリー
ド信号REがイネーブルになるタイミングで番号フラグ８
によって決まる鍵レジスタに格納するとともに、バスMA
CBUSを介してアドレスの下位ビットが示す照合レジスタ
に格納し、ライト信号WEがイネーブルになるタイミング
でアドレスの下位ビットが示す鍵レジスタからバスKREG
BUS に出力された値と、アドレスの下位ビットが示す照
合レジスタの値とを照合するように構成したので、鍵デ
ータを一度ＣＰＵ１に読み込むことなく鍵データの照合
が行えるため、処理の高速化を図ることができる。

【００７３】〔第６の実施の形態〕次に第６の実施の形
態について、図２４〜図２８を参照して説明する。図２
４は第６の実施の形態における暴走検出装置のブロック
図である。図１９と同一部分には同一符号を付して説明
を省略し、以下異なる部分のみ説明する。第６の実施の
形態では、鍵データ生成回路３は、クロックパルスをカ
ウントし、そのカウント値を鍵データとして生成すると
ともに一定時間以内にクリアパルス１２が入力されない
ときにＣＰＵ１へ異常検出信号１４を出力するウォッチ
ドッグタイマで構成される。以下、本実施の形態では、
鍵データ生成回路３をウォッチドッグタイマ３という。
また、鍵データ照合回路４は、複数の照合レジスタ７
ａ，７ｂ，７ｃの他に、所定の照合回数を記憶する照合
回数レジスタ９を備え、所定の照合回数連続して照合結
果が一致したときにクリアパルス１２をウォッチドッグ
タイマ３へ出力し、そのカウント値をリセットする。ま
た、ＣＰＵ１が所定の照合回数を設定するため、ＣＰＵ
１と鍵データ照合回路４はバスKMACBUSで接続されてい
る。また、ＣＰＵ１からウォッチドッグタイマ３にカウ
ントを開始させるスタート信号WDTSTARTが入力される。
また、リセット信号RESET はウォッチドッグタイマ３へ
も入力されている。

【００７４】次に第６の実施の形態における動作を説明
する。図２７，図２８に、ＣＰＵ１が実行するプログラ
ムの例と、ＣＰＵ１の動作の説明を示す。図２７，図２
８中における(5) は、ＣＰＵ１がデータX'０３をアドレ
スX'００００が示すＩ／Ｏ（鍵データ照合回路４）にラ
イトする命令であり、図２７，図２８中における(6) ，
(7) ，(8) は、それぞれ鍵データ，，の照合を行
う命令とする。また、図２７，図２８中に記載の「処
理」は、図４同様、ＣＰＵ１により実行可能な命令の組
み合わせで生じる動作を示す。

【００７５】図２５，図２６は図２７，図２８のプログ
ラムを実行する際の本実施の形態のタイミングチャート
を示し、図２５と図２７はＣＰＵ１が正常動作時の場合
であり、図２６と図２８はＣＰＵ１が暴走時の場合であ
る。まず、図２５と図２７を参照しながらＣＰＵ１が正
常動作時の場合を説明する。

【００７６】はじめに、ＣＰＵ１がリセット信号RESET
を出力することにより、鍵データ記憶回路５の全ての鍵
レジスタ６ａ，６ｂ，６ｃおよび番号フラグ８をリセッ
トし、ウォッチドッグタイマ３のカウント値をリセット
するとともに異常検出信号１４をディスエーブルにし、
鍵データ照合回路４の全ての照合レジスタ７ａ，７ｂ，
７ｃおよび照合回数レジスタ９をリセットするとともに
異常検出信号MATCHERRとクリアパルス１２とをディスエ
ーブルにする。以上のように初期化を行った後、ＣＰＵ
１がスタート信号WDTSTARTをイネーブルにし、ウォッチ
ドッグタイマ３がカウントを開始する。次に、ＣＰＵ１
が所定の照合回数を設定するために、アドレスX'０００
０をライトアクセスすると、バスKMACBUS を介してデー
タX'０３が鍵データ照合回路４の照合回数レジスタ９に
格納される。なお、データX'０３は「３回」の照合回数
を示すデータであり、鍵データ照合回路４で、照合が正
常に３回連続して行われ、照合結果が一致するとクリア
パルス１２を発生することになる。

【００７７】まず、プログラムにおいて鍵データの照
合が指示されると、ＣＰＵ１はアドレスX'０００１をア
クセスする。このとき、リード信号REがイネーブルにな
るとともに、ライト信号WEがリード信号REより少し遅れ
てイネーブルになる。アドレスデコーダ２は、デコード
信号DMATCHをイネーブルにする。リード信号REとデコー
ド信号DMATCHがイネーブルになると、鍵データ生成回路
３は、現時刻の鍵データをバスKDATABUSとバスMACBUSに
出力する。

【００７８】鍵データ記憶回路５は、リード信号REとデ
コード信号DMATCHがイネーブルになると、番号フラグ８
を１インクリメントした後、バスKDATABUSの値を番号フ
ラグ８が示す１番の鍵レジスタ６ａに格納する。その
後、ライト信号WEとデコード信号DMATCHがイネーブルに
なると、アドレスの下位ビットが示す１番の鍵レジスタ
６ａの値をバスKREGBUS に出力する。

【００７９】鍵データ照合回路４は、リード信号REとデ
コード信号DMATCHがイネーブルになるとバスMACBUSに出
力された値をアドレスの下位ビットが示す１番の照合レ
ジスタ７ａに格納する。その後、ライト信号WEとデコー
ド信号DMATCHがイネーブルになると、１番の照合レジス
タ７ａに格納した値と１番の鍵レジスタ６ａからバスKR
EGBUS に出力された値とを照合する。ここでは、照合結
果が一致するため、異常検出信号MATCHERRはイネーブル
にならない。また、照合結果が一致した場合には、さら
に照合回数レジスタ９の値とアドレスの下位ビットが示
す値とを照合し、一致すればクリアパルス１２をイネー
ブルにするが、ここでは一致しないためクリアパルス１
２はイネーブルにならない。

【００８０】また、プログラムにおいて鍵データの照
合が指示されると、ＣＰＵ１がアドレスX'０００２をア
クセスし、同様にして、鍵データ照合回路４では、バス
MACBUSに出力された値を２番の照合レジスタ７ｂに格納
し、その値と２番の鍵レジスタ６ｂからバスKREGBUS に
出力された値とを照合する。また、プログラムにおいて
鍵データの照合が指示されると、ＣＰＵ１がアドレス
X'０００３をアクセスし、同様にして、鍵データ照合回
路４では、バスMACBUSに出力された値を３番の照合レジ
スタ７ｃに格納し、その値と３番の鍵レジスタ６ｃから
バスKREGBUS に出力された値とを照合する。ここでは、
照合結果が一致し、さらに照合回数レジスタ９の値とア
ドレスの下位ビットが示す値とが一致するため、クリア
パルス１２をイネーブルにし、ウォッチドッグタイマ３
のカウント値がクリアされる。ＣＰＵ１は、プログラム
が正常に実行されているものと判断し、処理を継続でき
る。

【００８１】以上は、プログラムが正常に実行されてい
る場合の例である。次に、図２６と図２８を参照しなが
らＣＰＵ１が暴走時の場合、ここではプログラムの流れ
に異常が発生し、プログラムにおいて鍵データの照合
が指示されなかった場合を例にとり説明する。鍵データ
の照合が正常に行われた後、何らかの異常が発生して
鍵データの取得と鍵データの照合を含むいくつかの
処理が暴走もしくは未処理されたものとする。

【００８２】後に、プログラムにおいて鍵データの照
合が指示され、リード信号REとデコード信号DMATCHがイ
ネーブルになると、鍵データ記憶回路５では、番号フラ
グ８を１インクリメントした後、バスKDATABUSの値を番
号フラグ８が示す２番の鍵レジスタ６ｂに格納し、ライ
ト信号WEとデコード信号DMATCHがイネーブルになると、
アドレスの下位ビットが示す３番の鍵レジスタ６ｃの値
をバスKREGBUS に出力する。また、リード信号REとデコ
ード信号DMATCHがイネーブルになると、鍵データ照合回
路４では、バスMACBUSに出力された値をアドレスの下位
ビットが示す３番の照合レジスタ７ｃに格納し、ライト
信号WEとデコード信号DMATCHがイネーブルになると、３
番の照合レジスタ７ｃの値と３番の鍵レジスタ６ｃから
バスKREGBUS に出力された値とを照合する。バスKREGBU
S に出力された３番の鍵レジスタ６ｃの値は、初期化さ
れた値のままであり、照合結果は不一致となり、直ちに
異常検出信号MATCHERRがイネーブルとなり、ＣＰＵ１に
異常が通知される。

【００８３】また、本実施の形態では、ＣＰＵ１が暴走
し、鍵データの取得および照合の未処理状態が連続して
続いているときには、異常検出信号MATCHERRもクリアパ
ルス１２もディスエーブルのままであるが、その状態が
ウォッチドッグタイマ３に設定された一定時間を超える
と、ウォッチドッグタイマ３から異常検出信号１４が出
力され、ＣＰＵ１に異常が通知される。

【００８４】このように第６の実施の形態によれば、第
５の実施の形態における効果に加え、鍵データ生成回路
３としてウォッチドッグタイマ３を用いたことにより、
ＣＰＵ１が暴走し、鍵データの読出しおよび照合の処理
が継続して一定時間行われなかったときに、ウォッチド
ッグタイマ３から異常検出信号１４が出力され、ＣＰＵ
１の暴走を検出できる。また、照合回数レジスタ９に設
定された照合回数の回数連続して照合結果が一致したと
きにクリアパルス１２を出力するようにしたことによ
り、誤ってウォッチドッグタイマ３がリセットされるの
を防止できる。

【００８５】なお、鍵データ生成回路３をウォッチドッ
グタイマで構成せずに、第１，第２の実施の形態と同様
の鍵データ生成回路３を用い、ウォッチドッグタイマを
鍵データ生成回路３とは別に設けた構成としてもよい
が、上記実施の形態のように鍵データ生成回路３をウォ
ッチドッグタイマで構成した方が回路規模が小さくな
る。

【００８６】〔第７の実施の形態〕次に、第７の実施の
形態について、図２９および図３０を参照して説明す
る。図２９は第７の実施の形態における暴走検出装置の
ブロック図である。図１４と同一部分には同一符号を付
して説明を省略し、以下異なる部分のみ説明する。第７
の実施の形態では、図１４に示す第４の実施の形態の構
成に加えて、ＣＰＵ１と鍵データ照合回路４とをバスRM
ACBUS で接続するとともに、リード信号REを鍵データ照
合回路４へも入力することにより、鍵データ照合回路４
の照合レジスタ７ａ，７ｂ，７ｃをリードできるように
している。

【００８７】次に第７の実施の形態における動作を説明
する。なお、鍵データの取得および照合については第４
の実施の形態における動作と同じであり、説明を省略す
る。図３０は第７の実施の形態における暴走検出後のタ
イミングチャートであり、ここでは、図１６に示した第
４の実施の形態における暴走検出の後のタイミングチャ
ートを示す。

【００８８】まず、異常検出信号MATCHERRがイネーブル
になると、鍵データ照合回路４は、照合レジスタ７ａ，
７ｂ，７ｃへの書き込みを禁止する。そして、ＣＰＵ１
が鍵データ照合回路４のアドレスX'０００１をリードア
クセスする。デコード信号DMATCHとリード信号REが同時
にイネーブルになったときに、鍵データ照合回路４はア
ドレスの下位ビットが示す１番の照合レジスタ７ａのデ
ータX'２ＦをバスRMACBUS に出力する。ＣＰＵ１はバス
RMACBUS のデータを取り込む。同様に、ＣＰＵ１は、鍵
データ照合回路４のアドレスX'０００２とX'０００３を
順次リードアクセスし、２番の照合レジスタ７ｂのデー
タX'００と３番の照合レジスタ７ｃのデータX'８Ｆのデ
ータを順次取り込む。ここで、データX'２Ｆは１回目の
鍵データ生成と照合が正常に行われた時のウォッチドッ
グタイマ３のカウント値を示し、データX'００は２回目
の照合による書き込みが行われなかったことを示し、デ
ータX'８Ｆは異常が検出された時のウォッチドッグタイ
マ３のカウント値を示している。

【００８９】このように、第７の実施の形態では、異常
検出信号MATCHERRがイネーブルの時、照合レジスタ７
ａ，７ｂ，７ｃの書き込みを禁止し、ＣＰＵ１が鍵デー
タ照合回路４の照合レジスタ７ａ，７ｂ，７ｃをリード
できるように構成したので、ＣＰＵ１は鍵データ照合回
路４から異常検出信号MATCHERRを受け取ったとき、照合
レジスタ７ａ，７ｂ，７ｃからデータを読み出すことに
より、暴走検出時および鍵データ生成を受け付けた時の
情報（ウォッチドッグタイマ３のカウント値）と何回目
の鍵データの照合が正常に行われなかったかを認知でき
るため、暴走のメカニズムを解析することができ、ま
た、異常検出後にＣＰＵの行う復旧処理やエラー内容の
表示に用いることができる。

【００９０】なお、上記説明では、鍵データ生成回路３
がウォッチドッグタイマ３からなり、生成される鍵デー
タをウォッチドッグタイマ３のカウント値としたが、鍵
データ生成回路３とウォッチドッグタイマとを別々に構
成し、鍵データ生成回路３が時刻を鍵データとして生成
することにより、ＣＰＵ１が異常検出信号MATCHERRを受
け取り、照合レジスタ７ａ，７ｂ，７ｃからデータを読
み出すことにより、暴走検出時および鍵データ生成を受
け付けた時の時刻と、何回目の鍵データの照合が正常に
行われなかったかを認知できる。

【００９１】なお、第７の実施の形態では、第４の実施
の形態の構成に加えて照合レジスタ７ａ，７ｂ，７ｃを
リードできる構成としたが、第６の実施の形態の構成に
加えて同様に照合レジスタ７ａ，７ｂ，７ｃをリードで
きる構成としても、同様の効果を得ることができる。な
お、鍵データ照合回路４に照合回数レジスタ９を有する
第４，第６，第７の実施の形態の暴走検出装置におい
て、照合回数を一度設定した後、次にクリアパルス１２
が生成されるまで照合回数レジスタ９への書き込みを禁
止するように構成すれば、クリアパルス１２が生成され
るまで照合回数が変更されないので、誤ってクリアパル
ス１２が生成されるのを防ぐことができる。

【００９２】

【発明の効果】請求項１記載の暴走検出装置は、鍵デー
タ生成回路が時刻により変化する鍵データを生成し、鍵
データ照合回路にＣＰＵから書き込まれる鍵データと、
鍵データ記憶回路に記憶されている鍵データとを照合し
て不一致のときに、異常検出信号をＣＰＵへ出力するよ
うにしてあり、鍵データが時刻により変化するデータで
あるため、ＣＰＵの暴走時に、ＣＰＵから鍵データ照合
回路に正しい鍵データが誤って書き込まれることを防止
し、処理が正常に実行されているか否かを、照合のたび
に検出し、ＣＰＵから正しい鍵データが書き込まれない
と直ちに異常を検出できるので、ＣＰＵの暴走を確実に
かつ直ちに検出できる。

【００９３】請求項２記載の暴走検出装置は、請求項１
記載の暴走検出装置において、鍵データ記憶回路は、鍵
データ生成回路から読み出される鍵データを定められた
順番に記憶する複数の鍵レジスタを有し、鍵データ照合
回路は、ＣＰＵから出力される鍵データが書き込まれ複
数の鍵レジスタのそれぞれと対応する複数の照合レジス
タを有し、ＣＰＵから所定の照合レジスタに鍵データが
書き込まれるときに、所定の照合レジスタに書き込まれ
る鍵データと、所定の照合レジスタに対応する鍵レジス
タに記憶された鍵データとを照合するようにしたことに
より、ＣＰＵがプログラム処理の実行を誤り、例えばＮ
回目の鍵データの読出しおよび照合がなされなかった場
合には、Ｎ＋１回目の鍵データの照合時に照合結果が不
一致となり、鍵データ照合回路から異常検出信号がＣＰ
Ｕへ出力され、プログラムの流れが異常であることを直
ちに検出できる。

【００９４】請求項３記載の暴走検出装置は、請求項１
記載の暴走検出装置において、クロックパルスをカウン
トし一定時間以内にクリアパルスが入力されないときに
ＣＰＵへ異常検出信号を出力するウォッチドッグタイマ
を設け、鍵データ照合回路は、照合結果が一致したとき
にウォッチドッグタイマをリセットするクリアパルスを
出力するようにしたことにより、ＣＰＵが暴走し、鍵デ
ータの読出しおよび照合の処理が継続して一定時間行わ
れなかったときに、ウォッチドッグタイマから異常検出
信号が出力され、ＣＰＵの暴走を検出できる。

【００９５】請求項４記載の暴走検出装置は、請求項２
記載の暴走検出装置において、クロックパルスをカウン
トし一定時間以内にクリアパルスが入力されないときに
ＣＰＵへ異常検出信号を出力するウォッチドッグタイマ
を設け、鍵データ照合回路は、照合回数が設定される照
合回数レジスタを有し、この照合回数レジスタに設定さ
れた照合回数の回数連続して照合結果が一致したときに
ウォッチドッグタイマをリセットするクリアパルスを出
力するようにしたことにより、ＣＰＵが暴走し、鍵デー
タの読出しおよび照合の処理が継続して一定時間行われ
なかったときに、ウォッチドッグタイマから異常検出信
号が出力され、ＣＰＵの暴走を検出できる。また、照合
回数レジスタに設定された照合回数の回数連続して照合
結果が一致したときにクリアパルスを出力するようにし
たことにより、誤ってウォッチドッグタイマがリセット
されるのを防止できる。

【００９６】請求項５記載の暴走検出装置は、鍵データ
生成回路が時刻により変化する鍵データを生成し、ＣＰ
Ｕが鍵データ生成回路にアクセスしたときに、鍵データ
記憶回路は、複数の鍵レジスタに順番に鍵データを記憶
し、鍵データ照合回路は、所定の照合レジスタに鍵デー
タを記憶し、その後、所定の照合レジスタとそれに対応
する鍵レジスタに記憶された鍵データを照合するように
しているため、ＣＰＵがプログラム処理の実行を誤り、
例えばＮ回目の鍵データの読出しおよび照合がなされな
かった場合には、Ｎ＋１回目の鍵データの照合時に照合
結果が不一致となり、鍵データ照合回路から異常検出信
号がＣＰＵへ出力され、プログラムの流れが異常である
ことを直ちに検出できる。このように、鍵データを一度
ＣＰＵに読み込むことなく、鍵データの照合を行うた
め、処理の高速化を図ることができる。

【００９７】請求項６記載の暴走検出装置は、請求項５
記載の暴走検出装置において、クロックパルスをカウン
トし一定時間以内にクリアパルスが入力されないときに
ＣＰＵへ異常検出信号を出力するウォッチドッグタイマ
を設け、鍵データ照合回路は、照合回数が設定される照
合回数レジスタを有し、この照合回数レジスタに設定さ
れた照合回数の回数連続して照合結果が一致したときに
ウォッチドッグタイマをリセットするクリアパルスを出
力するようにしたことにより、ＣＰＵが暴走し、鍵デー
タの読出しおよび照合の処理が継続して一定時間行われ
なかったときに、ウォッチドッグタイマから異常検出信
号が出力され、ＣＰＵの暴走を検出できる。また、照合
回数レジスタに設定された照合回数の回数連続して照合
結果が一致したときにクリアパルスを出力するようにし
たことにより、誤ってウォッチドッグタイマをリセット
するのを防止できる。

【００９８】請求項７記載の暴走検出装置は、請求項
３，４または６記載の暴走検出装置において、ウォッチ
ドッグタイマを鍵データ生成回路に共用し、ウォッチド
ッグタイマのカウント値を鍵データとするようにしたこ
とにより、回路規模を小さくできる。請求項８記載の暴
走検出装置は、請求項４または６記載の暴走検出装置に
おいて、ウォッチドッグタイマを鍵データ生成回路に共
用し、前記ウォッチドッグタイマのカウント値を鍵デー
タとし、鍵データ照合回路の複数の照合レジスタのデー
タを読み出し可能にしたことにより、ＣＰＵは鍵データ
照合回路から異常検出信号を入力したとき、照合レジス
タからデータを読み出すことにより、暴走検出時および
鍵データ生成を受け付けた時の情報（ウォッチドッグタ
イマのカウント値）と、何回目の鍵データの照合が正常
に行われなかったかを認知できるため、暴走のメカニズ
ムを解析することができ、また、異常検出後にＣＰＵの
行う復旧処理やエラー内容の表示に用いることができ
る。

【００９９】請求項９記載の暴走検出装置は、請求項４
または６記載の暴走検出装置において、鍵データ生成回
路は時刻を鍵データとして生成し、鍵データ照合回路の
複数の照合レジスタのデータを読み出し可能にしたこと
により、ＣＰＵは鍵データ照合回路から異常検出信号を
入力したとき、照合レジスタからデータを読み出すこと
により、暴走検出時および鍵データ生成を受け付けた時
の時刻と、何回目の鍵データの照合が正常に行われなか
ったかを認知できるため、暴走のメカニズムを解析する
ことができ、また、異常検出後にＣＰＵの行う復旧処理
やエラー内容の表示に用いることができる。

【０１００】請求項１０記載の暴走検出装置は、請求項
４，６，８または９記載の暴走検出装置において、鍵デ
ータ照合回路は、照合回数レジスタに一旦照合回数が設
定されると、次にクリアパルスを出力するまで照合回数
レジスタへの書き込みを禁止としたことにより、誤って
照合回数が変更され、設定よりも早く誤ってクリアパル
スが出力されるのを防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の暴走検出装置を示
すブロック図。

【図２】本発明の第１の実施の形態の暴走検出装置にお
けるＣＰＵ正常動作時のタイミングチャート。

【図３】本発明の第１の実施の形態の暴走検出装置にお
ける暴走検出時のタイミングチャート。

【図４】本発明の第１の実施の形態の暴走検出装置のプ
ログラム例と動作説明図。

【図５】本発明の第２の実施の形態の暴走検出装置を示
すブロック図。

【図６】本発明の第２の実施の形態の暴走検出装置にお
けるＣＰＵ正常動作時のタイミングチャート。

【図７】本発明の第２の実施の形態の暴走検出装置にお
けるＣＰＵ暴走検出時のタイミングチャート。

【図８】本発明の第２の実施の形態の暴走検出装置のプ
ログラム例とＣＰＵ正常時の動作説明図。

【図９】本発明の第２の実施の形態の暴走検出装置のプ
ログラム例とＣＰＵ暴走時の動作説明図。

【図１０】本発明の第３の実施の形態の暴走検出装置を
示すブロック図。

【図１１】本発明の第３の実施の形態の暴走検出装置に
おけるＣＰＵ正常動作時のタイミングチャート。

【図１２】本発明の第３の実施の形態の暴走検出装置に
おける暴走検出時のタイミングチャート。

【図１３】本発明の第３の実施の形態の暴走検出装置の
プログラム例と動作説明図。

【図１４】本発明の第４の実施の形態の暴走検出装置を
示すブロック図。

【図１５】本発明の第４の実施の形態の暴走検出装置に
おけるＣＰＵ正常動作時のタイミングチャート。

【図１６】本発明の第４の実施の形態の暴走検出装置に
おけるＣＰＵ暴走検出時のタイミングチャート。

【図１７】本発明の第４の実施の形態の暴走検出装置の
プログラム例とＣＰＵ正常時の動作説明図。

【図１８】本発明の第４の実施の形態の暴走検出装置の
プログラム例とＣＰＵ暴走時の動作説明図。

【図１９】本発明の第５の実施の形態の暴走検出装置を
示すブロック図。

【図２０】本発明の第５の実施の形態の暴走検出装置に
おけるＣＰＵ正常動作時のタイミングチャート。

【図２１】本発明の第５の実施の形態の暴走検出装置に
おけるＣＰＵ暴走検出時のタイミングチャート。

【図２２】本発明の第５の実施の形態の暴走検出装置の
プログラム例とＣＰＵ正常時の動作説明図。

【図２３】本発明の第５の実施の形態の暴走検出装置の
プログラム例とＣＰＵ暴走時の動作説明図。

【図２４】本発明の第６の実施の形態の暴走検出装置を
示すブロック図。

【図２５】本発明の第６の実施の形態の暴走検出装置に
おけるＣＰＵ正常動作時のタイミングチャート。

【図２６】本発明の第６の実施の形態の暴走検出装置に
おけるＣＰＵ暴走検出時のタイミングチャート。

【図２７】本発明の第６の実施の形態の暴走検出装置の
プログラム例とＣＰＵ正常時の動作説明図。

【図２８】本発明の第６の実施の形態の暴走検出装置の
プログラム例とＣＰＵ暴走時の動作説明図。

【図２９】本発明の第７の実施の形態の暴走検出装置を
示すブロック図。

【図３０】本発明の第７の実施の形態の暴走検出装置に
おける暴走検出後のタイミングチャート。

【図３１】第１の従来例の暴走検出装置を示すブロック
図。

【図３２】第２の従来例の暴走検出装置を示すブロック
図。

【符号の説明】

１ ＣＰＵ ２ アドレスデコーダ ３ 鍵データ生成回路 ４ 鍵データ照合回路 ５ 鍵データ記憶回路 ６，６ａ，６ｂ，６ｃ 鍵レジスタ ７，７ａ，７ｂ，７ｃ 照合レジスタ ８ 番号フラグ ９ 照合回数レジスタ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 時刻により変化する鍵データを生成する
   鍵データ生成回路と、 この鍵データ生成回路から前記鍵データを読み出すとと
   もに記憶し、この記憶した鍵データを出力するＣＰＵ
   と、 このＣＰＵにより前記鍵データ生成回路から読み出され
   る前記鍵データを記憶し、この記憶した鍵データを前記
   ＣＰＵが前記鍵データを出力するときに出力する鍵デー
   タ記憶回路と、 前記ＣＰＵから出力される鍵データと前記鍵データ記憶
   回路から出力される鍵データとを照合し、この照合結果
   が不一致のときに前記ＣＰＵへ異常検出信号を出力する
   鍵データ照合回路とを備えた暴走検出装置。
2. 【請求項２】 鍵データ記憶回路は、鍵データ生成回路
   から読み出される鍵データを定められた順番に記憶する
   複数の鍵レジスタを有し、 鍵データ照合回路は、ＣＰＵから出力される鍵データが
   書き込まれ前記複数の鍵レジスタのそれぞれと対応する
   複数の照合レジスタを有し、前記ＣＰＵから所定の照合
   レジスタに鍵データが書き込まれるときに、前記所定の
   照合レジスタに書き込まれる鍵データと、前記所定の照
   合レジスタに対応する前記鍵レジスタに記憶された鍵デ
   ータとを照合するようにしたことを特徴とする請求項１
   記載の暴走検出装置。
3. 【請求項３】 クロックパルスをカウントし一定時間以
   内にクリアパルスが入力されないときにＣＰＵへ異常検
   出信号を出力するウォッチドッグタイマを設け、鍵デー
   タ照合回路は、照合結果が一致したときに前記ウォッチ
   ドッグタイマをリセットする前記クリアパルスを出力す
   るようにしたことを特徴とする請求項１記載の暴走検出
   装置。
4. 【請求項４】 クロックパルスをカウントし一定時間以
   内にクリアパルスが入力されないときにＣＰＵへ異常検
   出信号を出力するウォッチドッグタイマを設け、鍵デー
   タ照合回路は、照合回数が設定される照合回数レジスタ
   を有し、この照合回数レジスタに設定された照合回数の
   回数連続して照合結果が一致したときに前記ウォッチド
   ッグタイマをリセットする前記クリアパルスを出力する
   ようにしたことを特徴とする請求項２記載の暴走検出装
   置。
5. 【請求項５】 時刻により変化する鍵データを生成し、
   ＣＰＵにアクセスされたときに前記鍵データを出力する
   鍵データ生成回路と、 複数の鍵レジスタを有し、前記鍵データ生成回路から出
   力される前記鍵データを定められた順番の前記鍵レジス
   タに記憶する鍵データ記憶回路と、 前記複数の鍵レジスタのそれぞれと対応する複数の照合
   レジスタを有し、前記鍵データ生成回路から出力される
   前記鍵データを所定の前記照合レジスタに記憶し、この
   所定の照合レジスタに記憶した鍵データと前記所定の照
   合レジスタに対応する前記鍵レジスタに記憶された鍵デ
   ータとを照合し、この照合結果が不一致のときに前記Ｃ
   ＰＵへ異常検出信号を出力する鍵データ照合回路とを備
   えた暴走検出装置。
6. 【請求項６】 クロックパルスをカウントし一定時間以
   内にクリアパルスが入力されないときにＣＰＵへ異常検
   出信号を出力するウォッチドッグタイマを設け、鍵デー
   タ照合回路は、照合回数が設定される照合回数レジスタ
   を有し、この照合回数レジスタに設定された照合回数の
   回数連続して照合結果が一致したときに前記ウォッチド
   ッグタイマをリセットする前記クリアパルスを出力する
   ようにしたことを特徴とする請求項５記載の暴走検出装
   置。
7. 【請求項７】 ウォッチドッグタイマを鍵データ生成回
   路に共用し、前記ウォッチドッグタイマのカウント値を
   鍵データとするようにしたことを特徴とする請求項３，
   ４または６記載の暴走検出装置。
8. 【請求項８】 ウォッチドッグタイマを鍵データ生成回
   路に共用し、前記ウォッチドッグタイマのカウント値を
   鍵データとし、鍵データ照合回路の複数の照合レジスタ
   のデータを読み出し可能にしたことを特徴とする請求項
   ４または６記載の暴走検出装置。
9. 【請求項９】 鍵データ生成回路は時刻を鍵データとし
   て生成し、鍵データ照合回路の複数の照合レジスタのデ
   ータを読み出し可能にしたことを特徴とする請求項４ま
   たは６記載の暴走検出装置。
10. 【請求項１０】 鍵データ照合回路は、照合回数レジス
    タに一旦照合回数が設定されると、次にクリアパルスを
    出力するまで前記照合回数レジスタへの書き込みを禁止
    としたことを特徴とする請求項４，６，８または９記載
    の暴走検出装置。