JPH113050A - Plasma address display device - Google Patents

Plasma address display device

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Publication number
JPH113050A
JPH113050A JP9168054A JP16805497A JPH113050A JP H113050 A JPH113050 A JP H113050A JP 9168054 A JP9168054 A JP 9168054A JP 16805497 A JP16805497 A JP 16805497A JP H113050 A JPH113050 A JP H113050A
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JP
Japan
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plasma
display device
discharge
pixels
signal
Prior art date
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Pending
Application number
JP9168054A
Other languages
Japanese (ja)
Inventor
Masayasu Hayashi
正健 林
Jun Iwama
純 岩間
Tomoaki Yoshimi
友明 吉見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP9168054A priority Critical patent/JPH113050A/en
Priority to EP98110551A priority patent/EP0884716B1/en
Priority to DE69802337T priority patent/DE69802337T2/en
Priority to CN98102495A priority patent/CN1201968A/en
Priority to US09/095,042 priority patent/US6075578A/en
Publication of JPH113050A publication Critical patent/JPH113050A/en
Pending legal-status Critical Current

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    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/13334Plasma addressed liquid crystal cells [PALC]
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3648Control of matrices with row and column drivers using an active matrix
    • G09G3/3662Control of matrices with row and column drivers using an active matrix using plasma-addressed liquid crystal displays

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  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

PROBLEM TO BE SOLVED: To achieve the increase in a resolution of a plasma address display device without affecting an aperture rate and an electrical resistance of a signal electrode. SOLUTION: A plasma address display device consists of display cell 1 modulating incident light into exit light according to picture signals for displaying a picture, and a plasma cell 2 surface-joining with the display cell and scanning it. The plasma cell 2 has discharge channels 5 arranged in lines and discharges successively to scan them line-sequentially. The display cell 1 has signal electrodes 10 arranged in columns and forms picture elements 11 at the points of intersecting the discharge electrodes 5 and also impresses the picture signals synchronizing with the linesequential scanning to modulate incident light at each picture element 11. Picture elements for two lines are specified for discharge channels for one line. Namely, the intersections of each signal electrode 10 and the discharge channels 5 are partially shielded by a mask M according to a predetermined pattern, and transparent parts left at the intersections are distributed to the picture elements 11 for any one line, and picture signals are impressed on picture elements 11 for two lines at the same time by means of discharge of the discharge channels 5 for one line.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は表示セルとプラズマ
セルとを重ねたフラットパネル構造を有するプラズマア
ドレス表示装置に関する。より詳しくは、プラズマアド
レス表示装置に形成される画素の高解像度化技術に関す
る。
[0001] 1. Field of the Invention [0002] The present invention relates to a plasma addressed display device having a flat panel structure in which a display cell and a plasma cell are overlapped. More specifically, the present invention relates to a technique for increasing the resolution of a pixel formed in a plasma addressed display device.

【0002】[0002]

【従来の技術】プラズマアドレス表示装置は例えば特開
平4−265931号公報に開示されており、図7にそ
の構造を示す。図示する様に、プラズマアドレス表示装
置は表示セル1とプラズマセル2と両者の間に介在する
共通の中間シート3とからなるフラットパネル構造を有
する。中間シート3は極薄の板ガラスなどからなりマイ
クロシートと呼ばれている。プラズマセル2は中間シー
ト3に接合した下側のガラス基板4から構成されてお
り、両者の空隙にイオン化可能なガスが封入されてい
る。下側のガラス基板4の内表面にはストライプ状の放
電電極が形成されている。これらの放電電極は交互にア
ノードA及びカソードKとして機能する。放電電極はス
クリーン印刷法などにより平坦なガラス基板4上に印刷
焼成できるので、生産性や作業性に優れている。放電電
極の内アノードAに沿ってその直上に隔壁7が形成され
ており、イオン化可能なガスが封入された空隙を分割し
て放電チャネル5を構成する。この隔壁7もスクリーン
印刷法により印刷焼成でき、その頂部が中間シート3の
一面側に当接している。一対の隔壁7で囲まれた放電チ
ャネル5内で、両側のアノードAと中間のカソードKと
の間にプラズマ放電を発生させる。なお、中間シート3
と下側のガラス基板4はガラスフリットなどにより互い
に接合している。
2. Description of the Related Art A plasma address display device is disclosed in, for example, Japanese Patent Application Laid-Open No. 4-265931, and its structure is shown in FIG. As shown, the plasma addressed display device has a flat panel structure including a display cell 1, a plasma cell 2, and a common intermediate sheet 3 interposed therebetween. The intermediate sheet 3 is made of an extremely thin plate glass or the like and is called a micro sheet. The plasma cell 2 is composed of a lower glass substrate 4 joined to an intermediate sheet 3, and an ionizable gas is sealed in a gap between the two. A stripe-shaped discharge electrode is formed on the inner surface of the lower glass substrate 4. These discharge electrodes function alternately as anode A and cathode K. Since the discharge electrodes can be printed and baked on the flat glass substrate 4 by a screen printing method or the like, they are excellent in productivity and workability. A partition wall 7 is formed immediately above the discharge electrode along the anode A, and a gap filled with an ionizable gas is divided to form a discharge channel 5. The partition wall 7 can also be printed and fired by the screen printing method, and the top portion is in contact with one surface side of the intermediate sheet 3. A plasma discharge is generated between an anode A on both sides and an intermediate cathode K in a discharge channel 5 surrounded by a pair of partition walls 7. In addition, the intermediate sheet 3
And the lower glass substrate 4 are joined to each other by a glass frit or the like.

【0003】一方、表示セル1は透明な上側のガラス基
板8を用いて構成されている。このガラス基板8は中間
シート3の他面側に所定の間隙を介してシール材などに
より接着されており、間隙には電気光学物質として液晶
9が封入されている。上側のガラス基板8の内表面には
信号電極10が形成されている。この信号電極10と放
電チャネル5の交差部にマトリックス状の画素が形成さ
れる。又、ガラス基板8の内表面にはカラーフィルタ1
3も設けてあり、各画素に例えばRGB三原色を割り当
てる。係る構成を有するフラットパネル構造は透過型で
あり、例えばプラズマセル2が入射側に位置し、表示セ
ル1が出射側に位置する。又、バックライト12がプラ
ズマセル2側に取り付けられている。
On the other hand, the display cell 1 is configured using a transparent upper glass substrate 8. The glass substrate 8 is bonded to the other surface of the intermediate sheet 3 with a sealing material or the like via a predetermined gap, and a liquid crystal 9 is sealed in the gap as an electro-optical material. A signal electrode 10 is formed on the inner surface of the upper glass substrate 8. Matrix pixels are formed at the intersections of the signal electrodes 10 and the discharge channels 5. The color filter 1 is provided on the inner surface of the glass substrate 8.
3 is also provided, and for example, RGB three primary colors are assigned to each pixel. The flat panel structure having such a configuration is of a transmission type. For example, the plasma cell 2 is located on the incident side, and the display cell 1 is located on the emitting side. Further, a backlight 12 is attached to the plasma cell 2 side.

【0004】係る構成を有するプラズマアドレス表示装
置では、プラズマ放電が行なわれる行状の放電チャネル
5を線順次で切換え走査すると共に、この走査に同期し
て表示セル1側の列状信号電極10に画像信号を印加す
ることにより表示駆動が行なわれる。放電チャネル5内
にプラズマ放電が発生すると内部はほぼ一様にアノード
電位になり、一行毎の画素選択が行なわれる。即ち放電
チャネルはサンプリングスイッチとして機能する。プラ
ズマサンプリングスイッチが導通した状態で各画素に画
像信号が印加されると、サンプリングが行なわれ画素の
点灯もしくは消灯が制御できる。プラズマサンプリング
スイッチが非導通状態になった後にも画像信号はそのま
ま画素内に保持される。即ち、表示セル1は画像信号に
応じてバックライト12からの入射光を出射光に変調し
画像表示を行なう。
In the plasma addressed display device having such a configuration, a row-shaped discharge channel 5 in which plasma discharge is performed is switched in a line-sequential manner and scanned, and an image is applied to a column-shaped signal electrode 10 on the display cell 1 side in synchronization with the scanning. Display driving is performed by applying a signal. When a plasma discharge is generated in the discharge channel 5, the inside becomes almost uniformly at the anode potential, and pixel selection is performed for each row. That is, the discharge channel functions as a sampling switch. When an image signal is applied to each pixel while the plasma sampling switch is turned on, sampling is performed and lighting or extinguishing of the pixel can be controlled. Even after the plasma sampling switch is turned off, the image signal is held in the pixel as it is. That is, the display cell 1 performs image display by modulating incident light from the backlight 12 into outgoing light in accordance with an image signal.

【0005】図8は画素を2個だけ切り取って示した模
式図である。この図においては、理解を容易にする為に
二本の信号電極101,102と一本のカソードK1と
一本のアノードA1のみが示されている。個々の画素1
1は、信号電極101,102と、液晶9と、中間シー
ト3と、放電チャネルとからなる積層構造を有してい
る。放電チャネルはプラズマ放電中ほぼ実質的にアノー
ド電位に接続される。この状態で各信号電極101,1
02に画像信号を印加すると液晶9及び中間シート3に
電荷が注入される。一方、プラズマ放電が終了すると放
電チャネルが絶縁状態に戻る為浮遊電位となり、注入さ
れた電荷は各画素11に保持される。所謂サンプリング
ホールド動作が行なわれている。従って、放電チャネル
は個々の画素11に設けられた個々のサンプリングスイ
ッチング素子として機能するので模式的にスイッチング
シンボルS1を用いて表わされている。一方、信号電極
101,102と放電チャネルとの間に保持された液晶
9及び中間シート3は、サンプリングキャパシタとして
機能する。線順次走査によりサンプリングスイッチS1
が導通状態になると画像信号がサンプリングキャパシタ
にホールドされ、信号電圧レベルに応じて各画素の点灯
あるいは消灯動作が行なわれる。サンプリングスイッチ
S1が非導通状態になった後にも信号電圧はサンプリン
グキャパシタに保持され表示装置のアクティブマトリク
ス動作が行なわれる。なお、実際に液晶9に印加される
実効電圧は中間シート3との容量分割により決定され
る。
FIG. 8 is a schematic diagram showing only two pixels cut out. In this figure, only two signal electrodes 101 and 102, one cathode K1, and one anode A1 are shown for easy understanding. Individual pixel 1
1 has a laminated structure composed of the signal electrodes 101 and 102, the liquid crystal 9, the intermediate sheet 3, and the discharge channel. The discharge channel is substantially connected to the anode potential during the plasma discharge. In this state, each signal electrode 101, 1
When an image signal is applied to the liquid crystal 02, charges are injected into the liquid crystal 9 and the intermediate sheet 3. On the other hand, when the plasma discharge ends, the discharge channel returns to the insulating state, and becomes a floating potential, and the injected charge is held in each pixel 11. A so-called sampling hold operation is performed. Accordingly, the discharge channels function as individual sampling switching elements provided in the individual pixels 11, and are thus schematically represented using the switching symbols S1. On the other hand, the liquid crystal 9 and the intermediate sheet 3 held between the signal electrodes 101 and 102 and the discharge channel function as sampling capacitors. Sampling switch S1 by line sequential scanning
Is turned on, the image signal is held by the sampling capacitor, and each pixel is turned on or off according to the signal voltage level. Even after the sampling switch S1 is turned off, the signal voltage is held in the sampling capacitor and the active matrix operation of the display device is performed. Note that the effective voltage actually applied to the liquid crystal 9 is determined by the capacitance division with the intermediate sheet 3.

【0006】[0006]

【発明が解決しようとする課題】上述した構造を有する
プラズマアドレス表示装置においては、解像度を高くす
る場合行列配置した画素の高密度化を図る必要がある。
水平方向に画素を微細化する為には信号電極の線幅を細
くすればよい。又、垂直方向に画素を微細化するには、
放電チャネルの配列ピッチを短くすればよい。しかしな
がら、個々の放電チャネルは隔壁により隔てられてい
る。加工技術の観点から隔壁の厚みを極端に薄くするこ
とは困難であり、機械的な強度等を確保する為に最低限
の厚みが決まっている。この為、放電チャネルの配列ピ
ッチを小さくすると相対的に隔壁の厚みが占める部分が
大きくなる為、実際に光が透過する開口の面積が犠牲に
なる。換言すると、放電チャネルの本数即ち走査本数が
増える程パネルの開口率が低下してしまう。
In the plasma addressed display device having the above-mentioned structure, it is necessary to increase the density of pixels arranged in a matrix when increasing the resolution.
In order to miniaturize the pixel in the horizontal direction, the line width of the signal electrode may be reduced. Also, in order to make the pixel finer in the vertical direction,
What is necessary is just to shorten the arrangement pitch of the discharge channels. However, the individual discharge channels are separated by partition walls. It is difficult to make the thickness of the partition extremely thin from the viewpoint of processing technology, and the minimum thickness is determined in order to secure mechanical strength and the like. For this reason, when the arrangement pitch of the discharge channels is reduced, the portion occupied by the thickness of the partition wall becomes relatively large, and the area of the opening through which light is actually transmitted is sacrificed. In other words, as the number of discharge channels, that is, the number of scanning channels increases, the aperture ratio of the panel decreases.

【0007】この問題に対処する為の一方策が特開平4
−265933号公報に開示されており、図9に示す。
図示する様に、列状の信号電極101,101’,10
2,102’,・・・は行状の放電チャネル51,5
2,53,54,・・・と交差しており、交差部分に画
素が規定される。各信号電極は交差部において上下に二
分割されたパタンとなっている。即ち、各信号電極は各
放電チャネル51〜54の上半分に対応する信号電極1
01,102,103,104,・・・と各放電チャネ
ル51〜54の下半分に対応する信号電極101’,1
02’,103’,104’,・・・とからなる二重マ
トリックス構造である。この様に、放電チャネル51〜
54に直交して配設される信号電極は各走査単位におい
て複数に分割され多重マトリックス化されている。具体
的には、信号電極を一本の放電チャネル内で上下二分割
する形で二重マトリックス化しており、放電チャネル一
本に対して二本の画素行(二本の走査線)があるのと等
価な動作が行なわれる。従って、走査線の数が一定であ
れば、放電チャネルの配列ピッチが半減され、加工が容
易なものとなる。しかしながら、一本の放電チャネルに
対して複数行分の画素の書き込みを同時に行なう為に
は、信号電極を分離する必要性から、図9に示す様に信
号線幅が極端に細くなる部分が生じる。信号電極に印加
される信号電圧は、電極抵抗と画素の静電容量との積で
決まる時定数に律速される。信号電極の抵抗が極端に高
くなると、一フレーム時間内では一画面に含まれる全画
素に対して充分な書き込みを行なうことができなくなっ
てしまう。
One measure for addressing this problem is disclosed in
-265933, which is shown in FIG.
As shown, the signal electrodes 101, 101 ', 10
, Are row-shaped discharge channels 51, 5
2, 53, 54,..., And pixels are defined at the intersections. Each signal electrode has a pattern that is divided into two at the intersection. That is, each signal electrode is a signal electrode 1 corresponding to the upper half of each discharge channel 51-54.
, 01, 102, 103, 104,... And the signal electrodes 101 ′, 1 corresponding to the lower half of each of the discharge channels 51 to 54.
02 ', 103', 104 ',... Thus, the discharge channels 51-
The signal electrodes arranged orthogonally to 54 are divided into a plurality of units in each scanning unit to form a multiplex matrix. More specifically, the signal electrodes are divided into upper and lower parts in one discharge channel to form a double matrix, and there are two pixel rows (two scanning lines) for one discharge channel. The operation equivalent to is performed. Therefore, if the number of scanning lines is constant, the arrangement pitch of the discharge channels is halved, and processing becomes easy. However, in order to simultaneously write a plurality of rows of pixels into one discharge channel, a portion where the signal line width becomes extremely narrow occurs as shown in FIG. 9 due to the necessity of separating the signal electrodes. . The signal voltage applied to the signal electrode is limited by a time constant determined by the product of the electrode resistance and the capacitance of the pixel. If the resistance of the signal electrode becomes extremely high, it becomes impossible to perform sufficient writing to all pixels included in one screen within one frame time.

【0008】一般に、アクティブマトリクス型のカラー
表示装置を用いて高解像度表示を行なう為には画面内の
画素数を増やす必要がある。これに伴い、一画素のサイ
ズが小さくなり、書き込みに割り当てられる時間は短く
なっていく。プラズマアドレス表示装置の場合、画素の
サイズを決定しているのは放電チャネルの配列ピッチ及
び信号電極の幅である。プラズマアドレス表示装置では
各放電チャネルを隔てる為に隔壁を形成する必要がある
為、配列ピッチを短くする程隔壁の存在が障害となって
パネルの開口率が著しく低下してしまう。これを避ける
手段として前述した様に一本の放電チャネルに複数走査
線分の画像信号を書き込む方式が提案されている。これ
は、同時に書き込む走査線数分の配列ピッチで放電チャ
ネルを作成し、ラインメモリに蓄えた画像信号を一本の
放電チャネルのプラズマ放電により同時に書き込むとい
うものである。しかし、この方式にも欠点があり、画素
内で信号電極を複数に分割する必要がある。その結果、
信号電極の抵抗が上昇してしまう。すると、電極抵抗と
表示画素の静電容量の積で決まる時定数の影響により信
号電極に印加される電圧波形が鈍ってしまう為、信号電
極に対して所定の信号電圧を印加できなくなる。
Generally, in order to perform high-resolution display using an active matrix type color display device, it is necessary to increase the number of pixels in a screen. Along with this, the size of one pixel becomes smaller, and the time allocated for writing becomes shorter. In the case of a plasma addressed display device, the size of a pixel is determined by the arrangement pitch of discharge channels and the width of a signal electrode. In the plasma addressed display device, it is necessary to form partitions to separate each discharge channel. Therefore, as the arrangement pitch is reduced, the existence of the partitions becomes an obstacle, and the aperture ratio of the panel is significantly reduced. As a means for avoiding this, a method of writing image signals for a plurality of scanning lines in one discharge channel has been proposed as described above. In this method, discharge channels are created at an arrangement pitch corresponding to the number of scanning lines to be written simultaneously, and image signals stored in a line memory are simultaneously written by plasma discharge of one discharge channel. However, this method also has a disadvantage, and it is necessary to divide the signal electrode into a plurality of parts in a pixel. as a result,
The resistance of the signal electrode increases. Then, the voltage waveform applied to the signal electrode becomes dull due to the effect of the time constant determined by the product of the electrode resistance and the capacitance of the display pixel, so that a predetermined signal voltage cannot be applied to the signal electrode.

【0009】[0009]

【課題を解決する為の手段】上述した従来の技術の課題
に鑑み、本発明は開口率の低下と信号電極の抵抗の上昇
を抑えつつ、高解像度表示を実現可能なプラズマアドレ
ス表示装置を提供することを目的とする。係る目的を達
成する為に以下の手段を講じた。即ち、本発明に係るプ
ラズマアドレス表示装置は基本的な構成として、画像信
号に応じて入射光を出射光に変調し画像表示を行なう表
示セルと、表示セルに面接合しその走査を行なうプラズ
マセルとからなるフラットパネル構造を有する。前記プ
ラズマセルは行状に配列した放電チャネルを有し逐次放
電して該表示セルを線順次で走査する。一方、前記表示
セルは概ね列状に配列した信号電極を有し該放電チャネ
ルとの交差部に画素を形成すると共に、該線順次走査に
同期して画像信号を印加し画素毎に入射光の変調を行な
う。特徴事項として、一行分の放電チャネルに複数行分
の画素を規定し、所定のパタンに従って各信号電極と該
放電チャネルの交差部を部分的にマスクして該交差部に
残された部分をいずれか一行分の画素に振り分け、一行
分の放電チャネルの放電で複数行分の画素に同時に画像
信号を印加する。
SUMMARY OF THE INVENTION In view of the above-mentioned problems in the prior art, the present invention provides a plasma addressed display device capable of realizing high resolution display while suppressing a decrease in aperture ratio and an increase in resistance of signal electrodes. The purpose is to do. The following measures were taken to achieve this purpose. That is, the plasma addressed display device according to the present invention has, as basic components, a display cell that modulates incident light into outgoing light in accordance with an image signal to display an image, and a plasma cell that is surface-bonded to the display cell and scans the display cell. And a flat panel structure comprising: The plasma cells have discharge channels arranged in rows and discharge sequentially to scan the display cells line-sequentially. On the other hand, the display cell has signal electrodes arranged substantially in a row and forms pixels at intersections with the discharge channels, and applies an image signal in synchronization with the line-sequential scanning to apply incident light to each pixel. Perform modulation. As a feature, a plurality of rows of pixels are defined in one row of discharge channels, and the intersection of each signal electrode and the discharge channel is partially masked in accordance with a predetermined pattern, and the portion left at the intersection is determined. Then, the image signals are distributed to the pixels for one row, and the image signals are simultaneously applied to the pixels for a plurality of rows by the discharge of the discharge channel for one row.

【0010】好ましくは、前記所定のパタンは、マスク
された遮光部分とマスクから残され画素になる透過部分
とが市松模様に配された格子パタンである。好ましく
は、前記信号電極は、配線抵抗の問題が生じない程度
に、マスクされた遮光部分の線幅が狭く、その分マスク
されない透過部分の線幅を広くしても良い。又好ましく
は、前記放電チャネルは、行状の空間を形成する一対の
隔壁と、各隔壁の下部に配されたアノード電極と、該空
間内で両側のアノード電極の中間に配されたカソード電
極とからなり、一行分の画素が一方の隔壁とカソード電
極との間に規定され、他の一行分の画素が他方の隔壁と
該カソード電極との間に規定されている。更に好ましく
は、所定のパタンに適応する様にあらかじめ画像信号の
二次元的なフィルタリングを行なう画像処理手段を備え
ている。
Preferably, the predetermined pattern is a lattice pattern in which a masked light-shielding portion and a transmissive portion which is left as a pixel from the mask are arranged in a checkered pattern. Preferably, in the signal electrode, the line width of the masked light-shielding portion is narrow and the line width of the unmasked transmission portion is widened to the extent that the problem of wiring resistance does not occur. Also preferably, the discharge channel includes a pair of partition walls forming a row-like space, an anode electrode disposed below each partition wall, and a cathode electrode disposed between the anode electrodes on both sides in the space. That is, one row of pixels is defined between one partition and the cathode electrode, and another row of pixels is defined between the other partition and the cathode electrode. More preferably, an image processing means for performing two-dimensional filtering of an image signal in advance so as to adapt to a predetermined pattern is provided.

【0011】本発明によれば、プラズマアドレス表示装
置において、概ねストライプ状に配列した信号電極を各
放電チャネル内で部分的にマスクすることにより画素を
例えば市松模様状に配列して、一本の放電チャネルに二
行分の画素(二本の走査線)を設けている。これによ
り、開口率や信号電極の電気抵抗を犠牲にすることな
く、画素の高密度化が可能になり、高解像度の表示を実
現する。
According to the present invention, in a plasma addressed display device, pixels are arranged in, for example, a checkerboard pattern by partially masking signal electrodes arranged in a generally striped manner in each discharge channel. Two rows of pixels (two scanning lines) are provided in the discharge channel. As a result, the density of pixels can be increased without sacrificing the aperture ratio or the electrical resistance of the signal electrode, and high-resolution display is realized.

【0012】[0012]

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図1は、本発明に係るプラズ
マアドレス表示装置の一実施形態を示す模式図であり、
(A)は部分平面図、(B)は部分断面図である。
(B)に示す様に、本プラズマアドレス表示装置は画像
信号に応じて入射光を出射光に変調し画像表示を行なう
表示セル1と、表示セル1に面接合しその走査を行なう
プラズマセル2とからなるフラットパネル構造を有す
る。プラズマセル2は行状に配列した放電チャネル5を
有し、逐次プラズマ放電を発生して表示セル1を線順次
で走査する。放電チャネル5は行状の空間を形成する一
対の隔壁7と、各隔壁の下部に配されたアノード電極A
と、空間内で両側のアノード電極Aの中間に配されたカ
ソード電極Kとからなる。一方、表示セル1は列状に配
列した信号電極10を有し放電チャネル5との交差部分
に画素を形成するとともに、線順次走査に同期して画像
信号を印加し画素毎に入射光の変調を行なう。なお、表
示セル1とプラズマセル2は中間シート3によって互い
に隔てられている。プラズマセル2は中間シート3に下
側から接合した基板4を用いて構成される一方、表示セ
ル1は中間シート3に上側から接合した基板8を用いて
構成されている。基板8と中間シート3との間には電気
光学物質として液晶9が保持されている。又、基板8の
内表面にはカラーフィルタ13が形成されており、各画
素に対してRGB三原色を割り当てる。又、カラーフィ
ルタ13には所定のパタンでマスクMが形成されてい
る。
Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a schematic diagram showing one embodiment of a plasma addressed display device according to the present invention,
(A) is a partial plan view, and (B) is a partial sectional view.
As shown in FIG. 1B, the present plasma addressed display device modulates incident light into outgoing light in accordance with an image signal to display an image, and a plasma cell 2 which is surface-bonded to the display cell 1 and scans the display cell. And a flat panel structure comprising: The plasma cell 2 has discharge channels 5 arranged in rows, and sequentially generates a plasma discharge to scan the display cell 1 line-sequentially. The discharge channel 5 includes a pair of partition walls 7 forming a row-like space, and an anode electrode A disposed below each partition wall.
And a cathode electrode K arranged between the anode electrodes A on both sides in the space. On the other hand, the display cell 1 has signal electrodes 10 arranged in a row and forms pixels at intersections with the discharge channels 5, and applies image signals in synchronization with line-sequential scanning to modulate incident light for each pixel. Perform Note that the display cell 1 and the plasma cell 2 are separated from each other by the intermediate sheet 3. The plasma cell 2 is configured using a substrate 4 bonded to the intermediate sheet 3 from below, while the display cell 1 is configured using a substrate 8 bonded to the intermediate sheet 3 from above. A liquid crystal 9 is held between the substrate 8 and the intermediate sheet 3 as an electro-optical material. A color filter 13 is formed on the inner surface of the substrate 8, and three primary colors of RGB are assigned to each pixel. A mask M is formed on the color filter 13 with a predetermined pattern.

【0013】(A)に示す様に、本実施形態では、一行
分の放電チャネル5に複数行分の画素11を規定してい
る。この為に、所定のパタンに従って各信号電極10と
放電チャネル5の交差部を部分的にマスクMで遮光し
て、各交差部に残された部分をいずれか一行分の画素1
1に振り分ける。係る構成により、一行分の放電チャネ
ル5のプラズマ放電で複数行分の画素11に同時に画像
信号を印加することができる。本実施形態では、一行分
の画素11が一方の隔壁7とカソード電極Kとの間に規
定され、他の一行分の画素11が他方の隔壁7とカソー
ド電極Kとの間に規定されている。所定のパタンはマス
クされた遮光部分とマスクから残され画素11になる透
過部分とが市松模様に配された格子パタンとなってい
る。好ましくは、前記信号電極は、配線抵抗の問題が生
じない程度に、マスクされた遮光部分の線幅が狭く、そ
の分マスクされない透過部分の線幅を広くしても良い。
As shown in FIG. 1A, in this embodiment, a plurality of rows of pixels 11 are defined in one row of discharge channels 5. For this purpose, the intersection of each signal electrode 10 and the discharge channel 5 is partially shielded from light by a mask M in accordance with a predetermined pattern, and the portion left at each intersection is replaced by one row of pixels 1.
Distribute to 1. With such a configuration, an image signal can be simultaneously applied to the pixels 11 for a plurality of rows by the plasma discharge of the discharge channels 5 for one row. In the present embodiment, one row of pixels 11 is defined between one partition 7 and the cathode electrode K, and another row of pixels 11 is defined between the other partition 7 and the cathode electrode K. . The predetermined pattern is a lattice pattern in which a masked light-shielding portion and a transparent portion left from the mask and becoming a pixel 11 are arranged in a checkered pattern. Preferably, in the signal electrode, the line width of the masked light-shielding portion is narrow and the line width of the unmasked transmission portion is widened to the extent that the problem of wiring resistance does not occur.

【0014】(A)は、上側の行に属する画素R1,G
1,B1と、下側の行に属する画素R2,G2,B2を
示している。R1,G1,B1の組で一表示単位とな
る。本明細書では、以下この表示単位を「画素トリオ」
と呼ぶことにする。図から明らかな様に、画素トリオ
(R1,G1,B1)は垂直方向にP/2の寸法を有
し、水平方向にWの寸法を有する。なお、Pは放電チャ
ネル5の配列ピッチである。他の画素トリオ(R2,G
2,B2)も垂直方向の寸法がP/2であり、水平方向
の寸法がWである。この様に、本発明によれば、画素ト
リオの垂直方向サイズは放電チャネル5の配列ピッチP
に対して半減されており、微細化が達成さされている。
FIG. 3A shows pixels R1 and G belonging to the upper row.
1, B1 and pixels R2, G2, B2 belonging to the lower row. A set of R1, G1, and B1 is one display unit. In this specification, this display unit is hereinafter referred to as “pixel trio”.
I will call it. As apparent from the figure, the pixel trio (R1, G1, B1) has a dimension of P / 2 in the vertical direction and a dimension of W in the horizontal direction. Here, P is the arrangement pitch of the discharge channels 5. Other pixel trios (R2, G
2, B2) also has a vertical dimension of P / 2 and a horizontal dimension of W. As described above, according to the present invention, the vertical size of the pixel trio is equal to the arrangement pitch P of the discharge channels 5.
, And miniaturization has been achieved.

【0015】本発明によれば、カラー表示装置において
一般的に用いられているストライプ状のカラーフィルタ
13に対し、(A)で示す様に一本の放電チャネル5内
で各信号電極10に対応したカラーフィルタのストライ
プを二分割する様にマスクMのパタンを作成している。
これにより、一本の放電チャネル5内で垂直方向に二本
分の画素行を設けることができる。二本分の画素行に対
して同時に書き込みを行なう。係る構成により、プラズ
マスイッチング素子として用いる放電チャネル5の形成
に必要な隔壁7の本数を半分にすることができ、パネル
の開口率が向上する。この結果、表示の輝度改善やバッ
クライトの低消費電力化が可能になる。又、放電チャネ
ル5の本数が半減することで、一フレーム周期内での放
電チャネルのスイッチング回数も減少する為、一走査線
当りの書き込み時間を長く取ることができ、放電チャネ
ル側や信号電極側の駆動回路の負担が軽減できるととも
に、放電チャネルのスイッチング速度に対する負荷も少
なくなる。
According to the present invention, a stripe-shaped color filter 13 generally used in a color display device corresponds to each signal electrode 10 within one discharge channel 5 as shown in FIG. The pattern of the mask M is created so as to divide the stripe of the color filter into two.
Thereby, two pixel rows can be provided in one discharge channel 5 in the vertical direction. Writing is performed simultaneously on two pixel rows. With such a configuration, the number of the partition walls 7 necessary for forming the discharge channel 5 used as the plasma switching element can be reduced to half, and the aperture ratio of the panel is improved. As a result, it is possible to improve the display brightness and reduce the power consumption of the backlight. Further, since the number of discharge channels 5 is reduced by half, the number of times of switching of the discharge channels within one frame period is also reduced, so that a longer writing time per scanning line can be obtained, and the discharge channel side and the signal electrode side can be increased. And the load on the switching speed of the discharge channel can be reduced.

【0016】図2はプラズマアドレス表示装置の参考例
を示しており、(A)は部分平面図、(B)は部分断面
図である。基本的には、本参考例は図1に示した実施形
態と同様であり、対応する部分には対応する参照番号を
付して理解を容易にしている。異なる点は、カラーフィ
ルタ13に何らマスクが形成されていないことである。
この場合、画素トリオ(R1,G2,B1)の垂直方向
寸法は放電チャネル5の配列ピッチに等しいPとなり、
水平方向寸法はWとなる。同様に、他の画素トリオ(R
2,G1,B2)についても、その垂直方向寸法はPと
なり、水平方向寸法はWとなる。図1と図2を比較すれ
ば明らかな様に、実施形態における画素トリオの垂直方
向寸法は参考例に比較して半分になっている。但し、実
施形態の信号電極10の線幅は参考例に比較し半分とな
っている。この狭幅化は比較的容易であり、加工上の問
題は無い。
FIGS. 2A and 2B show a reference example of the plasma addressed display device, wherein FIG. 2A is a partial plan view and FIG. 2B is a partial sectional view. Basically, the present embodiment is the same as the embodiment shown in FIG. 1, and corresponding portions are denoted by corresponding reference numerals to facilitate understanding. The difference is that no mask is formed on the color filter 13.
In this case, the vertical dimension of the pixel trio (R1, G2, B1) is P equal to the arrangement pitch of the discharge channels 5, and
The horizontal dimension is W. Similarly, the other pixel trios (R
2, G1, B2), the vertical dimension is P and the horizontal dimension is W. As is clear from a comparison between FIG. 1 and FIG. 2, the vertical dimension of the pixel trio in the embodiment is half that of the reference example. However, the line width of the signal electrode 10 of the embodiment is half that of the reference example. This narrowing is relatively easy and there is no problem in processing.

【0017】図3は、見方を変えて図1に示した実施形
態と図2に示した参考例を比較したものである。(A)
が実施形態を示し、(B)が参考例を示している。両者
において、垂直方向の解像度を等しくしようとすると、
実施形態では放電チャネル5の配列ピッチをPとした場
合、参考例では放電チャネル5の配列ピッチをP/2と
しなければならない。この結果、(B)に示す様に、個
々の放電チャネル5に占める隔壁7やカソード電極Kの
面積の割合が相対的に大きくなり、開口率が犠牲にな
る。これに対し、(A)に示す様に、実施形態では充分
大きな開口率が確保できる。換言すると、垂直方向の解
像度を同一にし且つ垂直方向のピッチが小さい場合、実
施形態は参考例に比較してマスクによる遮光を考慮して
もなお開口率が大きく取れる。その分、画面の輝度が改
善できる。好ましくは、前記信号電極は、配線抵抗の問
題が生じない程度に、マスクされた遮光部分の線幅が狭
く、その分マスクされない透過部分の線幅を広くしても
良い。
FIG. 3 is a comparison of the embodiment shown in FIG. 1 and the reference example shown in FIG. (A)
Shows an embodiment, and (B) shows a reference example. If you try to equalize the vertical resolution in both,
In the embodiment, when the arrangement pitch of the discharge channels 5 is P, in the reference example, the arrangement pitch of the discharge channels 5 must be P / 2. As a result, as shown in (B), the ratio of the area of the partition wall 7 and the area of the cathode electrode K to the individual discharge channels 5 becomes relatively large, and the aperture ratio is sacrificed. On the other hand, as shown in (A), a sufficiently large aperture ratio can be secured in the embodiment. In other words, in the case where the resolution in the vertical direction is the same and the pitch in the vertical direction is small, the embodiment can obtain a large aperture ratio even in consideration of light shielding by the mask as compared with the reference example. The brightness of the screen can be improved accordingly. Preferably, in the signal electrode, the line width of the masked light-shielding portion is narrow and the line width of the unmasked transmission portion is widened to the extent that the problem of wiring resistance does not occur.

【0018】図4は本発明に係るプラズマアドレス表示
装置の他の実施形態を示しており、これを(B)に示
す。なお、(A)は比較の為に、図1に示した先の実施
形態を再掲している。(B)に示す様に、本実施形態で
は各信号電極10の線幅を(A)に示した先の実施形態
に比較し2倍にしている。この結果、画素トリオ(R,
G,B)の水平方向寸法は2Wとなる。しかし、図から
明らかな様に、2Wを二等分して出来る幅Wの中にも、
1放電チャネル内にRGB各画素がトリオとして含まれ
ている。駆動上、画素トリオの水平方向寸法がWと見な
せるので、偽色の発生が顕著ではない。従って、かかる
構成により、水平解像度の改善と信号電極の電気抵抗の
改善とを両立できる。
FIG. 4 shows another embodiment of the plasma addressed display device according to the present invention, which is shown in FIG. Note that FIG. 1A is a repeat of the previous embodiment shown in FIG. 1 for comparison. As shown in (B), in this embodiment, the line width of each signal electrode 10 is doubled as compared with the previous embodiment shown in (A). As a result, the pixel trio (R,
G, B) has a horizontal dimension of 2 W. However, as is apparent from the figure, even in the width W formed by bisecting 2W,
RGB pixels are included as trios in one discharge channel. Since the horizontal dimension of the pixel trio can be regarded as W in terms of driving, the occurrence of false colors is not noticeable. Therefore, with such a configuration, both the improvement of the horizontal resolution and the improvement of the electrical resistance of the signal electrode can be achieved.

【0019】図5は、カラーフィルタに形成されるマス
クパタンの様々な変形例を示している。本発明は図1の
(A)に示したマスクパタンに限られるものではなく、
図5の(A)乃至(G)に示した種々のマスクパタンを
選択することができる。更には、図5に示したマスクパ
タンの鏡像対称パタン、反転対称パタン、周期的に等価
なパタン、RGBを入れ替えたパタンなども利用するこ
とが可能である。なお図5の(F)及び(G)に示した
パタンでは、特に視感度の観点から目立つG画素につい
て垂直方向の解像度を高めており、これ以外のR画素及
びB画素については垂直方向の解像度を二倍にはしてい
ない。当然、(F)及び(G)に示したマスクパタンも
本発明の範囲に包含される。
FIG. 5 shows various modified examples of the mask pattern formed on the color filter. The present invention is not limited to the mask pattern shown in FIG.
Various mask patterns shown in FIGS. 5A to 5G can be selected. Further, it is also possible to use a mirror image symmetric pattern, an inverted symmetric pattern, a periodically equivalent pattern, a pattern in which RGB are exchanged, and the like of the mask pattern shown in FIG. In the patterns shown in FIGS. 5F and 5G, the vertical resolution is increased particularly for G pixels that are conspicuous from the viewpoint of visibility, and the vertical resolution is set for other R pixels and B pixels. Did not double. Naturally, the mask patterns shown in (F) and (G) are also included in the scope of the present invention.

【0020】図6は、周辺回路部を含んだプラズマアド
レス表示装置の全体構成を示すブロック図である。本プ
ラズマアドレス表示装置は基本的な構成としてフラット
構造を有するパネル0と走査回路22と信号回路23と
を備えている。パネル0は表示セルとプラズマセルを互
いに重ねた積層構造を有し、基本的には図1に示した通
りである。即ち、表示セルとプラズマセルとの間には薄
板ガラスなどからなる中間シートが介在している。表示
セルは列状の信号電極10を有する一方、プラズマセル
は行状の放電チャネル5を備えている。放電チャネル5
は中間のカソード電極Kと両側のアノード電極Aとから
構成されている。信号電極10と放電チャネル5との交
差部に画素11が規定される。画素11は前述した様に
市松模様のマスクパタンで規定されており、一行分の放
電チャネル5に二行分の画素11が割り当てられる。画
素11は格子状に配列し表示画面を構成する。走査回路
22は放電チャネル5を順次選択してプラズマ放電を発
生させ、一度に二本分の画素行を選択する。一方、信号
回路23は放電駆動に同期して信号電極10に画像信号
を供給する。走査回路22及び信号回路23には同期回
路27が接続されており、両者の同期を取る為に必要な
同期信号を発生する。又、信号回路23には画像処理回
路28が接続しており、外部から供給された一次画像信
号をパネル0の駆動に適した二次画像信号に変換してい
る。具体的には、画像処理回路28は所定のマスクパタ
ンに適用する様にあらかじめ一次画像信号の二次元的な
フィルタリングを行ない、その結果を二次画像信号とし
て信号回路23に供給する。
FIG. 6 is a block diagram showing the overall configuration of the plasma addressed display device including the peripheral circuit section. The plasma address display device basically includes a panel 0 having a flat structure, a scanning circuit 22, and a signal circuit 23 as a basic configuration. The panel 0 has a laminated structure in which a display cell and a plasma cell are stacked on each other, and is basically as shown in FIG. That is, an intermediate sheet made of thin glass or the like is interposed between the display cell and the plasma cell. The display cell has column-shaped signal electrodes 10, while the plasma cell has row-shaped discharge channels 5. Discharge channel 5
Is composed of an intermediate cathode electrode K and anode electrodes A on both sides. Pixel 11 is defined at the intersection of signal electrode 10 and discharge channel 5. As described above, the pixels 11 are defined by the checkered mask pattern, and two rows of the pixels 11 are assigned to one row of the discharge channels 5. The pixels 11 are arranged in a grid to form a display screen. The scanning circuit 22 sequentially selects the discharge channels 5 to generate plasma discharge, and selects two pixel rows at a time. On the other hand, the signal circuit 23 supplies an image signal to the signal electrode 10 in synchronization with the discharge driving. A synchronizing circuit 27 is connected to the scanning circuit 22 and the signal circuit 23, and generates a synchronizing signal necessary for synchronizing the two. An image processing circuit 28 is connected to the signal circuit 23, and converts an externally supplied primary image signal into a secondary image signal suitable for driving the panel 0. Specifically, the image processing circuit 28 performs two-dimensional filtering of the primary image signal in advance so as to apply to a predetermined mask pattern, and supplies the result to the signal circuit 23 as a secondary image signal.

【0021】図4の(B)の様な構造で画素トリオの水
平方向幅をWと見なして駆動すると、アドレッシング可
能な画素11全体の個数が図4(A)の構造の半分にな
ってしまう為、物理的な意味においての解像度も低下し
てしまう。しかし、一般的なテレビジョン信号などの場
合には、映像の隣接間には多くの場合相関がある為、適
当なマスクパタンを用いている限りにおいて画質の大幅
な劣化は認められない。しかし、コンピュータから出力
されるグラフィックディスプレイなどの様に相関が期待
できない画像の場合、表示内容によって物理的な意味に
おいての解像度の低下分が大きく影響してしまうことが
ある。例えば、市松模様のマスクパタンにおいては、画
像信号に含まれる斜め方向の高周波成分に対して色付き
が生じてしまう。本発明では、この様な色付きを回避す
る為、画像処理回路28を設けており、表示パタンをあ
らかじめ認識しそのパタンに対応した適当な二次元フィ
ルタ処理を施すことで、色付きの問題は回避できる。こ
こでは、市松模様のマスクパタンを例にしたが、マスク
パタンの配置そのものは大きな問題ではなく、むしろ画
像信号のデジタルサンプリング(標本化)の方式及び画
像信号に対する低域遮断フィルタの特性を考慮すること
が重要である。
If the horizontal width of the pixel trio is assumed to be W in the structure as shown in FIG. 4B and the pixel trio is driven, the total number of the addressable pixels 11 becomes half of the structure of FIG. 4A. For this reason, the resolution in the physical sense also decreases. However, in the case of a general television signal or the like, there is often a correlation between adjacent images, so that a significant deterioration in image quality is not recognized as long as an appropriate mask pattern is used. However, in the case of an image that cannot be expected to correlate, such as a graphic display output from a computer, a decrease in resolution in a physical sense may greatly affect the display content. For example, in a checkerboard mask pattern, coloring occurs in oblique high-frequency components included in an image signal. In the present invention, in order to avoid such coloring, the image processing circuit 28 is provided, and the coloring problem can be avoided by recognizing a display pattern in advance and performing an appropriate two-dimensional filter processing corresponding to the pattern. . Here, a checkered mask pattern is taken as an example, but the arrangement of the mask pattern itself is not a major problem, but rather, a method of digital sampling (sampling) of an image signal and characteristics of a low-pass cutoff filter for the image signal are considered. This is very important.

【0022】[0022]

【発明の効果】以上説明したように、本発明によれば、
プラズマアドレス表示装置において、ストライプ状の信
号電極に対して例えば格子状のマスクパタンを施すこと
により、一行分の放電チャネルに対し少なくとも二行分
の画素行を割り当てることが可能になり、開口率や信号
電極抵抗に悪影響を与えることなく、少なくとも垂直方
向の解像度を高めることが可能である。これにより、高
解像度のフラット型プラズマアドレス表示装置を安価に
製造することができる。
As described above, according to the present invention,
In a plasma address display device, for example, by applying a lattice-like mask pattern to a stripe-like signal electrode, it becomes possible to allocate at least two pixel rows to one discharge channel, and to increase the aperture ratio and the like. At least the resolution in the vertical direction can be increased without adversely affecting the signal electrode resistance. Thus, a high-resolution flat-type plasma addressed display device can be manufactured at low cost.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係るプラズマアドレス表示装置の一実
施形態を示す部分平面図及び部分断面図である。
FIG. 1 is a partial plan view and a partial cross-sectional view illustrating an embodiment of a plasma addressed display device according to the present invention.

【図2】プラズマアドレス表示装置の参考例を示す部分
平面図及び部分断面図である。
FIG. 2 is a partial plan view and a partial cross-sectional view showing a reference example of the plasma addressed display device.

【図3】本発明に係るプラズマアドレス表示装置の実施
形態及び参考例を比較の為に示した模式図である。
FIG. 3 is a schematic diagram showing an embodiment and a reference example of a plasma addressed display device according to the present invention for comparison.

【図4】本発明に係るプラズマアドレス表示装置の他の
実施形態を示す部分平面図である。
FIG. 4 is a partial plan view showing another embodiment of the plasma addressed display device according to the present invention.

【図5】本発明に係るプラズマアドレス表示装置に用い
られるマスクパタンの様々な例を示す模式図である。
FIG. 5 is a schematic view showing various examples of a mask pattern used in the plasma addressed display device according to the present invention.

【図6】本発明に係るプラズマアドレス表示装置の周辺
回路を含めた全体構成を示すブロック図である。
FIG. 6 is a block diagram showing an overall configuration including peripheral circuits of the plasma addressed display device according to the present invention.

【図7】従来のプラズマアドレス表示装置の一例を示す
断面図である。
FIG. 7 is a sectional view showing an example of a conventional plasma addressed display device.

【図8】図7に示した従来例の動作説明に供する模式図
である。
8 is a schematic diagram for explaining the operation of the conventional example shown in FIG. 7;

【図9】従来のプラズマアドレス表示装置の他の例を示
す平面図である。
FIG. 9 is a plan view showing another example of the conventional plasma addressed display device.

【符号の説明】[Explanation of symbols]

1・・・表示セル、2・・・プラズマセル、3・・・中
間シート、4・・・ガラス基板、5・・・放電チャネ
ル、7・・・隔壁、8・・・ガラス基板、9・・・液
晶、10・・・信号電極、11・・・画素、12・・・
バックライト、13・・・カラーフィルタ、A・・・ア
ノード電極、K・・・カソード電極
DESCRIPTION OF SYMBOLS 1 ... Display cell, 2 ... Plasma cell, 3 ... Intermediate sheet, 4 ... Glass substrate, 5 ... Discharge channel, 7 ... Partition, 8 ... Glass substrate, 9 ..Liquid crystal, 10 ... signal electrode, 11 ... pixel, 12 ...
Backlight, 13: color filter, A: anode electrode, K: cathode electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI G09G 3/36 G09G 3/36 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code FI G09G 3/36 G09G 3/36

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 画像信号に応じて入射光を出射光に変調
し画像表示を行なう表示セルと、該表示セルに面接合し
その走査を行なうプラズマセルとからなるフラットパネ
ル構造を有し、 前記プラズマセルは行状に配列した放電チャネルを有し
逐次放電して該表示セルを線順次で走査する一方、 前記表示セルは概ね列状に配列した信号電極を有し該放
電チャネルとの交差部に画素を形成すると共に、該線順
次走査に同期して画像信号を印加し画素毎に入射光の変
調を行なうプラズマアドレス表示装置であって、 一行分の放電チャネルに複数行分の画素を規定し、所定
のパタンに従って各信号電極と該放電チャネルの交差部
を部分的にマスクし該交差部に残された部分をいずれか
一行分の画素に振り分け、一行分の放電チャネルの放電
で複数行分の画素に同時に画像信号を印加することを特
徴とするプラズマアドレス表示装置。
1. A flat panel structure comprising: a display cell that modulates incident light into outgoing light in accordance with an image signal to display an image; and a plasma cell that is surface-bonded to the display cell and scans the display cell. The plasma cell has discharge channels arranged in rows and sequentially discharges and scans the display cells line-sequentially, while the display cells have signal electrodes arranged in substantially columns and at intersections with the discharge channels. A plasma address display device for forming pixels and applying an image signal in synchronization with the line-sequential scanning to modulate incident light for each pixel, wherein a plurality of rows of pixels are defined in one row of discharge channels. In accordance with a predetermined pattern, the intersection of each signal electrode and the discharge channel is partially masked, and the portion remaining at the intersection is divided into any one row of pixels, and the discharge of one row discharge channel corresponds to a plurality of rows. of A plasma addressed display device, wherein image signals are applied to pixels simultaneously.
【請求項2】 前記所定のパタンは、マスクされた遮光
部分とマスクから残され画素になる透過部分とが市松模
様に配された格子パタンであることを特徴とする請求項
1記載のプラズマアドレス表示装置。
2. The plasma address according to claim 1, wherein the predetermined pattern is a lattice pattern in which a masked light-shielding portion and a transparent portion left as a pixel from the mask are arranged in a checkered pattern. Display device.
【請求項3】 前記信号電極は、マスクされた遮光部分
の線幅がマスクされない透過部分の線幅より細いことを
特徴とする請求項2記載のプラズマアドレス表示装置。
3. The plasma addressed display device according to claim 2, wherein the signal electrode has a line width of a masked light-shielded portion smaller than a line width of an unmasked transmission portion.
【請求項4】 前記放電チャネルは、行状の空間を形成
する一対の隔壁と、各隔壁の下部に配されたアノード電
極と、該空間内で両側のアノード電極の中間に配された
カソード電極とからなり、一行分の画素が一方の隔壁と
カソード電極との間に規定され、他の一行分の画素が他
方の隔壁と該カソード電極との間に規定されていること
を特徴とする請求項1記載のプラズマアドレス表示装
置。
4. The discharge channel includes a pair of partition walls forming a row-like space, an anode electrode disposed below each partition wall, and a cathode electrode disposed between the anode electrodes on both sides in the space. Wherein one row of pixels is defined between one partition and the cathode electrode, and another row of pixels is defined between the other partition and the cathode electrode. 2. The plasma addressed display device according to 1.
【請求項5】 該所定のパタンに適応する様にあらかじ
め画像信号の二次元的なフィルタリングを行なう画像処
理手段を備えていることを特徴とする請求項1記載のプ
ラズマアドレス表示装置。
5. The plasma addressed display device according to claim 1, further comprising image processing means for performing two-dimensional filtering of an image signal in advance so as to adapt to said predetermined pattern.
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