JPH11296614A - 相関回路 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ信号値とデジタル信号値との相関値
を算出する相関回路において、算出される相関値の精度
を高める。 【解決手段】 相関回路では、乗算回路１が入力された
アナログ信号値とデジタル信号値とを乗算し、複数個の
サンプルホールド回路Ｓ１〜Ｓｎが乗算回路１から出力
された乗算結果を所定のタイミング信号ｔ１〜ｔｎに従
って順次サンプルホールドした後に、所定のタイミング
信号ｔｄに従ってサンプルホールドした信号値を出力
し、加算回路２が当該複数個のサンプルホールド回路Ｓ
１〜Ｓｎから出力された信号値をアナログ加算して相関
値として算出する。この構成では、例えばサンプルホー
ルド回路に生じるアナログ回路特有の誤差が累積される
ことがないため、相関値の精度が高められる。なお、他
の構成として、乗算回路を備えなくとも相関値を算出す
る相関回路を構成することにより、回路の小型化を図っ
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号値と
デジタル信号値との相関値を算出する相関回路に関し、
特に、算出する相関値の精度を高める相関回路や、ま
た、乗算回路を用いることなく相関値を算出する相関回
路に関する。

【０００２】

【従来の技術】相関回路は２つの信号間の相関値を算出
する回路であり、例えば無線通信分野におけるＳＳ（Sp
read Spectram）通信やＣＤＭＡ（Code Division Multi
ple Access）通信では、こうした相関回路を用いて受信
信号であるアナログ信号値と参照信号であるデジタル信
号値との相関値を算出することにより、受信信号を弁別
することが行われている。例えばＣＤＭＡ通信では同一
の無線キャリアを用いて無線通信する場合に、送信側で
は通信チャネル毎に異なった拡散符号を割り当てて信号
を送信する一方、受信側では受信した無線信号と参照信
号である拡散符号との相関値を算出することが行われて
いる。

【０００３】ここで、アナログ信号値とデジタル信号値
との相関値としては、例えばデジタル信号値を構成する
各ビットに対応したタイミング毎に当該デジタル信号値
と前記アナログ信号値とを乗算して、これら複数のタイ
ミングで算出した乗算結果を総和した値を相関値とする
ことが行われている。

【０００４】このような相関回路を例えばデジタル回路
として構成する場合には、受信信号等として相関回路に
入力されるアナログ信号値をデジタル信号値へ変換する
Ａ／Ｄ変換回路や、２つのデジタル信号値を乗算するデ
ジタル乗算回路を相関回路に備える必要がある。しかし
ながら、こうしたＡ／Ｄ変換回路やデジタル乗算回路を
用いて信号値の乗算等を行う回路構成では、例えばアナ
ログ信号値とデジタル信号値とを乗算する回路（Ｄ／Ａ
変換回路の一種）を用いて信号値の乗算等を行う回路構
成に比べて、消費電力や回路規模が大きくなってしまう
といった不具合がある。

【０００５】このため、相関回路は、上記したデジタル
回路として構成されるよりも、例えばアナログ信号値と
デジタル信号値とを乗算する回路等を用いて構成される
のが好ましい。図６には、このようにアナログ信号値と
デジタル信号値とを乗算する回路等から構成された相関
回路の回路構成を示してある。なお、同図に示した相関
回路は例えばＳＳ通信やＣＤＭＡ通信において受信側の
装置に備えられており、また、参照信号であるデジタル
信号値としては、例えば”＋１”値のビットと”−１”
値のビットとから構成された拡散符号が用いられてい
る。

【０００６】上記図６に示した相関回路には、アナログ
信号値とデジタル信号値とを乗算して乗算結果を出力す
る乗算回路（アナログ乗算回路）３１と、乗算回路３１
から出力される乗算結果を一方の入力端から入力すると
ともに、後述するサンプルホールド回路（Ｓ／Ｈ）３３
から出力される信号値を他方の入力端から入力して、こ
れらを加算した加算結果を出力する加算回路３２と、外
部から入力されるタイミング信号ｔｐに同期したタイミ
ングで加算回路３２から出力される加算結果を記憶（サ
ンプルホールド）して当該記憶内容を順次更新してい
き、また、記憶した信号値を上記した加算回路３２の入
力端や外部へ出力するサンプルホールド回路３３とが備
えられている。また、タイミング信号ｔｐとしては、例
えば参照信号であるデジタル信号値を構成する各ビット
に対応したタイミング毎にサンプルホールド回路３３の
記憶内容を加算回路３２からの加算結果に順次更新させ
ることを行う信号が用いられている。

【０００７】本構成では参照信号であるデジタル信号値
は”＋１”値のビットと”−１”値のビットとから構成
されているため、乗算回路３１では入力されたアナログ
信号値の正負の符号を対応するデジタル信号値の正負に
応じてそれぞれ非反転或いは反転させることで当該アナ
ログ信号値と当該デジタル信号値とを乗算することがで
き、この場合、乗算回路３１は例えばオペアンプ（演算
増幅器）等を用いて構成することができる。また、加算
回路３２も例えばオペアンプ等を用いて構成されてい
る。

【０００８】また、サンプルホールド回路３３は、例え
ばコンデンサの一方の極板を接地するとともに他方の極
板を加算回路３２の出力端と入力端とにそれぞれスイッ
チを介して接続して構成されており、例えば一方のスイ
ッチを閉じることにより加算回路３２からの加算結果を
コンデンサに蓄積させる一方、他方のスイッチを閉じる
ことによりコンデンサに蓄積された信号値を加算回路３
２の入力端等へ出力させることが行われる。

【０００９】このような相関回路では、例えば或る時点
でサンプルホールド回路３３により記憶及び出力されて
いる信号値は、前回の同期タイミング以前の各同期タイ
ミングにおいて乗算回路３１から加算回路３２へ出力さ
れた乗算結果を累積して加算した値であり、また、新た
な同期タイミングでサンプルホールド回路３３により記
憶される信号値は前回の同期タイミングで記憶された信
号値に今回の新たな同期タイミングでの乗算結果を加え
た値であり、この場合、サンプルホールド回路３３で
は、次回の同期タイミングまでの間、今回の同期タイミ
ングで更新された信号値を記憶するとともに当該信号値
を加算回路３２の入力端へ出力することが行われる。

【００１０】サンプルホールド回路３３では上記のよう
な記憶内容の更新処理が繰り返して行われることによ
り、記憶されている信号値に乗算回路３１からの乗算結
果が累積して加算されていくため、参照信号であるデジ
タル信号値を構成する全てのビットに対応した同期タイ
ミングが終了すると、サンプルホールド回路３３からは
乗算回路３１での乗算結果の総和である相関値が外部へ
出力されることになる。

【００１１】具体的には、例えば上記した同期タイミン
グに対応したデジタル信号値が”＋１”値、”−１”
値、”＋１”値、”−１”値といった４ビットであり、
当該各ビット値に対応したアナログ信号値が”Ａ”、”
Ｂ”、”Ｃ”、”Ｄ”といった値である場合には、算出
される相関値Ｗ１は式１で示される。

【００１２】

【数１】

【００１３】また、上記のようにして相関値が算出され
ると、例えば外部からサンプルホールド回路３３にリセ
ット信号が入力されることにより、当該サンプルホール
ド回路３３に記憶されていた信号値が消去され、相関回
路では例えば次回のアナログ信号値とデジタル信号値と
に係る相関値の算出処理が行われる。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
ような相関回路では、加算回路３２とサンプルホールド
回路３３とから構成される累積加算回路により乗算回路
３１での乗算結果を累積して加算していく構成であるた
め、例えば当該累積加算回路にアナログ回路特有の誤差
が生じてしまうと、相関値の算出に際してその誤差を累
積してしまい、得られる相関値の精度が著しく劣化して
しまうといった不具合があった。

【００１５】ここで、上記したアナログ回路特有の誤差
としては、例えばサンプルホールド回路３３を構成する
コンデンサの容量に生じた誤差や、動作に際してのタイ
ムラグ等があり、こうした誤差は例えば回路の製造過程
等において生じるものであり、各回路自体に特有のもの
である。

【００１６】本発明は、このような従来の課題を解決す
るためになされたもので、アナログ信号値とデジタル信
号値との相関値を算出するに際して、アナログ回路特有
の誤差を累積してしまうことを防止し、これにより、得
られる相関値の精度を高めることができる相関回路を提
供することを目的とする。また、本発明は、上記のよう
に相関値の精度を高めるとともに、更に、回路規模を小
さく抑えた相関回路を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る相関回路では、次のようにしてアナロ
グ信号値とデジタル信号値との相関値を算出する。すな
わち、乗算回路が前記アナログ信号値と前記デジタル信
号値とを乗算し、複数個のサンプルホールド回路が前記
乗算回路から出力される乗算結果を所定のタイミング信
号に従って順次サンプルホールドし、加算回路が前記複
数個のサンプルホールド回路から出力される信号値をア
ナログ加算して相関値として出力する。

【００１８】従って、例えば、複数のタイミングにおけ
る乗算回路からの乗算結果を加算した値を相関値とした
場合であっても、各サンプルホールド回路に異なったタ
イミングで乗算結果をサンプルホールドさせることによ
り、アナログ回路特有の誤差を累積加算してしまうこと
を防止することができ、これにより、得られる相関値の
精度を高めることができる。

【００１９】ここで、複数個のサンプルホールド回路に
より乗算回路からの乗算結果を順次サンプルホールドす
るタイミングとしては任意であってよく、例えばデジタ
ル信号値を構成する全てのビットについて乗算結果をサ
ンプルホールドする構成では、得られる相関値の信頼性
を向上させることができて好ましい。また、例えばデジ
タル信号値を構成する一部のビットのみについて乗算結
果をサンプルホールドする構成が用いられてもよく、こ
の構成では、例えば相関値の信頼性は多少低下するが相
関値の算出処理の速度を高めることができる。上記した
所定のタイミング信号は、このような所定のタイミング
でサンプルホールド回路により乗算結果をサンプルホー
ルドさせる構成が用いられている。

【００２０】また、本発明に係る相関回路では、次のよ
うにしてアナログ信号値とデジタル信号値との相関値を
算出する。すなわち、第１のサンプルホールド回路群が
前記デジタル信号値を構成する正極のビットに対応した
所定のタイミングで前記アナログ信号値を順次サンプル
ホールドし、第２のサンプルホールド回路群が前記デジ
タル信号値を構成する負極のビットに対応した所定のタ
イミングで前記アナログ信号値を順次サンプルホールド
し、第１の加算回路が前記第１のサンプルホールド回路
群から出力される信号値を加算し、第２の加算回路が前
記第２のサンプルホールド回路群から出力される信号値
を加算し、減算回路が前記第１の加算回路及び前記第２
の加算回路から出力される加算結果の差を算出して相関
値として出力する。

【００２１】このような構成では、例えばサンプルホー
ルド回路群によりアナログ信号値をサンプルホールドす
るタイミングに対応したデジタル信号値が”＋１”
値、”−１”値、”＋１”値、”−１”値といった４ビ
ットであり、当該各ビット値に対応したアナログ信号値
が”Ａ”、”Ｂ”、”Ｃ”、”Ｄ”といった値である場
合には、第１のサンプルホールド回路群ではアナログ信
号値”Ａ”及び”Ｃ”がサンプルホールドされる一方、
第２のサンプルホールド回路群ではアナログ信号値”
Ｂ”及び”Ｄ”がサンプルホールドされる。

【００２２】この場合、例えば減算回路により第１の加
算回路での加算結果から第２の加算回路での加算結果を
減算することが行われると、当該減算回路から出力され
る相関値Ｗ２は式２で示される。ここで、式２で示され
る相関値Ｗ２は、理論的には上記式１で示した相関値Ｗ
１と同じ値となる。

【００２３】

【数２】

【００２４】従って、本発明の構成では、乗算回路を備
えることなく、例えば”＋１”値のビットと”−１”値
のビットとから構成されるデジタル信号値とアナログ信
号値との相関値を算出することができるため、回路規模
を小さく抑えることができる。また、例えばサンプルホ
ールド回路群を複数のサンプルホールド回路から構成
し、各サンプルホールド回路に異なったタイミングでア
ナログ信号値をサンプルホールドさせることにより、ア
ナログ回路特有の誤差を累積加算してしまうことを防止
することができ、これにより、得られる相関値の精度を
高めることができる。

【００２５】ここで、第１のサンプルホールド回路群や
第２のサンプルホールド回路群によりアナログ信号値を
順次サンプルホールドするタイミングとしては、上記し
た複数個のサンプルホールド回路により乗算回路からの
乗算結果を順次サンプルホールドする場合と同様に、種
々なタイミングが用いられてよい。

【００２６】

【発明の実施の形態】本発明の第１実施例に係る相関回
路を図面を参照して説明する。図１には、本発明の第１
実施例に係る相関回路の構成例を示してあり、この相関
回路には、乗算回路（アナログ乗算回路）１と、複数個
のサンプルホールド回路Ｓ１〜Ｓｎと、加算回路２とが
備えられており、乗算回路１の出力端が各サンプルホー
ルド回路Ｓ１〜Ｓｎの入力端に接続されているととも
に、各サンプルホールド回路Ｓ１〜Ｓｎの出力端が加算
回路２の入力端に接続されている。

【００２７】乗算回路１は、第１の入力端からアナログ
信号値を入力するとともに第２の入力端から参照信号で
あるデジタル信号値を入力し、入力したアナログ信号値
とデジタル信号値とを乗算する回路から構成されてお
り、また、このようにして算出した乗算結果を出力端か
ら出力する回路から構成されている。こうした乗算回路
１は例えばオペアンプ等を用いて構成されており、例え
ば参照信号であるデジタル信号値が”＋１”値のビット
と”−１”値のビットとから構成されている場合には、
入力したアナログ信号値の正負の符号を対応するデジタ
ル信号値の正負に対応して非反転或いは反転する回路構
成が用いられればよいため、簡易な回路構成とすること
ができる。

【００２８】サンプルホールド回路Ｓ１〜Ｓｎは、乗算
回路１から出力された乗算結果を入力端から入力し、入
力した乗算結果を所定の第１タイミング信号に従って記
憶（サンプルホールド）する回路から構成されており、
また、このようにしてサンプルホールドした信号値を所
定の第２タイミング信号に従って出力端から出力する回
路から構成されている。

【００２９】本例では、各サンプルホールド回路Ｓ１〜
Ｓｎの構成としては同じものが用いられており、図２に
は、例えば１つのサンプルホールド回路Ｓ１の構成例を
示してある。同図に示したサンプルホールド回路Ｓ１に
は、２つのアナログスイッチＳＷ１、ＳＷ２と、コンデ
ンサＣとが備えられており、一方のアナログスイッチＳ
Ｗ１がコンデンサＣの一方の極板と当該回路Ｓ１の入力
端との間に接続されているとともに、他方のアナログス
イッチＳＷ２がコンデンサＣの当該一方の極板と当該回
路Ｓ１の出力端との間に接続されており、また、コンデ
ンサＣの他方の極板は例えば接地されている。

【００３０】一方のアナログスイッチＳＷ１は例えば外
部から入力される第１タイミング信号ｔｉにより駆動さ
れ、当該第１タイミング信号ｔｉに従って入力端とコン
デンサＣの一方の極板との間の経路を開閉する機能を有
している。また、他方のアナログスイッチＳＷ２は例え
ば外部から入力される第２タイミング信号ｔｄにより駆
動され、当該第２タイミング信号ｔｄに従って出力端と
コンデンサＣの一方の極板との間の経路を開閉する機能
を有している。

【００３１】このようなサンプルホールド回路Ｓ１で
は、例えば一方のアナログスイッチＳＷ１が接続される
（すなわち、閉じられる）と、乗算回路１から出力され
た乗算結果が当該一方のアナログスイッチＳＷ１を通過
してコンデンサＣによりその電荷が充電されて蓄積記憶
される。また、例えば他方のアナログスイッチＳＷ２が
接続されると、コンデンサＣに充電されている電荷が放
出されることにより記憶された信号値が当該他方のアナ
ログスイッチＳＷ２を通過して出力端から加算回路２へ
出力される。また、上記した一方のアナログスイッチＳ
Ｗ１が開放されている場合には入力端からの乗算結果が
遮断され、他方のアナログスイッチＳＷ２が開放されて
いる場合には出力端への信号値が遮断される。なお、他
のサンプルホールド回路Ｓ２〜Ｓｎの構成や動作につい
てもサンプルホールド回路Ｓ１の場合と同様である。

【００３２】加算回路２は、上記した複数個のサンプル
ホールド回路Ｓ１〜Ｓｎから出力された信号値を入力端
から入力し、入力した信号値をアナログ加算する回路か
ら構成されており、また、このようにして算出した加算
結果を相関値として出力端から出力する回路から構成さ
れている。なお、具体的には、加算回路２は例えばオペ
アンプ等から構成されている。

【００３３】次に、以上に示した回路構成から成る本例
の相関回路の動作を説明する。本例では、各サンプルホ
ールド回路Ｓ１〜Ｓｎにはそれぞれ独立したタイミング
ｔ１〜ｔｎで第１タイミング信号が入力されるとし、ま
た、全てのサンプルホールド回路Ｓ１〜Ｓｎには同一の
タイミングｔｄで第２タイミング信号が入力されるとす
る。なお、上記図１では、第１タイミング信号及び第２
タイミング信号をそれぞれ入力されるタイミングｔ１〜
ｔｎ、ｔｄの符号を用いて示してある。

【００３４】図３には、第１タイミング信号及び第２タ
イミング信号により各サンプルホールド回路Ｓ１〜Ｓｎ
のアナログスイッチＳＷ１、ＳＷ２が接続されるタイミ
ングの一例を示してある。なお、同図では、参照信号で
あるデジタル信号値が１０ビットの拡散符号から構成さ
れており、各ビットに対応した乗算結果がそれぞれ各サ
ンプルホールド回路Ｓ１〜Ｓｎ（本例では、ｎ＝１０）
によりサンプルホールド等される場合の例を示してあ
る。

【００３５】上記図３に示されるように、各サンプルホ
ールド回路Ｓ１〜Ｓｎにより乗算回路１からの乗算結果
がサンプルホールドされるタイミングｔ１〜ｔ１０は、
デジタル信号値の各ビットに対応した同期タイミングｔ
ｓが時分割されたものとなっており、これら異なったタ
イミングｔ１〜ｔ１０が時系列的に並んだ構成となって
いる。このような構成では、例えばアナログ信号値とデ
ジタル信号値とが乗算回路１に入力されると、各サンプ
ルホールド回路Ｓ１〜Ｓｎの一方のアナログスイッチＳ
Ｗ１が対応したタイミングｔ１〜ｔ１０で順次閉じられ
ることにより、上記した同期タイミングｔｓの各タイミ
ングでの乗算結果が各サンプルホールド回路Ｓ１〜Ｓｎ
により順次サンプルホールドされていく。

【００３６】また、参照対象であるデジタル信号値を構
成する全てのビットの範囲（相関演算範囲）での乗算結
果が複数個のサンプルホールド回路Ｓ１〜Ｓｎにより順
次サンプルホールドされると、全てのサンプルホールド
回路の他方のスイッチＳＷ２が第２タイミング信号ｔｄ
に従って閉じられて、各サンプルホールド回路Ｓ１〜Ｓ
ｎによりサンプルホールドされた信号値が例えばほぼ同
時に加算回路２へ出力される。

【００３７】加算回路２では、上記のようにして複数個
のサンプルホールド回路Ｓ１〜Ｓｎから出力された信号
値が加算されて、算出された加算結果が相関値として出
力される。このようにして、本例の相関回路では、デジ
タル信号値の相関演算範囲毎に当該デジタル信号値とア
ナログ信号値との相関値を算出することができる。

【００３８】以上のように、本例の相関回路では、複数
個のサンプルホールド回路を用いて乗算回路からの乗算
結果を順次サンプルホールドすることにより相関値が算
出されるため、アナログ回路特有の誤差を累積させてし
まうといったことがなく、高精度な相関値を算出するこ
とができる。また、本例の相関回路では、複数個のサン
プルホールド回路が用いられているため、例えば各サン
プルホールド回路に生じたアナログ回路特有の誤差やば
らつきを相互補完的に作用させて、こうした誤差等が相
関値に与える影響を平均して打ち消し合わせることもで
きる。

【００３９】また、本例の相関回路では、例えば上記従
来例の図６に示した相関回路に比べて、サンプルホール
ド回路の個数が増加しているが、乗算回路の個数は同じ
であるため、回路規模を比較的小さく抑えることもでき
る。また、本例の相関回路では、乗算回路からの乗算結
果がサンプルホールド回路により蓄積記憶される構成で
あるため、例えばマッチドフィルタ（ＭＦ）構成で間欠
動作を行う疑似スライディング相関器に比べて、乗算回
路の個数を１／ｎ個とすることができる。

【００４０】次に、本発明の第２実施例に係る相関回路
を図面を参照して説明する。図４には、本発明の第２実
施例に係る相関回路の構成例を示してあり、この相関回
路には、例えば複数個のサンプルホールド回路Ｈ１〜Ｈ
ｐから構成された第１のサンプルホールド回路群と、例
えば複数個のサンプルホールド回路Ｋ１〜Ｋｒから構成
された第２のサンプルホールド回路群と、第１の加算回
路１１と、第２の加算回路１２と、減算回路１３とが備
えられており、第１のサンプルホールド回路群を構成す
る各サンプルホールド回路Ｈ１〜Ｈｐの出力端が第１の
加算回路１１の入力端に接続されているとともに、第２
のサンプルホールド回路群を構成する各サンプルホール
ド回路Ｋ１〜Ｋｒの出力端が第２の加算回路１２の入力
端に接続されており、また、第１の加算回路１１及び第
２の加算回路１２の出力端が減算回路１３の入力端に接
続されている。

【００４１】第１のサンプルホールド回路群及び第２の
サンプルホールド回路群を構成する各サンプルホールド
回路Ｈ１〜Ｈｐ、Ｋ１〜Ｋｒの構成や動作は、例えば上
記第１実施例の図２に示したものと同様であり、本例で
は、各サンプルホールド回路Ｈ１〜Ｈｐ、Ｋ１〜Ｋｒの
入力端からはアナログ信号値が入力され、各サンプルホ
ールド回路Ｈ１〜Ｈｐ、Ｋ１〜Ｋｒでは外部から入力さ
れた所定の第２タイミング信号に従ってサンプルホール
ドしている信号値を接続された加算回路１１或いは加算
回路１２へ出力する。

【００４２】なお、本例では、後述するように、第１の
サンプルホールド回路群では参照信号であるデジタル信
号値を構成する正極（＋）のビットに対応した所定のタ
イミングでアナログ信号値を順次サンプルホールドする
ことが行われる一方、第２のサンプルホールド回路群で
は参照信号であるデジタル信号値を構成する負極（−）
のビットに対応した所定のタイミングでアナログ信号値
を順次サンプルホールドすることが行われる。

【００４３】第１の加算回路１１や第２の加算回路１２
は、例えば上記第１実施例で示した加算回路２と同様に
オペアンプ等から構成されている。本例では、第１の加
算回路１１は、第１のサンプルホールド回路群を構成す
る各サンプルホールド回路Ｈ１〜Ｈｐから出力された信
号値をそれぞれ対応した入力端から入力し、入力した信
号値を加算する回路から構成されており、また、算出し
た加算結果を出力端から出力する回路から構成されてい
る。また、第２の加算回路１２は、第２のサンプルホー
ルド回路群を構成する各サンプルホールド回路Ｋ１〜Ｋ
ｒから出力された信号値をそれぞれ対応した入力端から
入力し、入力した信号値を加算する回路から構成されて
おり、また、このようにして算出した加算結果を出力端
から出力する回路から構成されている。

【００４４】減算回路１３は、第１の加算回路１１から
出力された加算結果を一方の入力端から入力するととも
に第２の加算回路１２から出力された加算結果を他方の
入力端から入力し、入力した２つの加算結果の差を算出
する回路から構成されており、また、このようにして算
出した減算結果（すなわち、差）を相関値として出力端
から出力する回路から構成されている。ここで、本例の
減算回路１３では、第１の加算回路１１での加算結果か
ら第２の加算回路１２での加算結果を減算した差を相関
値として出力することが行われる。また、減算回路１３
は例えばオペアンプ等から構成されている。

【００４５】次に、以上に示した回路構成から成る本例
の相関回路の動作を説明する。本例では、第１のサンプ
ルホールド回路群を構成する各サンプルホールド回路Ｈ
１〜Ｈｐには、デジタル信号値を構成する正極のビット
に対応してそれぞれ独立したタイミング（ｔ＋）１〜
（ｔ＋）ｐで第１タイミング信号が入力される一方、第
２のサンプルホールド回路群を構成する各サンプルホー
ルド回路Ｋ１〜Ｋｒには、デジタル信号値を構成する負
極のビットに対応してそれぞれ独立したタイミング（ｔ
−）１〜（ｔ−）ｒで第１タイミング信号が入力される
とし、また、全てのサンプルホールド回路Ｈ１〜Ｈｐ、
Ｋ１〜Ｋｒには同一のタイミングｔｄで第２タイミング
信号が入力されるとする。なお、上記図４では、第１タ
イミング信号及び第２タイミング信号をそれぞれ入力さ
れるタイミング（ｔ＋）１〜（ｔ＋）ｐ、（ｔ−）１〜
（ｔ−）ｒ、ｔｄの符号を用いて示してある。

【００４６】図５には、第１タイミング信号及び第２タ
イミング信号により各サンプルホールド回路Ｈ１〜Ｈ
ｐ、Ｋ１〜ＫｒのアナログスイッチＳＷ１、ＳＷ２が接
続されるタイミングの一例を示してある。なお、同図で
は、参照信号であるデジタル信号値が１０ビットの拡散
符号から構成されており、当該１０ビットの符号長が５
つの正極（”１”値）のビットと５つの負極（”−１”
値）のビットとから構成されている場合を例として示し
てある。また、本例では、これら各ビットに対応したタ
イミングでアナログ信号値が各サンプルホールド回路Ｈ
１〜Ｈｐ、Ｋ１〜Ｋｒ（本例では、ｐ＝ｒ＝５）により
サンプルホールド等される場合を示してあり、同図に
は、デジタル信号値の各ビットに対応した同期タイミン
グｔｓを示してある。

【００４７】上記図５に示されるように、第１のサンプ
ルホールド回路群によりアナログ信号値がサンプルホー
ルドされるタイミング（ｔ＋）１〜（ｔ＋）ｐは、デジ
タル信号値が正極となるビットに対応して設定されてお
り、例えばデジタル信号値が正極となるビットが連続的
でない場合には、当該タイミング（ｔ＋）１〜（ｔ＋）
ｐも例えばデジタル信号値の先頭から正極となるビット
の順に不連続的に設定されている。また、同様に、第２
のサンプルホールド回路群によりアナログ信号値がサン
プルホールドされるタイミング（ｔ−）１〜（ｔ−）ｒ
は、デジタル信号値が負極となるビットに対応して設定
されている。

【００４８】なお、こうしたタイミング（ｔ＋）１〜
（ｔ＋）ｐ、（ｔ−）１〜（ｔ−）ｒは、例えば参照信
号として用いられるデジタル信号値を構成する各ビット
の正負に対応して予め設定されており、このような設定
の仕方は、例えばショートコードといった短周期符号が
参照信号のデジタル信号値として用いられる場合に特に
有効である。

【００４９】本例の構成では、例えば外部からアナログ
信号値が入力されると、第１のサンプルホールド回路群
ではデジタル信号値が正極となるビットに対応したタイ
ミング（ｔ＋）１〜（ｔ＋）ｐで一方のアナログスイッ
チＳＷ１が順次閉じられることにより、各タイミングに
対応したアナログ信号値が順次サンプルホールドされて
いき、また、第２のサンプルホールド回路群ではデジタ
ル信号値が負極となるビットに対応したタイミング（ｔ
−）１〜（ｔ−）ｒで一方のアナログスイッチＳＷ１が
順次閉じられることにより、各タイミングに対応したア
ナログ信号値が順次サンプルホールドされていく。

【００５０】また、参照対象であるデジタル信号値を構
成する全てのビットの範囲（相関演算範囲）でのアナロ
グ信号値が第１及び第２のサンプルホールド回路群によ
り順次サンプルホールドされると、全てのサンプルホー
ルド回路Ｈ１〜Ｈｐ、Ｋ１〜Ｋｒの他方のスイッチＳＷ
２が第２タイミング信号ｔｄに従って閉じられて、第１
サンプルホールド回路群によりサンプルホールドされた
信号値が第１の加算回路１１へ例えばほぼ同時に出力さ
れる一方、第２サンプルホールド回路群によりサンプル
ホールドされた信号値が例えばほぼ同時に第２の加算回
路１２へ出力される。

【００５１】第１の加算回路１１では、上記のようにし
て第１のサンプルホールド回路群から出力された信号値
が加算されて当該加算結果が減算回路１３へ出力される
一方、第２の加算回路１２では、上記のようにして第２
のサンプルホールド回路群から出力された信号値が加算
されて当該加算結果が減算回路１３へ出力され、これに
より、減算回路１３では第１及び第２の加算回路１１、
１２から出力された加算結果の差が算出されて、算出さ
れた減算結果が相関値として出力される。

【００５２】このようにして、本例の相関回路では、デ
ジタル信号値の相関演算範囲毎に当該デジタル信号値と
アナログ信号値との相関値を算出することができる。な
お、上記式２に示されるように、本例の相関回路により
算出される相関値は、精度による差異を除いては、例え
ば上記従来例の図６に示した相関回路により算出される
相関値と理論的には同じ値となる。

【００５３】以上のように、本例の相関回路では、アナ
ログ信号値とデジタル信号値との相関値を算出するに際
して、当該デジタル信号値を構成するビットの値の正負
に応じて異なるサンプルホールド回路群を備え、両サン
プルホールド回路群によりサンプルホールドされたアナ
ログ信号値の差を相関値として算出するようにしたた
め、乗算回路を備えなくとも相関値を算出することがで
き、これにより、回路規模が比較的小さな相関回路を構
成することができる。

【００５４】なお、第１のサンプルホールド回路群を構
成するサンプルホールド回路の個数としては、例えば参
照信号であるデジタル信号値を構成する正極のビットに
対応してアナログ信号値を順次サンプルホールドするタ
イミングの数と同じ数備えられるのが好ましく、例えば
当該タイミングの数が１つであれば、第１のサンプルホ
ールド回路群には１つのサンプルホールド回路のみが備
えられていればよい。また、デジタル信号値を構成する
負極のビットに対応したタイミングでアナログ信号値を
サンプルホールドする第２のサンプルホールド回路群に
ついても同様である。

【００５５】また、本例の相関回路では、複数個のサン
プルホールド回路を用いてアナログ信号値を順次サンプ
ルホールドすることにより相関値が算出されるため、上
記第１実施例の場合と同様に、アナログ回路特有の誤差
を累積させてしまうといったことがなく、高精度な相関
値を算出することができる。

【００５６】

【発明の効果】以上説明したように、本発明に係る相関
回路によると、アナログ信号値とデジタル信号値との相
関値を算出するに際して、当該アナログ信号値と当該デ
ジタル信号値との乗算結果を複数個のサンプルホールド
回路により順次サンプルホールドして、サンプルホール
ドされた信号値を加算して相関値とするようにしたた
め、例えばアナログ回路特有の誤差が累積されてしまう
といったことがなく、高精度な相関値を算出することが
できる。

【００５７】また、本発明に係る相関回路によると、ア
ナログ信号値とデジタル信号値との相関値を算出するに
際して、例えば当該デジタル信号値を構成する正極のビ
ットに対応して第１のサンプルホールド回路群を備える
一方、負極のビットに対応して第２のサンプルホールド
回路群を備え、これら両サンプルホールド回路群により
順次サンプルホールドされたアナログ信号値の差を相関
値として算出するようにしたため、乗算回路を備えなく
とも相関値を算出することができ、これにより回路規模
を小型化することができ、また、複数個のサンプルホー
ルド回路が用いられていることから高精度な相関値を算
出することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る相関回路の構成例を
示す図である。

【図２】サンプルホールド回路の構成例を示す図であ
る。

【図３】本発明の第１実施例に係る相関回路の動作タイ
ミングを示す図である。

【図４】本発明の第２実施例に係る相関回路の構成例を
示す図である。

【図５】本発明の第２実施例に係る相関回路の動作タイ
ミングを示す図である。

【図６】従来例に係る相関回路の構成例を示す図であ
る。

【符号の説明】

１・・乗算回路、 ２・・加算回路、 Ｓ１〜Ｓｎ・・
サンプルホールド回路、ＳＷ１、ＳＷ２・・アナログス
イッチ、 Ｃ・・コンデンサ、Ｈ１〜Ｈｐ、Ｋ１〜Ｋｒ
・・サンプルホールド回路、１１、１２・・加算回路、
１３・・減算回路、

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アナログ信号値とデジタル信号値との相
   関値を算出する相関回路において、 前記アナログ信号値と前記デジタル信号値とを乗算する
   乗算回路と、 前記乗算回路から出力される乗算結果を所定のタイミン
   グ信号に従って順次サンプルホールドする複数個のサン
   プルホールド回路と、 前記複数個のサンプルホールド回路から出力される信号
   値をアナログ加算して相関値として出力する加算回路
   と、 を備えたことを特徴とする相関回路。
2. 【請求項２】 アナログ信号値とデジタル信号値との相
   関値を算出する相関回路において、 前記デジタル信号値を構成する正極のビットに対応した
   所定のタイミングで前記アナログ信号値を順次サンプル
   ホールドする第１のサンプルホールド回路群と、 前記デジタル信号値を構成する負極のビットに対応した
   所定のタイミングで前記アナログ信号値を順次サンプル
   ホールドする第２のサンプルホールド回路群と、 前記第１のサンプルホールド回路群から出力される信号
   値を加算する第１の加算回路と、 前記第２のサンプルホールド回路群から出力される信号
   値を加算する第２の加算回路と、 前記第１の加算回路及び前記第２の加算回路から出力さ
   れる加算結果の差を算出して相関値として出力する減算
   回路と、 を備えたことを特徴とする相関回路。