JPH11289079A - Single electronic element and manufacture thereof - Google Patents

Single electronic element and manufacture thereof

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JPH11289079A
JPH11289079A JP10091884A JP9188498A JPH11289079A JP H11289079 A JPH11289079 A JP H11289079A JP 10091884 A JP10091884 A JP 10091884A JP 9188498 A JP9188498 A JP 9188498A JP H11289079 A JPH11289079 A JP H11289079A
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film
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兆申 蔡
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Abstract

PROBLEM TO BE SOLVED: To provide a single electronic element with a small effective area in a structure suitable for constituting an integrated circuit, and a method for manufacturing this. SOLUTION: In this single electronic element 1, an island-shaped electrode 32 arranged in a recessed part 11 formed on the surface (basement face) of a basement 10 is connected through a tunnel junction 22 formed oh the side face of the island-shaped electrode 32 with a lead electrode 33 formed on the basement face. In a method for manufacturing this single electronic element 1, a recessed part is formed on the basement face, a first conductive film is formed on the basement face, a first conductive film 33a on the basement face and the first conductive film 32 in the recessed part 11, are formed so as to be separated from each other, the tunnel junction 22 is formed on the side face of the recessed part 11, a second conductive film is formed on the basement face, and the first conducive film and the second conductive film are patterned.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、単一電子素子及び
その製造方法に関し、特に、実効面積が小さく集積回路
の形成に適した単一電子素子及びその製造方法に関す
る。
The present invention relates to a single electronic device and a method of manufacturing the same, and more particularly, to a single electronic device having a small effective area and suitable for forming an integrated circuit, and a method of manufacturing the same.

【0002】[0002]

【従来の技術】単一電子素子は、クーロンブロッケード
効果にその動作原理をおいている。これは、極微細のト
ンネル接合のキャパシタンスが極めて小さくなると1個
の電子をトンネル接合が蓄えているかそうでないかで静
電エネルギーに差が現れる現象である。単一電子素子
は、3端子トランジスタ、メモリなどの種々のデバイス
を形成することができる。一般的には、微小トンネル接
合が2個直列に接続され、その中間の極めて静電容量が
小さい島状電極にキャパシタを介してゲート電極が静電
的に接続されているトランジスタ構造が提案されてい
る。
2. Description of the Related Art A single electronic device has its operating principle based on the Coulomb blockade effect. This is a phenomenon in which when the capacitance of an extremely fine tunnel junction becomes extremely small, a difference appears in the electrostatic energy depending on whether the tunnel junction stores one electron or not. Single electronic devices can form various devices such as three-terminal transistors, memories, and the like. In general, there has been proposed a transistor structure in which two small tunnel junctions are connected in series, and a gate electrode is electrostatically connected via a capacitor to an intermediate island electrode having a very small capacitance. I have.

【0003】このような単一電子トンネル素子の構成要
素である微小なトンネル接合を作製するにはリソグラフ
ィ技術が不可欠である。従来の金属系の微小トンネル接
合の形成方法には、懸架マスクを用いた二重蒸着法があ
る。この二重蒸着法は、図6に示すように、まず、スペ
ーサ100で基板101より持ち上げられ、部分的に中
空に浮いた懸架マスク102を作製する。その後、金属
膜の第1回目の蒸着を行い、その金属膜の表面を酸化し
て金属酸化膜バリヤを形成する。そして、第2回目の金
属膜の蒸着を第1回目と異なる角度で行い、これらの2
つの蒸着膜の重複部を形成し、この重複部に微小トンネ
ル接合103が形成される。
[0003] A lithography technique is indispensable for producing a minute tunnel junction which is a component of such a single electron tunneling device. As a conventional method for forming a metal-based minute tunnel junction, there is a double vapor deposition method using a suspension mask. In this double vapor deposition method, as shown in FIG. 6, first, a suspension mask 102 which is lifted above a substrate 101 by a spacer 100 and partially floats in the air is produced. Thereafter, a first deposition of a metal film is performed, and the surface of the metal film is oxidized to form a metal oxide film barrier. Then, the second deposition of the metal film is performed at an angle different from that of the first deposition.
An overlapping portion of the two deposition films is formed, and a minute tunnel junction 103 is formed at the overlapping portion.

【0004】また、最も単純な単一電子素子である二接
合よりなる単一電子トランジスタを例にとってマスクパ
タン及び工程を図7で説明する。図7(a)に示すよう
なリード電極用の孔201と島状電極用の孔202が穿
設されたマスク200を用意する。このようなマスク2
00を通して図7(b)に示すようなリード電極パター
ン210と島パターン211の金属膜を成膜する。次
に、金属膜210、211表面を酸化して酸化膜を形成
した後、図7(c)に示すように、成膜角度を横方向に
ずらせて第2の金属膜を成膜し、リード電極220と島
221を作製する。これにより、2つの接合222と島
221よりなる単一電子トランジスタを作製することが
できる。なお、この図ではゲート電極は省略している。
A mask pattern and steps will be described with reference to FIG. 7 taking a simple electron transistor having two junctions, which is the simplest single electron element, as an example. A mask 200 having holes 201 for lead electrodes and holes 202 for island electrodes as shown in FIG. 7A is prepared. Such a mask 2
The metal film of the lead electrode pattern 210 and the island pattern 211 as shown in FIG. Next, after oxidizing the surfaces of the metal films 210 and 211 to form oxide films, as shown in FIG. 7C, a second metal film is formed by shifting the film forming angle in the horizontal direction, and the lead is formed. The electrode 220 and the island 221 are formed. Thus, a single electron transistor including the two junctions 222 and the island 221 can be manufactured. In this figure, the gate electrode is omitted.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、従来の
懸架マスクを用いる二重蒸着法は、素子の周辺に懸架マ
スクを作製しなければならず、素子として不要な副産物
を必要とすることから、集積度を上げることができな
い。また、成膜角度により素子の作られる向きが一義的
に決まってしまうので、回路設計の自由度が制限される
という問題もある。更に懸架マスクの作製手順も煩雑で
あり、いずれにしても集積回路には向かない素子作成方
法である。
However, in the conventional double vapor deposition method using a suspended mask, a suspended mask must be formed around the device, and unnecessary by-products are required as the device. I can't increase the degree. Further, since the direction in which the element is formed is uniquely determined by the film forming angle, there is a problem that the degree of freedom in circuit design is limited. Furthermore, the procedure for manufacturing the suspension mask is complicated, and in any case, this method is not suitable for an integrated circuit.

【0006】また、図7に示した方法は、最終的に成膜
された素子は二重のパターンを有し、そのうち半分は不
要であり、余計な副産物である。更に、図7(a)に示
したマスクパターンも本当に必要な素子の大きさより余
計な面積を必要とすることを余儀なくされている。その
ため、集積度を上げることができず、集積回路に向かな
い素子作成方法である。
In the method shown in FIG. 7, the finally formed device has a double pattern, and half of the device is unnecessary and is an unnecessary by-product. Further, the mask pattern shown in FIG. 7A is also required to have an extra area than the size of the element which is really required. Therefore, the degree of integration cannot be increased, and this is an element manufacturing method that is not suitable for an integrated circuit.

【0007】本発明は、上記問題点に鑑みてなされたも
のであり、実効面積が小さく、集積回路を構成するのに
適した構造の単一電子素子及びその製造方法を提供する
ことを目的とする。
The present invention has been made in view of the above problems, and has as its object to provide a single electronic device having a small effective area and a structure suitable for forming an integrated circuit, and a method of manufacturing the same. I do.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するた
め、請求項1記載の単一電子素子は、基盤面に形成され
た凹部内に配置された島状電極と基盤面に形成されたリ
ード電極とが前記島状電極の側面に形成されたトンネル
接合を介して接続された構造を有する構成としてある。
According to a first aspect of the present invention, there is provided a single electronic device comprising: an island-shaped electrode disposed in a recess formed in a base surface; and a lead formed in the base surface. The electrode has a structure in which it is connected via a tunnel junction formed on a side surface of the island-shaped electrode.

【0009】このような構成の発明によれば、基盤に形
成した凹部の段差を利用して、第1回目の導電膜の成膜
で基盤表面と凹部に成膜された導電膜とを電気的に分離
させ、かつ段差側壁に成膜された導電膜を酸化すること
によりトンネル接合を形成し、更に第2の導電膜の成膜
を行うことにより、基盤凹部に島状電極を形成できると
共に、基盤表面の導電膜と島状電極とがトンネル接合で
接続された構造を得ることができる。そのため、2回の
成膜を行うことでは従来と同じであるが、重ねて成膜す
るので、無駄な面積が生じない構造となっており、実効
面積が小さく、集積度を向上させることができる。
According to the invention having such a configuration, the surface of the substrate and the conductive film formed in the concave portion are electrically connected to each other by utilizing the step of the concave portion formed in the substrate in the first conductive film formation. In addition to forming a tunnel junction by oxidizing a conductive film formed on the step side wall and forming a second conductive film, an island-like electrode can be formed in the base recess, A structure in which the conductive film on the substrate surface and the island-shaped electrode are connected by a tunnel junction can be obtained. Therefore, performing the film formation twice is the same as the conventional one, but since the film is formed in a stacked manner, the structure has no useless area, the effective area is small, and the integration degree can be improved. .

【0010】請求項2記載の単一電子素子は、請求項1
記載の単一電子素子において、前記島状電極が絶縁膜を
介して導電体の上に積層された積層構造を有し、前記リ
ード電極が絶縁膜を介して上下二重の導電体で構成され
た積層構造を有し、これらの島状電極の積層構造とリー
ド電極の積層構造が、同一工程で形成された構成として
ある。このような構成の発明によれば、島状電極とリー
ド電極とを同じ工程で製造するので、無駄な面積を生じ
ない構造となる。
[0010] The single electronic device according to the second aspect is the first aspect.
In the single electronic device described above, the island-shaped electrode has a laminated structure laminated on a conductor through an insulating film, and the lead electrode is formed of a double-sided conductor through an insulating film. The stacked structure of these island-shaped electrodes and the stacked structure of the lead electrodes are formed in the same process. According to the invention having such a configuration, since the island-shaped electrode and the lead electrode are manufactured in the same process, a structure that does not cause useless area is obtained.

【0011】請求項3記載の単一電子素子は、請求項1
又は2記載の単一電子素子において、前記基盤面に形成
された前記凹部を、リード電極と交差する方向に形成さ
れている溝とした構成としてある。このような構成の発
明によれば、基盤に形成した溝と直交する方向にリード
電極を形成することにより、溝に沿って単一電子素子を
形成することができ、集積度を上げることができる。
According to a third aspect of the present invention, there is provided a single electronic device.
Alternatively, in the single electronic device according to Item 2, the concave portion formed in the base surface is a groove formed in a direction intersecting with a lead electrode. According to the invention having such a configuration, by forming the lead electrode in a direction orthogonal to the groove formed in the base, a single electronic element can be formed along the groove, and the degree of integration can be increased. .

【0012】請求項4記載の単一電子素子は、請求項1
〜3いずれかに記載の単一電子素子において、ゲート電
極を側方に配置した構造を有する構成としてある。この
ような構成の発明によれば、いわゆるサイドゲート電極
をリード電極と同じ導電膜で構成でき、リード電極とゲ
ート電極を同時に作製することできるため、生産性が良
い。
According to a fourth aspect of the present invention, there is provided a single electronic device.
4. The single electronic device according to any one of the above-described items, wherein the single electronic device has a structure in which a gate electrode is arranged on a side. According to the invention having such a configuration, the so-called side gate electrode can be formed of the same conductive film as the lead electrode, and the lead electrode and the gate electrode can be simultaneously manufactured, so that productivity is high.

【0013】請求項5記載の単一電子素子は、請求項1
〜4いずれかに記載の単一電子素子において、ゲート電
極を絶縁膜を介して島状電極上方に配置した構造を有す
る構成としてある。このような構成の発明によれば、い
わゆるオーバラップゲート電極構造により、集積度を向
上させることができる。
According to a fifth aspect of the present invention, there is provided a single electronic device according to the first aspect.
5. The single electronic device according to any one of items 4 to 4, wherein a gate electrode is arranged above the island-shaped electrode with an insulating film interposed therebetween. According to the invention having such a configuration, the degree of integration can be improved by the so-called overlap gate electrode structure.

【0014】請求項6記載の単一電子素子の製造方法
は、基盤面に凹部を形成する工程と、前記基盤面に第1
導電膜を形成し、基盤面上の第1導電膜と前記凹部内の
第1導電膜とを分離して形成する工程と、前記凹部側壁
にトンネル接合を形成する工程と、前記基盤面に第2導
電膜を形成する工程と、前記第1導電膜と前記第2導電
膜とをパターニングして、前記凹部内に配置された前記
第2導電膜で構成される島状電極と前記基盤面に形成さ
れた第1導電膜と第2導電膜で構成されるリード電極と
が前記トンネル接合を介して接続された構造を形成する
方法としてある。
According to a sixth aspect of the present invention, there is provided a method of manufacturing a single electronic device, comprising the steps of: forming a concave portion on a base surface;
Forming a first conductive film on the substrate surface and the first conductive film in the concave portion separately from each other; forming a tunnel junction on the side wall of the concave portion; (2) forming a conductive film, patterning the first conductive film and the second conductive film, and forming an island-shaped electrode composed of the second conductive film disposed in the concave portion and the base surface; This is a method for forming a structure in which the formed first conductive film and a lead electrode formed of the second conductive film are connected via the tunnel junction.

【0015】このような発明によれば、基盤に形成した
凹部の段差を利用して、第1回目の導電膜の成膜で基盤
表面と凹部に成膜された導電膜とを電気的に分離させ、
かつ段差側壁に成膜された導電膜を酸化することにより
トンネル酸化膜を形成し、更に第2の導電膜の成膜を行
った後、第1導電膜と第2導電膜を一緒にパターニング
することで請求項1記載の単一電子素子を作製すること
ができる。そのため、2回の成膜を行うことでは従来と
同じであるが、重ねて成膜した後パターニングするの
で、無駄な面積が生じず、集積度を向上させることがで
きる。
According to the invention, the surface of the substrate is electrically separated from the conductive film formed in the concave portion by the first deposition of the conductive film by utilizing the step of the concave portion formed in the substrate. Let
In addition, a tunnel oxide film is formed by oxidizing the conductive film formed on the step side wall, and after forming a second conductive film, the first conductive film and the second conductive film are patterned together. Thus, the single electronic device according to claim 1 can be manufactured. Therefore, although the film formation is performed twice, which is the same as the conventional method, the pattern is formed after the film formation is performed in an overlapping manner, so that a wasteful area is not generated and the degree of integration can be improved.

【0016】[0016]

【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しつつ説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings.

【0017】図1は、本発明の単一電子素子の一実施形
態を示す立面図である。この単一電子素子1は、基盤1
0の面(基盤面)に溝状に形成された凹部11の底部に
浮遊導電体31があり、この浮遊導電体31の上に第一
酸化膜21を介して溝11から基盤10の面より上に突
き出して島状電極32が形成されている。基盤10の面
には、島状電極32を島状電極32の側面に形成されて
いるトンネル酸化膜22を介して挟む2つのリード電極
33が形成されている。このリード電極33はトンネル
酸化膜22と一体に形成されている第一酸化膜21を介
して下側の第1導電体33aと上側の第2導電体33b
が積層された積層構造を有し、第2導電体33bの上面
と端面は第二酸化膜24で被覆されている。
FIG. 1 is an elevation view showing one embodiment of the single electronic device of the present invention. This single electronic device 1 is
The floating conductor 31 is provided at the bottom of the recess 11 formed in a groove shape on the surface 0 (base surface), and from the surface of the substrate 10 from the groove 11 via the first oxide film 21 on the floating conductor 31. An island-shaped electrode 32 is formed projecting upward. Two lead electrodes 33 sandwiching the island-shaped electrode 32 via the tunnel oxide film 22 formed on the side surface of the island-shaped electrode 32 are formed on the surface of the base 10. The lead electrode 33 is connected to the lower first conductor 33a and the upper second conductor 33b via the first oxide film 21 formed integrally with the tunnel oxide film 22.
Are laminated, and the upper surface and the end surface of the second conductor 33b are covered with the second dioxide film 24.

【0018】島状電極32は、全面を酸化膜21、2
2、24で覆われ、リード電極33の第1導電体33a
とトンネル酸化膜(トンネル接合)22を介して接続さ
れている。なお、図示していないが、基盤10には、ゲ
ート電極が設けられている。
The entire surface of the island-shaped electrode 32 is an oxide film 21 or 2.
2 and 24, and the first conductor 33a of the lead electrode 33
And a tunnel oxide film (tunnel junction) 22. Although not shown, the base 10 is provided with a gate electrode.

【0019】島状電極32の幅、即ち基盤10に形成さ
れた溝11の幅は数十nm程度の微細な寸法であり、ト
ンネル酸化膜22の厚さは5nm程度である。島状電極
32は第2導電体33bと同じ工程で成膜され、例えば
アルミニウム、不純物をドープしたポリシリコンなどの
導電性材料で構成されている。また、第1導電体33a
及び第2導電体33bは、酸化により良質なトンネル酸
化膜を形成できる材料、例えばアルミニウムや不純物を
ドープしたポリシリコンなどで構成されている。
The width of the island-shaped electrode 32, that is, the width of the groove 11 formed in the base 10 is a fine dimension of about several tens of nm, and the thickness of the tunnel oxide film 22 is about 5 nm. The island-shaped electrode 32 is formed in the same process as the second conductor 33b, and is made of a conductive material such as aluminum or polysilicon doped with impurities. Also, the first conductor 33a
The second conductor 33b is made of a material capable of forming a high-quality tunnel oxide film by oxidation, for example, aluminum or polysilicon doped with impurities.

【0020】リード電極33の上下の導電膜33a、3
3bを分ける酸化膜21は極めて薄く、かつ広い面積で
上下の導電膜33a、33bがこの酸化膜21を介して
接続されているので、これらは実質的に同電位で一つの
電極とみなすことができる構造となっている。また、島
状電極32の下方にもう一つ浮遊導電体31が形成され
ているが、これは単一電子素子の動作に影響はない。
The conductive films 33a, 3a, 3
Since the oxide film 21 separating 3b is extremely thin, and the upper and lower conductive films 33a and 33b are connected through this oxide film 21 in a wide area, they can be regarded as one electrode at substantially the same potential. It is a structure that can be done. In addition, another floating conductor 31 is formed below the island-shaped electrode 32, but this does not affect the operation of the single electronic device.

【0021】図示しないゲート電極に電圧を印加する
と、あるしきい値から島状電極32を介してリード電極
33に電流が流れる。このしきい値が島状電極に電子が
1個あるかないかで変動するため、3端子トランジスタ
を構成することができる。また、単一電子不揮発性メモ
リを実現することもできる。
When a voltage is applied to a gate electrode (not shown), a current flows to the lead electrode 33 via the island electrode 32 from a certain threshold value. Since this threshold value varies depending on whether or not there is one electron in the island electrode, a three-terminal transistor can be formed. Further, a single-electron nonvolatile memory can be realized.

【0022】次に、図2を参照しながら図1に示した単
一電子素子の第1の製造プロセスについて説明する。
Next, a first manufacturing process of the single electronic device shown in FIG. 1 will be described with reference to FIG.

【0023】まず、図2(a)の側面図及び図2(a
1)の立面図に示すように、基盤10表面にレジスト膜
R1を成膜し、電子線リソグラフィなどで数十nm幅の
微細な寸法でレジスト膜R1に溝を形成する。その後、
レジスト膜R1をマスクとしてRIE(反応性イオンエ
ッチング)で基盤を垂直方向にエッチングして深さhの
溝(凹部)11を形成する。
First, a side view of FIG. 2A and FIG.
As shown in the elevation view of 1), a resist film R1 is formed on the surface of the substrate 10, and a groove is formed in the resist film R1 with a fine dimension of several tens of nm by electron beam lithography or the like. afterwards,
Using the resist film R1 as a mask, the substrate is vertically etched by RIE (reactive ion etching) to form a groove (recess) 11 having a depth h.

【0024】次に、図2(b)に示すように、レジスト
膜R1をアッシングなどで除去した後、基盤10に垂直
な方向から導電性材料を厚さT1成膜して第1導電膜C
1を形成する。導電性材料は良質な酸化膜の成長しやす
い金属が好ましく、具体的にはアルミニウム、不純物を
ドープしたポリシリコンなどを典型として例示すること
ができる。第1導電膜C1の厚さT1は、溝11の深さ
hより小さくする。これにより、溝11内に成膜された
第1導電膜C1の表面は基板の表面より低くなり、溝1
1の側壁にわずかに第1導電膜が成膜される。
Next, as shown in FIG. 2B, after the resist film R1 is removed by ashing or the like, a conductive material is formed in a thickness T1 in a direction perpendicular to the substrate 10 to form a first conductive film C.
Form one. The conductive material is preferably a metal on which a high-quality oxide film can easily grow, and specific examples thereof include aluminum and polysilicon doped with impurities. The thickness T1 of the first conductive film C1 is smaller than the depth h of the groove 11. As a result, the surface of the first conductive film C1 formed in the groove 11 becomes lower than the surface of the substrate,
The first conductive film is slightly deposited on the side wall of the first.

【0025】この第1導電膜の側壁部C11は全て酸化
されてトンネル障壁となるので、第1導電膜の側壁部C
11の厚さt’は大事なパラメータであり、所定の厚み
とする必要がある。この第1導電膜の側壁部C11の厚
さt’と第1導電膜C1の厚さTの比t’/Tは、例え
ば成膜時の蒸着源の大きさDと蒸着源と基盤10の距離
Lとの比D/Lに等しい。従って、DT/L>t’とい
う条件で成膜すれば第1導電膜C1の側壁部C1の厚さ
をt’より薄く制御できる。
Since the side wall portion C11 of the first conductive film is entirely oxidized to form a tunnel barrier, the side wall portion C11 of the first conductive film is formed.
The thickness t ′ of 11 is an important parameter and needs to be a predetermined thickness. The ratio t ′ / T of the thickness t ′ of the side wall portion C11 of the first conductive film to the thickness T of the first conductive film C1 is, for example, the size D of the deposition source at the time of film formation, the deposition source and the base 10. It is equal to the ratio D / L to the distance L. Therefore, if the film is formed under the condition of DT / L> t ', the thickness of the side wall portion C1 of the first conductive film C1 can be controlled to be smaller than t'.

【0026】次に、図2(c)に示すように、第1導電
膜C1を成膜したと同じ真空成膜装置中で酸素などの制
御によって所望の厚さの第一酸化膜21を形成する。第
1導電膜C1がポリシリコンであれば酸化シリコン膜が
生成し、第1導電膜C2がアルミニウムであれば酸化ア
ルミニウム膜が形成される。このとき、第1導電膜C1
の側壁部C11は全て酸化され絶縁体となりトンネル酸
化膜22となる。このトンネル酸化膜22の厚さをtと
すると、第1導電体の側壁部C11の厚さt’は、酸化
により厚さが増えるので、第1導電膜の側壁部C11の
厚さt’は、この増加分を考慮することになる。
Next, as shown in FIG. 2C, a first oxide film 21 having a desired thickness is formed by controlling oxygen and the like in the same vacuum film forming apparatus as used for forming the first conductive film C1. I do. If the first conductive film C1 is polysilicon, a silicon oxide film is formed, and if the first conductive film C2 is aluminum, an aluminum oxide film is formed. At this time, the first conductive film C1
Are oxidized to become an insulator and become a tunnel oxide film 22. Assuming that the thickness of the tunnel oxide film 22 is t, the thickness t ′ of the side wall portion C11 of the first conductor is increased by oxidation. , This increase will be taken into account.

【0027】次に、図2(d)に示すように、第2導電
膜C2を厚さT2成膜する。この第2導電膜C2の厚さ
T2は、第1導電膜C1の厚さT1と加算した厚みT1
+T2を、溝11の深さhより大きくする必要がある。
これにより、図2(d)に示すように、溝11の中に成
膜された第2導電体膜C2の上面は基盤10面より突出
し、トンネル酸化膜22を介して基盤10上の第1導電
膜C1と対向させることができる。また、第2導電膜C
2の厚さT2は溝11内の第一酸化膜21の上面と基盤
面の第1導電膜C1上面の第一酸化膜21との高さの差
より大きくすることはできない。さらに、溝11の側壁
には第2導電膜C2の薄い側壁部C21が形成される。
この第2導電膜の側壁部C21の膜厚も上述したように
制御することができる。
Next, as shown in FIG. 2D, a second conductive film C2 is formed with a thickness T2. The thickness T2 of the second conductive film C2 is equal to the thickness T1 obtained by adding the thickness T1 of the first conductive film C1.
+ T2 needs to be larger than the depth h of the groove 11.
As a result, as shown in FIG. 2D, the upper surface of the second conductive film C2 formed in the groove 11 protrudes from the surface of the substrate 10, and the first conductive film C2 on the substrate 10 via the tunnel oxide film 22. It can be opposed to the conductive film C1. Also, the second conductive film C
2 cannot be greater than the difference in height between the upper surface of the first oxide film 21 in the trench 11 and the first oxide film 21 on the upper surface of the first conductive film C1 on the base surface. Further, a thin side wall portion C21 of the second conductive film C2 is formed on the side wall of the groove 11.
The thickness of the side wall portion C21 of the second conductive film can also be controlled as described above.

【0028】次に、第2導電膜C2の表面を酸化して、
第2導電膜C2の表面を第二酸化膜24で覆う。この酸
化は大気中に取り出すことによっても達成できる。この
とき、第2導電膜C2の側壁部C21を全て酸化する。
これにより、基盤10上の第2導電膜C2と溝11内の
第2導電膜C2とは電気的に分離され、溝11内の第2
導電膜C2は周りを全て酸化膜で覆われた孤立した島状
電極32となる。一方、基盤11面上の第1導電膜C1
と第2導電膜C2とはリード電極33となり、これらの
島状電極32とリード電極の第1導電膜C1とは、トン
ネル酸化膜(トンネル接合)22を介して接続されてい
る。
Next, the surface of the second conductive film C2 is oxidized,
The surface of the second conductive film C2 is covered with the second dioxide film 24. This oxidation can also be achieved by taking it out to the atmosphere. At this time, the entire side wall portion C21 of the second conductive film C2 is oxidized.
As a result, the second conductive film C2 on the base 10 and the second conductive film C2 in the groove 11 are electrically separated, and the second conductive film C2 in the groove 11
The conductive film C2 becomes an isolated island-shaped electrode 32 all around which is covered with an oxide film. On the other hand, the first conductive film C1 on the surface of the substrate 11
The second conductive film C2 and the second conductive film C2 form a lead electrode 33, and the island-shaped electrode 32 and the first conductive film C1 of the lead electrode are connected via a tunnel oxide film (tunnel junction) 22.

【0029】最後に、第2レジスト膜R2を成膜した
後、図2(f)の側面図及び(f1)の立面図に示すよ
うに、溝11と直交するような方向で線状にパターニン
グする。そして、第2レジスト膜R2をマスクとして第
二酸化膜24、第2導電膜C2、第一酸化膜21、第1
導電体C1の順序で異方性エッチングしてパターニング
を行う。その後、第2レジスト膜R2を除去することに
より、図1に示した単一電子素子を得ることができる。
Finally, after forming the second resist film R2, as shown in the side view of FIG. 2F and the elevation view of FIG. 2F, the second resist film R2 is linearly formed in a direction orthogonal to the groove 11. Perform patterning. Then, using the second resist film R2 as a mask, the second dioxide film 24, the second conductive film C2, the first oxide film 21,
Patterning is performed by performing anisotropic etching in the order of the conductors C1. Thereafter, by removing the second resist film R2, the single electronic device shown in FIG. 1 can be obtained.

【0030】このような単一電子素子の製造方法によれ
ば、導電膜の成膜は2回行うが、重ねて成膜し、1回の
エッチング工程でパターニングするので、従来の製造方
法と異なり、素子は最小限の面積しか占めず、集積回路
作製に適した実効面積が小さい単一電子素子製造するこ
とができる。しかも、製造工程も単純で、懸架マスクの
ような煩雑な手順を含まないため、生産性が良好である
と共に、微細なパターンを形成することができる。その
ため、例えば高速で制御性のよい単一電子不揮発性メモ
リを実現することもできる。
According to such a method of manufacturing a single electronic device, the conductive film is formed twice, but is formed in a superimposed manner and is patterned in one etching step, which is different from the conventional manufacturing method. The device occupies a minimum area, and a single electronic device having a small effective area suitable for manufacturing an integrated circuit can be manufactured. In addition, since the manufacturing process is simple and does not include complicated procedures such as a suspended mask, the productivity is good and a fine pattern can be formed. Therefore, for example, a single-electron nonvolatile memory with high speed and good controllability can be realized.

【0031】次に、図3を参照しながら、図1に示した
単一電子素子の第2の製造プロセスについて説明する。
この製造プロセスはリフトオフ法でリード電極と島状電
極を形成する。
Next, a second manufacturing process of the single electronic device shown in FIG. 1 will be described with reference to FIG.
In this manufacturing process, a lead electrode and an island electrode are formed by a lift-off method.

【0032】まず、基盤10面に第1レジスト膜R11
を成膜し、図3(a)の側面図及び図3(a1)の立面
図に示すように、単一電子素子の凹部となる幅の線状に
第1レジスト膜R11をパターニングする。その後、例
えば酸化シリコンなどの成膜が容易な基盤膜12を第1
製造プロセスの溝の深さhと同じ厚さ成膜する。次に、
第1レジスト膜R11を除去すると、リフトオフ法で側
面が絶縁体で底面が基盤で構成される溝11が形成され
る。
First, a first resist film R11 is formed on the surface of the substrate 10.
Then, as shown in the side view of FIG. 3A and the elevation view of FIG. 3A1, the first resist film R11 is patterned in a linear shape having a width to be a concave portion of the single electronic element. Thereafter, the base film 12 that is easy to form, for example, silicon oxide, is
The film is formed to have the same thickness as the depth h of the groove in the manufacturing process. next,
When the first resist film R11 is removed, a trench 11 having an insulator on the side and a base on the bottom is formed by a lift-off method.

【0033】次いで、図3(b)の側面図及び図3(b
1)の立面図に示すように、第2レジスト膜R12を成
膜した後、溝11と直交する方向にリード電極と島状電
極を形成する幅で第2レジスト膜R12に溝R12’を
パターニングする。
Next, a side view of FIG. 3B and FIG.
As shown in the elevation view of 1), after the second resist film R12 is formed, a groove R12 ′ is formed in the second resist film R12 in a width perpendicular to the groove 11 to form a lead electrode and an island electrode. Perform patterning.

【0034】次に、第1製造プロセスと同様に、膜厚T
1で基盤全面に第1導電膜C1を形成した後、第1導電
膜C1表面を酸化し、トンネル酸化膜(接合)22と第
一酸化膜21を形成する。次いで、第2導電膜C2を厚
さT2で成膜した後、第2導電膜C2表面を酸化して第
二酸化膜24を形成する。この場合、T1<h、T1+
T2>hという条件を守る。また、第1導電膜C1の側
壁部の厚さは第1製造プロセスと同様に制御できる。
Next, as in the first manufacturing process, the film thickness T
After forming the first conductive film C1 over the entire surface of the substrate in step 1, the surface of the first conductive film C1 is oxidized to form a tunnel oxide film (junction) 22 and a first oxide film 21. Next, after forming the second conductive film C2 with a thickness T2, the surface of the second conductive film C2 is oxidized to form the second dioxide film 24. In this case, T1 <h, T1 +
Observe the condition T2> h. Further, the thickness of the side wall of the first conductive film C1 can be controlled similarly to the first manufacturing process.

【0035】最後に、第2レジスト膜R12を除去する
ことにより、第2レジスト膜R12上の膜も一緒に除去
され、第2レジスト膜の溝R12’の部分だけが残り、
リフトオフ法で図1に示した単一電子素子を製造するこ
とができる。
Finally, by removing the second resist film R12, the film on the second resist film R12 is also removed, leaving only the groove R12 'of the second resist film.
The single electronic device shown in FIG. 1 can be manufactured by the lift-off method.

【0036】この第2製造プロセスによれば、リフトオ
フ法により、実効面積が小さく、集積回路作製に適した
単一電子素子を単純な工程で生産性良く製造することが
できる。
According to the second manufacturing process, a single electronic element having a small effective area and suitable for manufacturing an integrated circuit can be manufactured with a simple process with high productivity by the lift-off method.

【0037】図4に本発明の他の実施形態に係る単一電
子素子の立面図を示す。この単一電子素子2はゲート電
極34をサイドゲートとして付加した単一電子トランジ
スターである。基盤10の面に形成されたゲート電極3
4は、ゲート電極34と島状電極32との間の絶縁体で
隔てられている。このゲート電極34は、上述した第1
製造プロセスにおいても第2製造プロセスにおいても、
第2レジスト膜R2、R12の露光の際にリード電極3
3と島状電極32のパターンに加えてゲート電極34の
パターンを加えることによって、工程を増やさずにゲー
ト電極34を付加することができる。そのため、本発明
の単一電子素子の単純な製造工程を維持したままゲート
電極を付加することができる。
FIG. 4 is an elevation view of a single electronic device according to another embodiment of the present invention. The single-electron element 2 is a single-electron transistor to which a gate electrode 34 is added as a side gate. Gate electrode 3 formed on the surface of substrate 10
4 is separated by an insulator between the gate electrode 34 and the island-shaped electrode 32. The gate electrode 34 is connected to the first
In both the manufacturing process and the second manufacturing process,
When the second resist films R2 and R12 are exposed,
By adding the pattern of the gate electrode 34 in addition to the pattern of 3 and the island-shaped electrode 32, the gate electrode 34 can be added without increasing the number of steps. Therefore, a gate electrode can be added while maintaining a simple manufacturing process of the single electronic device of the present invention.

【0038】また、図5に本発明の更に他の実施形態に
係る単一電子素子の立面図を示す。この単一電素子3は
ゲート電極35を絶縁膜25を介してトップゲートとし
て付加した構造の単一電子トランジスターである。
FIG. 5 is an elevation view of a single electronic device according to still another embodiment of the present invention. The single element 3 is a single electron transistor having a structure in which a gate electrode 35 is added as a top gate via an insulating film 25.

【0039】この単一電子トランジスター3は、図1に
示した構造を作製した後、絶縁膜25を成膜し、更に絶
縁膜25上に導電膜の成膜、パターニングによりゲート
電極35を形成することにより製造することができる。
In the single-electron transistor 3, after the structure shown in FIG. 1 is manufactured, an insulating film 25 is formed, and further, a conductive film is formed on the insulating film 25 and a gate electrode 35 is formed by patterning. It can be manufactured by the following.

【0040】このトップゲート型単一電子トランジスタ
ー3は、ゲート電極35を上方に重ねて配置することが
できるので、素子の集積度を下げることがない。そのた
め、実効面積が小さく、集積回路製造に適した本発明の
単一電子素子に適したゲート電極構造である。
In the top-gate single-electron transistor 3, since the gate electrode 35 can be disposed so as to overlap with the upper part, the degree of integration of elements is not reduced. Therefore, the gate electrode structure has a small effective area and is suitable for the single electronic device of the present invention suitable for manufacturing an integrated circuit.

【0041】[0041]

【発明の効果】以上説明したように、本発明の単一電子
素子は、実効面積が小さく、集積回路作製に適した構造
を有する。
As described above, the single electronic device of the present invention has a small effective area and has a structure suitable for manufacturing an integrated circuit.

【0042】また、本発明の単一電子素子の製造方法に
よれば、実効面積が小さく、集積回路作製に適した構造
の単一電子素子を単純な工程で生産性良く製造すること
ができる。
According to the method for manufacturing a single electronic device of the present invention, a single electronic device having a small effective area and a structure suitable for manufacturing an integrated circuit can be manufactured in a simple process with high productivity.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の単一電子素子の一実施形態を示す立面
図である。
FIG. 1 is an elevation view showing one embodiment of a single electronic device of the present invention.

【図2】図1に示した単一電子素子の第1製造プロセス
による製造工程を示すもので、(a)〜(f)は側面
図、(a1)は(a)と同じ工程の立面図、(f1)は
(f)と同じ工程の立面図を示す。
2 (a) to 2 (f) are side views, and FIG. 2 (a1) is an elevational view of the same step as in FIG. 1 (a). The figure, (f1), shows an elevation view of the same step as (f).

【図3】図1に示した単一電子素子の第2製造プロセス
による製造工程を示すもので、(a)、(b)は側面
図、(a1)は(a)と同じ工程の立面図、(b1)は
(b)と同じ工程の立面図を示し、(c)は最終的に得
られる単一電子素子を示す立面図である。
3 (a) and 3 (b) are side views, and FIG. 3 (a1) is an elevation view of the same step as in FIG. 1 (a). FIG. 1 (b1) is an elevational view of the same step as (b), and FIG. 1 (c) is an elevational view showing a finally obtained single electronic device.

【図4】本発明の単一電子素子の他の実施形態を示す立
面図である。
FIG. 4 is an elevation view showing another embodiment of the single electronic device of the present invention.

【図5】本発明の単一電子素子の更に他の実施形態を示
し、(a)は断面図、(b)は立面図である。
5A and 5B show still another embodiment of the single electronic device of the present invention, wherein FIG. 5A is a sectional view and FIG. 5B is an elevation view.

【図6】従来の単一電子素子の懸架マスクを用いた製造
プロセスを説明する立面図である。
FIG. 6 is an elevation view illustrating a conventional manufacturing process using a suspended mask for a single electronic device.

【図7】従来の単一電子素子のその他の製造プロセスを
説明する説明図である。
FIG. 7 is an explanatory view illustrating another manufacturing process of a conventional single electronic device.

【符号の説明】[Explanation of symbols]

10 基盤 11 溝(凹部) 21 第一酸化膜 22 トンネル接合(トンネル酸化膜) 24 第二酸化膜 32 島状電極 33 リード電極 33a 第1導電体 33b 第2導電体 Reference Signs List 10 base 11 groove (recess) 21 first oxide film 22 tunnel junction (tunnel oxide film) 24 second dioxide film 32 island electrode 33 lead electrode 33a first conductor 33b second conductor

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/788 29/792 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 29/788 29/792

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 基盤面に形成された凹部内に配置された
島状電極と、基盤面に形成されたリード電極とが、前記
島状電極の側面に形成されたトンネル接合を介して接続
された構造を有することを特徴とする単一電子素子。
1. An island-shaped electrode disposed in a concave portion formed on a substrate surface and a lead electrode formed on the substrate surface are connected via a tunnel junction formed on a side surface of the island-shaped electrode. A single electronic device having a structured structure.
【請求項2】 請求項1記載の単一電子素子において、 前記島状電極が絶縁膜を介して導電体の上に積層された
積層構造を有し、 前記リード電極が絶縁膜を介して上下二重の導電体で構
成された積層構造を有し、 これらの島状電極の積層構造とリード電極の積層構造
が、同一工程で形成されたものであることを特徴とする
単一電子素子。
2. The single electronic device according to claim 1, wherein the island-shaped electrode has a laminated structure laminated on a conductor via an insulating film, and the lead electrode is vertically arranged via an insulating film. A single electronic device having a laminated structure composed of a double conductor, wherein the laminated structure of these island-shaped electrodes and the laminated structure of the lead electrodes are formed in the same process.
【請求項3】 請求項1又は2記載の単一電子素子にお
いて、 前記基盤面に形成された前記凹部が、リード電極と交差
する方向に形成されている溝であることを特徴とする単
一電子素子。
3. The single electronic device according to claim 1, wherein said recess formed in said base surface is a groove formed in a direction intersecting with a lead electrode. Electronic element.
【請求項4】 請求項1〜3いずれかに記載の単一電子
素子において、 ゲート電極を側方に配置した構造を有することを特徴と
する単一電子素子。
4. The single electronic device according to claim 1, wherein the single electronic device has a structure in which a gate electrode is arranged on a side.
【請求項5】 請求項1〜4いずれかに記載の単一電子
素子において、 ゲート電極を絶縁膜を介して島状電極上方に配置した構
造を有することを特徴とする単一電子素子。
5. The single electronic device according to claim 1, wherein said single electronic device has a structure in which a gate electrode is disposed above an island-shaped electrode via an insulating film.
【請求項6】 基盤面に凹部を形成する工程と、 前記基盤面に第1導電膜を形成し、基盤面上の第1導電
膜と前記凹部内の第1導電膜とを分離して形成する工程
と、 前記凹部側壁にトンネル接合を形成する工程と、 前記基盤面に第2導電膜を形成する工程と、 前記第1導電膜と前記第2導電膜とをパターニングし
て、前記凹部内に配置された前記第2導電膜で構成され
る島状電極と前記基盤面に形成された第1導電膜と第2
導電膜で構成されるリード電極とが前記トンネル接合を
介して接続された構造を形成することを特徴とする単一
電子素子の製造方法。
6. A step of forming a concave portion on the substrate surface, forming a first conductive film on the substrate surface, and forming the first conductive film on the substrate surface and the first conductive film in the concave portion separately. Forming a tunnel junction on the side wall of the concave portion; forming a second conductive film on the base surface; and patterning the first conductive film and the second conductive film to form the inside of the concave portion. An island-shaped electrode formed of the second conductive film disposed on the first conductive film and a second conductive film formed on the base surface;
A method for manufacturing a single electronic device, comprising forming a structure in which a lead electrode made of a conductive film is connected via the tunnel junction.
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