JPH11283984A - Semiconductor and manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来より、半導体チップをパッケージに
収納する際には、半導体チップの製造にあたり配線の一
部にパッドを形成しておき、このパッドとパッケージの
リード線とを接続する。半導体チップのパッドと、パッ
ケージのリード線とを接続する方法としては、ワイヤボ
ンディングにより接続する方法、フリップチップボンデ
ィングにより接続する方法等がある。2. Description of the Related Art Conventionally, when a semiconductor chip is housed in a package, a pad is formed on a part of a wiring in manufacturing the semiconductor chip, and the pad is connected to a lead wire of the package. As a method of connecting the pad of the semiconductor chip and the lead wire of the package, there are a method of connecting by wire bonding, a method of connecting by flip chip bonding, and the like.
【０００３】ワイヤボンディング法は、半導体チップの
パッドとパッケージのリード線とをボンディングワイヤ
で接続する方法であり、フリップチップボンディング法
は、半導体チップのパッドにバンプを設け、このバンプ
とパッケージのリード線とを重ね合わせることによりパ
ッドとパッケージのリード線とを接続する方法である。The wire bonding method is a method of connecting a pad of a semiconductor chip to a lead wire of a package with a bonding wire, and the flip chip bonding method is to provide a bump on a pad of the semiconductor chip and to connect the bump to a lead wire of the package. And connecting the pad and the lead wire of the package.
【０００４】[0004]
【発明が解決しようとする課題】半導体チップのパッド
と、パッケージのリード線とを接続するためには、半導
体チップのパッドと、ボンディングワイヤないしバンプ
との接合強度が強いことが要求される。従って、ボンデ
ィングワイヤないしバンプ等の材料と、パッドを形成す
る配線材料とが接合しにくい場合、これら材料双方に接
合しやすい金属を用いて、半導体チップのパッドに金属
層を形成する必要があるが、この金属層を形成するに
は、半導体基板上に金属を堆積し、この堆積した金属を
パッド上にのみ残すようにパターニングしなければなら
ず、製造コストが増加するという問題がある。In order to connect the pads of the semiconductor chip with the lead wires of the package, it is required that the bonding strength between the pads of the semiconductor chip and the bonding wires or bumps be high. Therefore, when it is difficult to bond a material such as a bonding wire or a bump to a wiring material forming a pad, it is necessary to form a metal layer on a pad of a semiconductor chip using a metal which can easily bond to both of these materials. In order to form this metal layer, a metal must be deposited on the semiconductor substrate and patterned so that the deposited metal is left only on the pads, which causes a problem of increasing the manufacturing cost.
【０００５】また、半導体チップ上のパッドは平坦な面
であるため、パッド面積が小さくなると、パッドと、ボ
ンディングワイヤないしバンプとの接合強度が低下し、
半導体装置の小型化が困難であるという問題もある。本
発明は、上記事情に鑑み、ボンディングワイヤやバンプ
等の接合部材が強固に接合され、コストの削減および小
型化が図られた半導体装置およびその製造方法を提供す
ることを目的とする。Further, since the pads on the semiconductor chip are flat surfaces, when the pad area is reduced, the bonding strength between the pads and the bonding wires or bumps is reduced,
Another problem is that it is difficult to reduce the size of the semiconductor device. In view of the above circumstances, an object of the present invention is to provide a semiconductor device in which bonding members such as bonding wires and bumps are firmly bonded, cost reduction and size reduction are achieved, and a method of manufacturing the same.
【０００６】[0006]
【課題を解決するための手段】本発明の半導体装置の第
１の製造方法は、半導体基板上に配線を形成し、該配線
と、パッケージのリード線とを接続する半導体装置の製
造方法において、 （１）半導体基板上に絶縁膜を形成する第１工程 （２）上記絶縁膜に、配線溝と、１本のリード線が接続
される接続部につき複数の、その配線に繋がる開口とを
形成する第２工程 （３）上記配線溝および上記開口の内部が埋まるように
その半導体基板表面に金属膜を成膜する第３工程 （４）上記配線溝および上記複数の開口の内部に、上記
金属膜を形成していた金属を残し、かつその配線溝およ
びその開口の外部に上記絶縁膜が露出するように、上記
半導体基板表面を研磨ないしエッチングすることによ
り、上記配線溝内に配線を形成するとともに、上記複数
の開口内にその配線に繋がる複数の金属柱を形成する第
４工程 （５）上記絶縁膜の、上記金属柱の周囲の部分をエッチ
ングする第５工程 （６）上記第５工程実行後、上記金属柱と、パッケージ
のリード線とを接続する第６工程 を備えたことを特徴とする。According to a first method of manufacturing a semiconductor device of the present invention, there is provided a method of manufacturing a semiconductor device in which a wiring is formed on a semiconductor substrate and the wiring is connected to a lead wire of a package. (1) First step of forming an insulating film on a semiconductor substrate (2) In the insulating film, a wiring groove and a plurality of openings connected to the wiring are formed for a connection portion to which one lead wire is connected. (3) a third step of forming a metal film on the surface of the semiconductor substrate so as to fill the inside of the wiring groove and the opening; and (4) a step of forming the metal film inside the wiring groove and the plurality of openings. The wiring is formed in the wiring groove by polishing or etching the surface of the semiconductor substrate so that the metal forming the film is left and the insulating film is exposed outside the wiring groove and the opening. Together with the above A fourth step of forming a plurality of metal pillars connected to the wiring in the plurality of openings; (5) a fifth step of etching a portion of the insulating film around the metal pillar; (6) after performing the fifth step, A sixth step of connecting the metal pillar and a lead wire of a package is provided.
【０００７】第５工程の実行により、絶縁膜の、金属柱
の周囲の部分がエッチングされると、そのエッチングさ
れた領域内において、配線に繋がる金属柱が突出した状
態となる。つまり、そのエッチングされた領域内に、金
属柱が突出することにより凹凸部が形成される。従っ
て、第６工程で、その凹凸部に、ワイヤボンディングや
バンプ等の接合部材を接合すると、その接合部材は、そ
の凹凸部に突き刺さるようにして、金属柱に接合され
る。このため、従来のように平面のパッドに接合部材を
接続する場合と比較して、接合部材の接合強度の向上が
図られ、小型化が図られた半導体装置が得られる。When the portion around the metal pillar of the insulating film is etched by performing the fifth step, the metal pillar connected to the wiring protrudes in the etched region. That is, in the etched region, the metal pillar protrudes to form an uneven portion. Therefore, when a joining member such as wire bonding or a bump is joined to the uneven portion in the sixth step, the joining member is joined to the metal pillar so as to pierce the uneven portion. For this reason, compared with the case where the bonding member is connected to the flat pad as in the related art, the bonding strength of the bonding member is improved, and the semiconductor device can be downsized.
【０００８】また、従来の半導体装置の製造方法では、
配線材料と接合部材との接合性が悪い場合、半導体基板
上に、配線材料と接合部材との双方に接合性のよい金属
を堆積し、この堆積した金属をパッド上にのみ残すよう
にパターニングして、パッドに金属膜を形成していた
が、本発明では、このような金属膜の形成は不要であ
り、工程数が減り、製造コストの削減が図られる。In the conventional method of manufacturing a semiconductor device,
If the bonding property between the wiring material and the bonding member is poor, a metal having good bonding properties is deposited on both the wiring material and the bonding member on the semiconductor substrate, and patterning is performed so that the deposited metal is left only on the pad. Thus, the metal film is formed on the pad. However, in the present invention, the formation of such a metal film is unnecessary, and the number of steps is reduced, and the manufacturing cost is reduced.
【０００９】ここで、本発明の半導体装置の第１の製造
方法が、上記第１工程実行前に、半導体基板上に下層配
線を形成する第７工程を置き、上記第１工程が、その第
７工程で形成された下層配線を覆う絶縁膜を形成する工
程であり、上記第２工程が、配線溝と、上記下層配線を
露出する複数の開口とを形成する工程であってもよい。Here, a first method of manufacturing a semiconductor device according to the present invention includes a seventh step of forming a lower layer wiring on a semiconductor substrate before executing the first step. This is a step of forming an insulating film covering the lower wiring formed in the seven steps, and the second step may be a step of forming a wiring groove and a plurality of openings exposing the lower wiring.
【００１０】第７工程で下層配線を形成しておき、第４
工程で配線に繋る金属柱を形成することにより、その金
属柱を介して、その金属柱に繋がる配線と下層配線とが
互いに接続される。また、本発明の半導体装置の第１の
製造方法は、上記第５工程実行後、上記第６工程実行前
に、金属柱表面を粗面化する第８工程を置くことが好ま
しい。In the seventh step, a lower wiring is formed,
By forming the metal pillar connected to the wiring in the process, the wiring connected to the metal pillar and the lower wiring are connected to each other via the metal pillar. In the first method of manufacturing a semiconductor device according to the present invention, it is preferable that an eighth step of roughening the surface of the metal pillar is provided after the fifth step and before the sixth step.
【００１１】金属柱表面を粗面化すると、その金属柱表
面と接合部材との接触面積を大きくすることができ、さ
らに接合部材の接合強度の向上が図られる。また、本発
明の半導体装置の第１の製造方法は、上記８工程が、Ｃ
Ｏガス、もしくは、ＣＯガスとハロゲンガスとの混合ガ
スを用いて、金属柱表面をエッチングすることにより、
その金属柱表面を粗面化する工程であることが好まし
い。When the surface of the metal pillar is roughened, the contact area between the surface of the metal pillar and the joining member can be increased, and the joining strength of the joining member can be improved. Further, in the first method of manufacturing a semiconductor device according to the present invention, the above-mentioned eight steps may include:
By etching the metal column surface using O gas or a mixed gas of CO gas and halogen gas,
Preferably, the step of roughening the surface of the metal column is performed.
【００１２】第３工程で形成される金属膜の材料が、Ｃ
Ｏガスと反応して金属カルボニル化合物を生成する金属
を含有する材料であれば、上記第８工程でエッチングを
するときにＣＯガスを用いると、金属柱表面で金属カル
ボニル化合物の生成反応が起きることにより、その金属
柱表面のエッチングが進行する。また、第３工程で形成
される金属膜の材料が、ＣＯガスとハロゲンガスとの混
合ガスと反応して金属カルボニルハロゲン化物を生成す
る金属を含有する材料であれば、上記第８工程でエッチ
ングをするときにＣＯガスとハロゲンガスとの混合ガス
を用いると、金属柱表面で金属カルボニルハロゲン化物
の生成反応が起きることにより、その金属柱表面のエッ
チングが進行する。このように、金属カルボニル化合
物、もしくは、金属カルボニルハロゲン化物の生成反応
を利用して金属柱表面のエッチングを行うと、その金属
柱表面が複雑かつ細溝状に粗面化され、さらに効率よ
く、金属柱と接合部材との接触面積を広げることができ
る。The material of the metal film formed in the third step is C
If a material containing a metal that reacts with O gas to form a metal carbonyl compound is used when the CO gas is used in the etching in the eighth step, a formation reaction of the metal carbonyl compound occurs on the surface of the metal column. As a result, the etching of the surface of the metal pillar proceeds. Further, if the material of the metal film formed in the third step is a material containing a metal that reacts with a mixed gas of a CO gas and a halogen gas to generate a metal carbonyl halide, the etching in the eighth step is performed. When a mixed gas of a CO gas and a halogen gas is used at the time of etching, a reaction of forming a metal carbonyl halide occurs on the surface of the metal column, and the etching of the surface of the metal column proceeds. As described above, when the metal column surface is etched by utilizing the reaction of forming a metal carbonyl compound or a metal carbonyl halide, the surface of the metal column is roughened in a complicated and narrow groove shape, and more efficiently, The contact area between the metal pillar and the joining member can be increased.
【００１３】さらに、本発明の半導体装置の第１の製造
方法において、上記第５工程が、上記第７工程で形成さ
れた下層配線が露出するように、上記絶縁膜の、上記金
属柱の周囲の部分をエッチングする工程であり、上記第
５工程実行後、上記第６工程実行前に、上記金属柱表面
と、その第５工程実行により露出した下層配線表面との
双方の表面を粗面化する第９工程を置くことが好まし
い。Further, in the first method of manufacturing a semiconductor device according to the present invention, the fifth step is preferably such that the lower wiring formed in the seventh step is exposed so as to expose the lower portion of the insulating film around the metal pillar. After the execution of the fifth step and before the execution of the sixth step, both the surface of the metal pillar and the surface of the lower wiring exposed by the execution of the fifth step are roughened. It is preferable to provide a ninth step.
【００１４】金属柱表面に加えて下層配線表面を粗面化
すると、上記第６工程で、接合部材を、粗面化された金
属柱表面および下層配線表面双方の表面に接合させるこ
とができる。つまり、接合部材は、粗面化された金属柱
表面に加えて、粗面化された下層配線表面にも接合する
ため、さらに接合部材の接合強度の向上を図ることがで
きる。When the surface of the lower wiring is roughened in addition to the surface of the metal pillar, the joining member can be bonded to both the surface of the roughened metal pillar and the surface of the lower wiring in the sixth step. That is, since the joining member is joined not only to the roughened metal pillar surface but also to the roughened lower wiring surface, the joining strength of the joining member can be further improved.
【００１５】また、本発明の半導体装置の第２の製造方
法は、半導体基板上に配線を形成し、その配線と、パッ
ケージのリード線とを接続する半導体装置の製造方法に
おいて、 （１）半導体基板上に配線を形成する第１０工程 （２）上記配線が形成された半導体基板を絶縁膜で覆う
第１１工程 （３）上記絶縁膜に、１本のリード線が接続される１つ
の接続部につき複数の、上記配線を露出させる開口を形
成する第１２工程 （４）上記複数の開口内が埋まるようにその半導体基板
表面に金属膜を成膜する第１３工程 （５）上記複数の開口内部に、上記金属膜を形成してい
た金属を残し、かつその開口外部に上記絶縁膜が露出す
るように、上記半導体基板表面を研磨ないしエッチング
することにより、その開口内部に金属柱を形成する第１
４工程 （６）上記絶縁膜の、上記金属柱の周囲の部分をエッチ
ングする第１５工程 （７）上記第１５工程実行後、上記金属柱と、パッケー
ジのリード線とを接続する第１６工程 を備えたことを特徴とする。According to a second method of manufacturing a semiconductor device of the present invention, there is provided a method of manufacturing a semiconductor device in which a wiring is formed on a semiconductor substrate and the wiring is connected to a lead wire of a package. Tenth step of forming a wiring on a substrate (2) Eleventh step of covering a semiconductor substrate on which the wiring is formed with an insulating film (3) One connection part where one lead wire is connected to the insulating film A twelfth step of forming a plurality of openings for exposing the wirings, (4) a thirteenth step of forming a metal film on the surface of the semiconductor substrate so as to fill the plurality of openings, and (5) the inside of the plurality of openings. Then, by polishing or etching the surface of the semiconductor substrate so as to leave the metal forming the metal film and expose the insulating film outside the opening, a metal pillar is formed inside the opening. 1
Fourth step (6) Fifteenth step of etching a portion of the insulating film around the metal pillar (7) After the execution of the fifteenth step, a sixteenth step of connecting the metal pillar to a lead wire of a package It is characterized by having.
【００１６】前述した本発明の第１の半導体装置の製造
方法では、第４工程を実行することにより、金属柱は配
線に繋がるように（つまり、配線と一体に）形成される
が、本発明の第２の半導体装置の製造方法では、第１２
工程で配線が露出するように開口を形成し、第１３工程
で金属膜を成膜した後、第１４工程でその開口内部に金
属柱を形成している。つまり、本発明の第２の半導体装
置の製造方法では、金属柱は配線に繋がるように（配線
と一体に）形成されておらず、金属柱のみが形成されて
いる。このように、金属柱は配線と繋がっていなくても
よい。In the above-described first method for manufacturing a semiconductor device of the present invention, the metal pillar is formed so as to be connected to the wiring (ie, integrally with the wiring) by performing the fourth step. In the second method for manufacturing a semiconductor device,
An opening is formed so that the wiring is exposed in the step, a metal film is formed in the thirteenth step, and a metal column is formed inside the opening in a fourteenth step. That is, in the second method for manufacturing a semiconductor device of the present invention, the metal pillar is not formed so as to be connected to the wiring (integral with the wiring), and only the metal pillar is formed. Thus, the metal pillar does not have to be connected to the wiring.
【００１７】また、本発明の半導体装置の第２の製造方
法が、上記第１５工程実行後、上記第１６工程実行前
に、金属柱表面を粗面化する第１７工程を置くことが好
ましい。金属柱表面を粗面化すると、その金属柱表面と
接合部材との接触面積を大きくすることができ、さらに
接合部材の接合強度の向上が図られる。It is preferable that the second method for manufacturing a semiconductor device of the present invention includes a seventeenth step of roughening the surface of the metal pillar after the fifteenth step and before the sixteenth step. When the surface of the metal column is roughened, the contact area between the surface of the metal column and the joining member can be increased, and the joining strength of the joining member can be improved.
【００１８】また、本発明の半導体装置の第２の製造方
法は、上記１７工程が、ＣＯガス、もしくは、ＣＯガス
とハロゲンガスとの混合ガスを用いて、金属柱表面をエ
ッチングすることにより、その金属柱表面を粗面化する
工程であることが好ましい。第１３工程で形成される金
属膜の材料が、ＣＯガスと反応して金属カルボニル化合
物を生成する金属を含有する材料、もしくは、ＣＯガス
とハロゲンガスとの混合ガスと反応して金属カルボニル
ハロゲン化物を生成する金属を含有する材料であれば、
前述した本発明の半導体装置の第１の製造方法と同様
に、本発明の半導体装置の第２の製造方法においても、
ＣＯガス、もしくはＣＯガスとハロゲンガスとの混合ガ
スを用いることにより、金属柱表面で金属カルボニル化
合物、もしくは、金属カルボニルハロゲン化物の生成反
応が起き、その金属柱表面が複雑かつ細溝状に粗面化さ
れ、さらに効率よく、金属柱と接合部材との接触面積を
広げることができる。Further, in the second method of manufacturing a semiconductor device according to the present invention, the above 17 steps are such that the surface of the metal column is etched using CO gas or a mixed gas of CO gas and halogen gas. Preferably, the step of roughening the surface of the metal column is performed. The material of the metal film formed in the thirteenth step is a metal-containing material that reacts with a CO gas to form a metal carbonyl compound, or a metal carbonyl halide that reacts with a mixed gas of a CO gas and a halogen gas. Any material containing a metal that produces
As in the first method for manufacturing a semiconductor device of the present invention described above, the second method for manufacturing a semiconductor device of the present invention also
By using CO gas or a mixed gas of CO gas and halogen gas, a reaction of forming a metal carbonyl compound or a metal carbonyl halide occurs on the surface of the metal column, and the surface of the metal column is roughened in a complicated and narrow groove shape. The contact area between the metal pillar and the joining member can be increased more efficiently and more efficiently.
【００１９】また、本発明の半導体装置の第２の製造方
法は、上記第１５工程が、上記第１０工程で形成された
配線が露出するように、上記絶縁膜の、金属柱の周囲の
部分をエッチングする工程であり、上記第１７工程が、
上記金属柱表面と、該第１５工程実行により露出した配
線表面との双方の表面を粗面化する工程であることが好
ましい。In a second method of manufacturing a semiconductor device according to the present invention, in the fifteenth step, the portion of the insulating film around the metal pillar is exposed so that the wiring formed in the tenth step is exposed. Is a step of etching, and the seventeenth step is:
It is preferable to roughen both surfaces of the metal pillar surface and the wiring surface exposed by performing the fifteenth step.
【００２０】前述した本発明の半導体装置の第１の製造
方法と同様に、本発明の半導体装置の第２の製造方法に
おいても、金属柱表面に加えて配線表面を粗面化するこ
とにより、さらに接合部材の接合強度の向上を図ること
ができる。また、本発明の第１の半導体装置は、 （１）半導体基板上に形成された配線 （２）上記半導体基板上に形成された、上記配線に繋が
る複数の金属柱 （３）その複数の金属柱とパッケージのリード線とを電
気的に接続する、その複数の金属柱に接合された接合部
材 を備えたことを特徴とする。As in the first method for manufacturing a semiconductor device of the present invention described above, in the second method for manufacturing a semiconductor device of the present invention, the surface of the wiring is roughened in addition to the surfaces of the metal pillars. Further, the joining strength of the joining member can be improved. Further, the first semiconductor device of the present invention includes: (1) a wiring formed on a semiconductor substrate; (2) a plurality of metal pillars formed on the semiconductor substrate and connected to the wiring; and (3) a plurality of metals. It is characterized by comprising a joining member joined to the plurality of metal pillars for electrically connecting the pillar and a lead wire of the package.
【００２１】ここで、本発明の第１の半導体装置が、上
記半導体基板上に、上記配線および上記複数の金属柱の
下層に形成された下層配線を備え、上記複数の金属柱が
その下層配線に接続されたものであり、上記接合部材
が、上記下層配線と上記複数の金属柱との双方に接合し
たものであることが好ましい。Here, a first semiconductor device of the present invention includes a lower wiring formed on a lower surface of the wiring and the plurality of metal pillars on the semiconductor substrate, wherein the plurality of metal pillars are formed on the lower wiring. It is preferable that the joining member is joined to both the lower wiring and the plurality of metal pillars.
【００２２】また、本発明の第２の半導体装置は、 （１）半導体基板上に形成された配線 （２）その配線表面に形成された複数の金属柱 （３）その複数の金属柱とパッケージのリード線とを電
気的に接続する、その複数の金属柱に接合された接合部
材 を備えたことを特徴とする。Further, the second semiconductor device of the present invention comprises: (1) a wiring formed on a semiconductor substrate; (2) a plurality of metal pillars formed on the wiring surface; and (3) a plurality of metal pillars and a package. And a connecting member that is electrically connected to the lead wire and is connected to the plurality of metal columns.
【００２３】ここで、本発明の第２の半導体装置は、上
記接合部材が、上記配線と上記複数の金属柱との双方に
接合したものであることが好ましい。Here, in the second semiconductor device of the present invention, it is preferable that the bonding member is bonded to both the wiring and the plurality of metal columns.
【００２４】[0024]
【本発明の実施の形態】以下、本発明の実施形態につい
て説明する。図１〜図１１は、本発明の半導体装置の製
造方法の一実施形態の各工程を示す断面図である。尚、
本実施形態では図１〜図１１それぞれについて、各図に
示される縦の破線の左側はワイヤがボンディングされる
ボンディング部であり、右側は下層配線と上層配線とを
つなぐビアホールが形成されるビア部である。また、本
実施形態では、半導体素子が形成された半導体ウエハ上
に一層目の第１層間絶縁膜を形成するところから説明
し、半導体素子が形成された半導体ウエハの図は省略す
る。Embodiments of the present invention will be described below. 1 to 11 are cross-sectional views showing respective steps of one embodiment of a method for manufacturing a semiconductor device of the present invention. still,
In this embodiment, for each of FIGS. 1 to 11, the left side of a vertical broken line shown in each figure is a bonding portion to which a wire is bonded, and the right side is a via portion in which a via hole connecting a lower layer wiring and an upper layer wiring is formed. It is. Further, in the present embodiment, description will be made from the point that the first interlayer insulating film of the first layer is formed on the semiconductor wafer on which the semiconductor elements are formed, and the illustration of the semiconductor wafer on which the semiconductor elements are formed is omitted.
【００２５】先ず、半導体素子が形成された半導体ウエ
ハ上に、図１に示すように配線材料が充填される配線溝
１１を有する第１層間絶縁膜１２を形成する。次に、第
１層間絶縁膜１２全面に、Ｃｕからなる金属膜を成膜
し、この金属膜が配線溝１１内部にのみ残るように、そ
の金属膜表面をケミカルメカニカルポリッシュ法（以下
ＣＭＰ法と呼ぶ）により研磨し、図２に示すように１層
目の配線１３を形成する。Ｃｕを材料として配線を形成
する場合、例えば平坦な絶縁膜表面にＣｕからなる金属
膜を成膜し、この金属膜を配線パターンが残るようにエ
ッチングしようとしても、Ｃｕはエッチングされにくい
物質であるため、所望のパターンを有する配線を形成し
にくい。従って、Ｃｕを材料として配線を形成する場
合、一般的には、図１、図２に示すように、配線溝１１
が形成された絶縁膜１２にＣｕからなる金属膜を成膜し
て、この金属膜をＣＭＰ法で研磨することにより配線を
形成する。尚、ここでは、配線材料としてＣｕを用いて
いるが、配線材料はＣｕに限定されるものではない。First, a first interlayer insulating film 12 having a wiring groove 11 filled with a wiring material is formed on a semiconductor wafer on which semiconductor elements are formed as shown in FIG. Next, a metal film made of Cu is formed on the entire surface of the first interlayer insulating film 12, and the surface of the metal film is subjected to chemical mechanical polishing (hereinafter referred to as CMP) so that the metal film remains only inside the wiring groove 11. 2) to form a first-layer wiring 13 as shown in FIG. In the case of forming wiring using Cu as a material, for example, even if a metal film made of Cu is formed on a flat insulating film surface and this metal film is etched so that a wiring pattern remains, Cu is a substance that is difficult to be etched. Therefore, it is difficult to form a wiring having a desired pattern. Therefore, when a wiring is formed using Cu as a material, generally, as shown in FIGS.
A metal film made of Cu is formed on the insulating film 12 on which is formed, and the metal film is polished by a CMP method to form a wiring. Here, although Cu is used as the wiring material, the wiring material is not limited to Cu.
【００２６】１層目の配線１３形成後、図３に示すよう
に、シリコン窒化膜１４、第２層間絶縁膜１５を形成す
る。その後、第２層間絶縁膜１５、シリコン窒化膜１４
を順次エッチングすることにより、図４に示すように、
ビア部に、配線溝１７と、その配線溝１７および配線１
３をつなぐビアホール１８とを形成し、ボンディング部
に、配線溝１７に繋がる複数の開口１６（ここでは、３
つの開口１６を示してある）を形成する。これら開口１
６、配線溝１７、およびビアホール１８は、シリコン窒
化膜１４、第２層間絶縁膜１５を形成した後（図３参
照）、その第２層間絶縁膜１５上にレジスト膜（図示省
略）を形成してその第２層間絶縁膜１５をエッチング
し、そのレジスト膜を剥離した後、シリコン窒化膜１４
を、ウェットエッチングやドライエッチング等でエッチ
ングすることにより形成される。このシリコン窒化膜１
４は、第２層間絶縁膜１５上に形成されたレジスト膜を
剥離する際に、配線１３表面が酸化しないように、この
配線１３表面を保護するものである。開口１６は、配線
溝とビアホールとの双方を兼用するものであり、配線溝
１７は、ビアホール１８の幅よりも広い幅を有する溝で
ある。上記のようにして、第２層間絶縁膜１５、シリコ
ン窒化膜１４をエッチングすることにより、図４に示す
ように、開口１６、配線溝１７、およびビアホール１８
が形成される。After forming the first-layer wiring 13, a silicon nitride film 14 and a second interlayer insulating film 15 are formed as shown in FIG. After that, the second interlayer insulating film 15 and the silicon nitride film 14
Are sequentially etched, as shown in FIG.
In the via portion, the wiring groove 17 and the wiring groove 17 and the wiring 1
3 is formed, and a plurality of openings 16 (here, 3
Openings 16 are shown). These openings 1
6, a wiring groove 17, and a via hole 18 are formed by forming a silicon nitride film 14 and a second interlayer insulating film 15 (see FIG. 3), and then forming a resist film (not shown) on the second interlayer insulating film 15. After etching the second interlayer insulating film 15 and stripping the resist film, the silicon nitride film 14
Is etched by wet etching, dry etching or the like. This silicon nitride film 1
Numeral 4 protects the surface of the wiring 13 so that the surface of the wiring 13 is not oxidized when the resist film formed on the second interlayer insulating film 15 is peeled off. The opening 16 serves as both a wiring groove and a via hole, and the wiring groove 17 is a groove having a width larger than the width of the via hole 18. By etching the second interlayer insulating film 15 and the silicon nitride film 14 as described above, the openings 16, the wiring grooves 17, and the via holes 18 are formed as shown in FIG.
Is formed.
【００２７】その後、図５に示すように、開口１６、配
線溝１７、およびビアホール１８それぞれの底部および
側壁を含む半導体ウエハ表面に、Ｔｉ，ＴｉＮ等からな
るバリアメタル層１９を形成し、その後、配線材料のＣ
ｕをＣＶＤ法等で堆積することにより、Ｃｕからなる金
属膜２０を形成する。次に、この金属膜２０が形成され
た半導体ウエハ表面を、図６に示すように、開口１６、
配線溝１７、およびビアホール１８内部に、金属膜２０
を形成していたＣｕが残り、かつ第２層間絶縁膜１５表
面が露出するまで、ＣＭＰ（ケミカルメカニカルポリッ
シュ）等で研磨する。この研磨により、図６に示すよう
に、Ｃｕからなる２層目の配線２１と、その配線２１に
繋る金属柱２２が形成される。ＣＭＰ研磨した後、配線
２１表面、金属柱２２表面、および第２層間絶縁膜１５
表面を清浄するため、図７に示すように、これら表面を
ウェットプロセス等で若干エッチングする。これによ
り、バリアメタル層１９の先端が突出する。Thereafter, as shown in FIG. 5, a barrier metal layer 19 made of Ti, TiN or the like is formed on the surface of the semiconductor wafer including the bottom and side walls of the opening 16, the wiring groove 17, and the via hole 18, respectively. Wiring material C
The metal film 20 made of Cu is formed by depositing u by a CVD method or the like. Next, as shown in FIG. 6, the surface of the semiconductor wafer on which the metal film 20 is formed is
The metal film 20 is formed inside the wiring groove 17 and the via hole 18.
Is polished by CMP (Chemical Mechanical Polishing) or the like until the Cu forming the layer remains and the surface of the second interlayer insulating film 15 is exposed. By this polishing, as shown in FIG. 6, a second-layer wiring 21 made of Cu and a metal column 22 connected to the wiring 21 are formed. After CMP polishing, the surface of the wiring 21, the surface of the metal pillar 22, and the second interlayer insulating film 15
In order to clean the surfaces, as shown in FIG. 7, these surfaces are slightly etched by a wet process or the like. Thereby, the tip of the barrier metal layer 19 protrudes.
【００２８】次に、図８に示すように、パッシベーショ
ン膜として、ＰＳＧ膜２３およびシリコン窒化膜２４を
順次形成する。その後、図９に示すように、レジスト膜
２５を形成し、シリコン窒化膜２４、ＰＳＧ膜２３、第
２層間絶縁膜１５、およびシリコン窒化膜１４をエッチ
ングして（つまり、開口１６内部を埋めるバリアメタル
層１９および金属柱２２周囲をエッチングして）、ボン
ディング部側の配線１３を露出させる。この配線１３を
露出させるには、先ず、シリコン窒化膜２４を、酸化膜
であるＰＳＧ膜２３に対して選択性よくエッチングし、
次に、ＰＳＧ膜２３、第２層間絶縁膜１５、シリコン窒
化膜１４をエッチングする。このようにエッチングする
ことにより、そのエッチングされた領域内において金属
柱２２が延出した状態となり、ボンディング部に凹凸が
形成される。尚、ここでは、バリアメタル層１９の側面
に、ＰＳＧ膜２３、第２層間絶縁膜１５、およびシリコ
ン窒化膜１４のエッチング残渣２６がわずかに残るよう
に、異方性エッチングを行なっている。このエッチング
残渣２６を残す理由については後述する。Next, as shown in FIG. 8, a PSG film 23 and a silicon nitride film 24 are sequentially formed as a passivation film. Thereafter, as shown in FIG. 9, a resist film 25 is formed, and the silicon nitride film 24, the PSG film 23, the second interlayer insulating film 15, and the silicon nitride film 14 are etched (ie, a barrier filling the inside of the opening 16). By etching around the metal layer 19 and the metal pillar 22), the wiring 13 on the bonding portion side is exposed. In order to expose the wiring 13, first, the silicon nitride film 24 is etched with good selectivity to the PSG film 23 which is an oxide film,
Next, the PSG film 23, the second interlayer insulating film 15, and the silicon nitride film 14 are etched. By performing the etching in this manner, the metal pillar 22 is extended in the etched region, and irregularities are formed in the bonding portion. Here, anisotropic etching is performed so that the PSG film 23, the second interlayer insulating film 15, and the etching residue 26 of the silicon nitride film 14 slightly remain on the side surfaces of the barrier metal layer 19. The reason for leaving the etching residue 26 will be described later.
【００２９】１層目の配線１３を露出させてボンディン
グ部に凹凸を形成した後、図１０に示すように、１層目
の配線１３表面、および金属柱２２表面にエッチング処
理を施しこれら表面を粗面化する。このエッチング処理
は、ウェット処理でも、ドライエッチング処理でもかま
わない。その後、レジスト膜２５を除去し、粗面化が施
された半導体ウェハをチップ単位にスライスし、各チッ
プをパッケージにダイボンディングし、図１１に示すよ
うに、Ａｕのワイヤ２７をボンディングする。このワイ
ヤ２７のボンディングは以下のように行なわれる。After exposing the wiring 13 of the first layer to form irregularities in the bonding portion, as shown in FIG. 10, the surface of the wiring 13 of the first layer and the surface of the metal column 22 are subjected to an etching treatment, and these surfaces are etched. Roughens. This etching process may be a wet process or a dry etching process. Thereafter, the resist film 25 is removed, the roughened semiconductor wafer is sliced into chips, each chip is die-bonded to a package, and Au wires 27 are bonded as shown in FIG. The bonding of the wire 27 is performed as follows.
【００３０】Ａｕワイヤをキャピラリ通して供給し、先
端を溶融させてワイヤの線径の約２倍のＡｕボールを形
成する。次に、キャピラリを降下しボンディング部に超
音波振動を印加しながら、Ａｕボールを塑性変形させて
熱圧着する。１層目の配線１３、および金属柱２２表面
には極薄い自然酸化膜が形成されており、Ａｕボールを
塑性変形させると、スリップライン（すべり帯）が形成
され、このスリップラインによって、１層目の配線１
３、および金属柱２２表面に約２μｍ間隔のミクロなキ
ズがつけられ、これら配線表面に形成された自然酸化膜
が破られる。このように自然酸化膜が破られると、この
スリップラインが、１層目の配線１３、および金属柱２
２表面と接触し、この接触により固体拡散が生じ合金層
が形成され、図１１に示すように、ワイヤ２７がボンデ
ィングされる。An Au wire is supplied through a capillary, and the tip is melted to form an Au ball having a diameter about twice the wire diameter. Next, the Au ball is plastically deformed and thermocompression-bonded while lowering the capillary and applying ultrasonic vibration to the bonding portion. An extremely thin natural oxide film is formed on the surface of the first-layer wiring 13 and the surface of the metal pillar 22. When the Au ball is plastically deformed, a slip line (slip band) is formed. Eye wiring 1
3, and micro scratches are formed on the surface of the metal pillar 22 at intervals of about 2 μm, and the natural oxide film formed on the wiring surface is broken. When the natural oxide film is broken in this way, the slip line becomes the first layer wiring 13 and the metal pillar 2
The contact is made with the two surfaces, and this contact causes solid diffusion to form an alloy layer, and as shown in FIG. 11, the wire 27 is bonded.
【００３１】本実施形態では、図９に示すように、バリ
アメタル層１９の側面にエッチング残渣２６が残ってい
る。このように、エッチング残渣２６を残すと、図１１
に示すようにワイヤ２７をボンディングするときに、バ
リアメタル層１９や金属柱２２に大きな力が加わって
も、このバリアメタル層１９や金属柱２２にひびが入る
というような危険を減らすことができ、半導体装置の歩
留りの向上が図られる。尚、バリアメタル層１９や金属
柱２２にひびが入る危険のないことが明らかであれば、
エッチング残渣２６を残す必要はない。In this embodiment, as shown in FIG. 9, an etching residue 26 remains on the side surface of the barrier metal layer 19. As described above, when the etching residue 26 is left, FIG.
As shown in (2), even when a large force is applied to the barrier metal layer 19 and the metal pillar 22 when bonding the wire 27, it is possible to reduce the risk that the barrier metal layer 19 and the metal pillar 22 are cracked. Thus, the yield of the semiconductor device is improved. If it is clear that there is no danger of cracking the barrier metal layer 19 and the metal pillar 22,
It is not necessary to leave the etching residue 26.
【００３２】また、本実施形態では、図９に示すよう
に、シリコン窒化膜２４、ＰＳＧ膜２３、第２層間絶縁
膜１５、およびシリコン窒化膜１４をエッチングするこ
とにより、そのエッチングされた領域内において、金属
柱２２を延出させている。これによりボンディング部に
凹凸が形成され、ワイヤ２７は、この凹凸に突き刺さる
ようにして接続されている。このため、従来のように平
面のパッドにワイヤを接続する場合と比較して、ワイヤ
の接合強度の向上が図られる。従って、従来では、パッ
ドの面積を小さくすると、ワイヤの接合強度が低下する
ことから、小型化が図られた半導体装置を得ることは困
難であったが、本実施形態ではワイヤの接合強度の向上
が図られており、小型化が図られた半導体装置が容易に
得られる。また、本実施形態では、ワイヤ２７をボンデ
ィングする前に、図１０に示すように、１層目の配線１
３表面、および金属柱２２表面を粗面化している。この
粗面化により、これら配線表面と、ワイヤ２７との接触
面積を大きくすることができ、さらに、ワイヤ２７の接
合強度の向上が図られる。In this embodiment, as shown in FIG. 9, the silicon nitride film 24, the PSG film 23, the second interlayer insulating film 15, and the silicon nitride film 14 are etched to form a region in the etched region. , The metal pillar 22 is extended. As a result, irregularities are formed in the bonding portion, and the wires 27 are connected so as to penetrate the irregularities. Therefore, the bonding strength of the wire is improved as compared with the conventional case where the wire is connected to a flat pad. Therefore, conventionally, when the area of the pad is reduced, the bonding strength of the wire is reduced, so that it is difficult to obtain a miniaturized semiconductor device. However, in this embodiment, the bonding strength of the wire is improved. Therefore, a miniaturized semiconductor device can be easily obtained. Further, in the present embodiment, before bonding the wire 27, as shown in FIG.
The three surfaces and the surface of the metal pillar 22 are roughened. By this roughening, the contact area between these wiring surfaces and the wires 27 can be increased, and the bonding strength of the wires 27 can be improved.
【００３３】本実施形態では、１層目の配線１３、およ
び金属柱２２をなす金属材料はＣｕであり、ワイヤ２７
の材料はＡｕであるため、それぞれの材料は、互いに接
合性の悪い材料である。従来では、ＣｕとＡｕのように
互いに接合性の悪い材料を用いた場合、それぞれの材料
と接合性のよい金属を半導体ウエハ上に堆積し、この堆
積した金属をパッド上にのみ残すようにパターニングし
なければならなかったが、本実施形態では、金属柱２２
の周囲をエッチングするだけでよく、工程数が削減さ
れ、製造コストの削減が図られた半導体装置が得られ
る。In this embodiment, the metal material forming the first-layer wiring 13 and the metal pillar 22 is Cu, and the wire 27
Is a material having poor bonding properties to each other. Conventionally, when materials having poor bonding properties such as Cu and Au are used, a metal having good bonding properties with each material is deposited on a semiconductor wafer, and the deposited metal is patterned so as to remain only on the pads. In this embodiment, the metal pillar 22
It is only necessary to etch the periphery of the semiconductor device, and the number of steps is reduced, and a semiconductor device with reduced manufacturing cost is obtained.
【００３４】また、１層目の配線１３、および金属柱２
２の材料が、ＣＯガスと反応して金属カルボニル化合物
を生成する物質、もしくは、ＣＯガスとハロゲンガスと
の混合ガスと反応して金属カルボニルハロゲン化物を生
成する物質を含有しているのであれば、ＣＯガス、もし
くは、ＣＯガスおよびハロゲンガスを用いて１層目の配
線１３表面、および金属柱２２表面をエッチングするこ
とにより、金属カルボニル化合物もしくは金属カルボニ
ルハロゲン化物生成時に、配線１３表面および金属柱２
２表面が複雑かつ細溝状に粗面化され、ワイヤ２７との
接触面積を広げることができる。The first-layer wiring 13 and the metal pillar 2
If the material 2 contains a substance that reacts with CO gas to form a metal carbonyl compound or a substance that reacts with a mixed gas of CO gas and halogen gas to form a metal carbonyl halide When the metal carbonyl compound or metal carbonyl halide is formed, the surface of the wiring 13 and the metal column are etched by etching the surface of the first layer wiring 13 and the surface of the metal column 22 using CO gas, or a CO gas and a halogen gas. 2
The two surfaces are roughened in a complicated and narrow groove shape, and the contact area with the wire 27 can be increased.
【００３５】尚、本実施形態では、ボンディング部に、
ワイヤ２７を突き刺すための凹凸を形成するにあたり、
図９に示すように、１層目の配線１３が露出するまで金
属柱２２周囲をエッチングしているが、ワイヤ２７が十
分な接合強度をもって突き刺さるのであれば、金属柱２
２周囲のエッチングは、１層目の配線１３が露出するま
で行う必要はない。In this embodiment, the bonding portion includes
In forming the irregularities for piercing the wire 27,
As shown in FIG. 9, the periphery of the metal pillar 22 is etched until the first-layer wiring 13 is exposed. However, if the wire 27 pierces with sufficient bonding strength, the metal pillar 2 is etched.
It is not necessary to perform etching around the second layer until the first-layer wiring 13 is exposed.
【００３６】尚、本実施形態では、ワイヤ２７の接合強
度を上げるために、１層目の配線１３、および金属柱２
２双方の表面を粗面化しているが、十分な接合強度が得
られるのであれば、いずれか一方もしくは双方の表面は
粗面化しなくてもよい。また、本実施形態では、配線２
１に繋がっている複数の金属柱２２にワイヤ２７がボン
ディングされているが、例えば、下層配線上に、上層配
線と繋がっていない複数の金属柱を形成し、その金属柱
にワイヤをボンディングしてもよい。また、本実施形態
では、配線１３上に複数の金属柱が繋がった配線２１が
形成された多層配線構造を有する半導体装置の製造方法
を示したが、本発明の半導体装置の第１，第２の製造方
法は、ワイヤ等の接合部材を介して半導体基板上に形成
された配線とパッケージのリード線とが電気的に接続さ
れる半導体装置であれば、単層の配線構造を有する半導
体装置を製造する際にも当然適用することができる。In this embodiment, in order to increase the bonding strength of the wire 27, the first-layer wiring 13 and the metal pillar 2
(2) Although both surfaces are roughened, either or both surfaces need not be roughened if sufficient bonding strength can be obtained. In this embodiment, the wiring 2
The wires 27 are bonded to the plurality of metal pillars 22 connected to 1, but, for example, a plurality of metal pillars not connected to the upper wiring are formed on the lower wiring, and the wires are bonded to the metal pillars. Is also good. In the present embodiment, the method of manufacturing a semiconductor device having a multilayer wiring structure in which a wiring 21 in which a plurality of metal pillars are connected on a wiring 13 has been described. Is a semiconductor device having a single-layer wiring structure, provided that the wiring formed on the semiconductor substrate and the lead wire of the package are electrically connected via a bonding member such as a wire. Naturally, it can be applied to manufacturing.
【００３７】また、本実施形態では、接合部材としてワ
イヤ２７を用いているが、例えばバンプでもよい。In this embodiment, the wire 27 is used as the joining member, but may be a bump, for example.
【００３８】[0038]
【発明の効果】以上説明したように、本発明によれば、
ボンディングワイヤやバンプ等の接合部材が強固に接合
され、コストの削減および小型化が図られた半導体装置
が得られる。As described above, according to the present invention,
A bonding device such as a bonding wire or a bump is firmly bonded, so that a semiconductor device with reduced cost and reduced size can be obtained.
【図１】配線溝を有する第１層間絶縁膜を形成した様子
を示す図である。FIG. 1 is a diagram showing a state in which a first interlayer insulating film having a wiring groove is formed.
【図２】１層目の配線が形成された様子を示す図であ
る。FIG. 2 is a diagram showing a state in which a first-layer wiring is formed.
【図３】シリコン窒化膜および第２層間絶縁膜を形成し
た様子を示す図である。FIG. 3 is a diagram showing a state in which a silicon nitride film and a second interlayer insulating film are formed.
【図４】複数の開口、配線溝、およびビアホールを形成
した様子を示す図である。FIG. 4 is a diagram showing a state in which a plurality of openings, wiring grooves, and via holes are formed.
【図５】バリアメタル層と金属膜とを形成した様子を示
す図である。FIG. 5 is a diagram showing a state where a barrier metal layer and a metal film are formed.
【図６】開口、配線溝、およびビアホール内部に金属膜
を形成していたＣｕが残り、かつ第２層間絶縁膜表面が
露出するまでＣＭＰ研磨を行なった様子を示す図であ
る。FIG. 6 is a view showing a state in which the CMP which has formed the metal film in the opening, the wiring groove, and the via hole remains and the CMP polishing is performed until the surface of the second interlayer insulating film is exposed;
【図７】図６に示すようにＣＭＰ研磨した後、研磨され
た表面をわずかにエッチングした様子を示す図である。FIG. 7 is a view showing a state in which the polished surface is slightly etched after being polished by CMP as shown in FIG. 6;
【図８】パッシベーション膜として、ＰＳＧ膜およびシ
リコン窒化膜を形成した様子を示す図である。FIG. 8 is a diagram showing a state in which a PSG film and a silicon nitride film are formed as a passivation film.
【図９】ボンディング部側の一層目の配線を露出させた
様子を示す図である。FIG. 9 is a view showing a state where a first-layer wiring on a bonding portion side is exposed;
【図１０】１層目の配線表面、および金属柱表面を粗面
化した様子を示す図である。FIG. 10 is a diagram showing a state in which the surface of a first-layer wiring and the surface of a metal column are roughened.
【図１１】ワイヤが一層目の配線および金属柱に接合さ
れた様子を示す図である。FIG. 11 is a diagram showing a state in which a wire is joined to a first-layer wiring and a metal pillar.
１１ 配線溝 １２ 第１層間絶縁膜 １３ １層目の配線 １４ シリコン窒化膜 １５ 第２層間絶縁膜 １６ 開口 １７ 配線溝 １８ ビアホール １９ バリアメタル層 ２０ 金属膜 ２１ ２層目の配線 ２２ 金属柱 ２３ ＰＳＧ膜 ２４ シリコン窒化膜 ２５ レジスト膜 ２６ エッチング残渣 ２７ ワイヤ REFERENCE SIGNS LIST 11 wiring groove 12 first interlayer insulating film 13 first layer wiring 14 silicon nitride film 15 second interlayer insulating film 16 opening 17 wiring groove 18 via hole 19 barrier metal layer 20 metal film 21 second layer wiring 22 metal column 23 PSG Film 24 silicon nitride film 25 resist film 26 etching residue 27 wire
Claims (13)
と、パッケージのリード線とを接続する半導体装置の製
造方法において、 半導体基板上に絶縁膜を形成する第１工程と、 前記絶縁膜に、配線溝と、１本のリード線が接続される
接続部につき複数の、該配線に繋がる開口とを形成する
第２工程と、 前記配線溝および前記開口の内部が埋まるように該半導
体基板表面に金属膜を成膜する第３工程と、 前記配線溝および前記複数の開口の内部に、前記金属膜
を形成していた金属を残し、かつ該配線溝および該開口
の外部に前記絶縁膜が露出するように、前記半導体基板
表面を研磨ないしエッチングすることにより、前記配線
溝内に配線を形成するとともに、前記複数の開口内に該
配線に繋がる複数の金属柱を形成する第４工程と、 前記絶縁膜の、前記金属柱の周囲の部分をエッチングす
る第５工程と、 前記第５工程実行後、前記金属柱と、パッケージのリー
ド線とを接続する第６工程とを備えたことを特徴とする
半導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising: forming a wiring on a semiconductor substrate and connecting the wiring to a lead wire of a package; a first step of forming an insulating film on the semiconductor substrate; A second step of forming a wiring groove and a plurality of openings connected to the wiring per connection portion to which one lead wire is connected; and the semiconductor substrate so as to fill the wiring groove and the opening. A third step of forming a metal film on a surface; leaving the metal forming the metal film inside the wiring groove and the plurality of openings; and forming the insulating film outside the wiring groove and the opening. Forming a plurality of metal pillars connected to the wiring in the plurality of openings while forming a wiring in the wiring groove by polishing or etching the surface of the semiconductor substrate so as to expose the semiconductor substrate. The insulating film A fifth step of etching a portion around the metal pillar; and a sixth step of connecting the metal pillar and a lead wire of a package after performing the fifth step. Manufacturing method.
下層配線を形成する第７工程を置き、 前記第１工程が、該第７工程で形成された下層配線を覆
う絶縁膜を形成する工程であり、 前記第２工程が、配線溝と、前記下層配線を露出する複
数の開口とを形成する工程であることを特徴とする請求
項１記載の半導体装置の製造方法。2. A seventh step of forming a lower wiring on a semiconductor substrate before performing the first step, wherein the first step forms an insulating film covering the lower wiring formed in the seventh step. 2. The method according to claim 1, wherein the second step is a step of forming a wiring groove and a plurality of openings exposing the lower wiring. 3.
前に、金属柱表面を粗面化する第８工程を置くことを特
徴とする請求項１または２記載の半導体装置の製造方
法。3. The method of manufacturing a semiconductor device according to claim 1, wherein an eighth step of roughening the surface of the metal pillar is performed after the execution of the fifth step and before the execution of the sixth step. .
Ｏガスとハロゲンガスとの混合ガスを用いて、金属柱表
面をエッチングすることにより、該金属柱表面を粗面化
する工程であることを特徴とする請求項３記載の半導体
装置の製造方法。4. The method according to claim 1, wherein the step (8) is performed using CO gas or C gas.
4. The method for manufacturing a semiconductor device according to claim 3, further comprising the step of etching the surface of the metal column using a mixed gas of O gas and halogen gas to roughen the surface of the metal column.
れた下層配線が露出するように、前記絶縁膜の、前記金
属柱の周囲の部分をエッチングする工程であり、 前記第５工程実行後、前記第６工程実行前に、前記金属
柱表面と、該第５工程実行により露出した下層配線表面
との双方の表面を粗面化する第９工程を置くことを特徴
とする請求項２記載の半導体装置の製造方法。5. The fifth step is a step of etching a portion of the insulating film around the metal pillar so that the lower wiring formed in the seventh step is exposed. A ninth step of roughening the surface of both the metal pillar surface and the lower wiring surface exposed by the fifth step after the execution and before the sixth step is performed. 3. The method for manufacturing a semiconductor device according to item 2.
と、パッケージのリード線とを接続する半導体装置の製
造方法において、 半導体基板上に配線を形成する第１０工程と、 前記配線が形成された半導体基板を絶縁膜で覆う第１１
工程と、 前記絶縁膜に、１本のリード線が接続される１つの接続
部につき複数の、前記配線を露出させる開口を形成する
第１２工程と、 前記複数の開口内が埋まるように該半導体基板表面に金
属膜を成膜する第１３工程と、 前記複数の開口内部に、前記金属膜を形成していた金属
を残し、かつ該開口外部に前記絶縁膜が露出するよう
に、前記半導体基板表面を研磨ないしエッチングするこ
とにより、該開口内部に金属柱を形成する第１４工程
と、 前記絶縁膜の、前記金属柱の周囲の部分をエッチングす
る第１５工程と、 前記第１５工程実行後、前記金属柱と、パッケージのリ
ード線とを接続する第１６工程とを備えたことを特徴と
する半導体装置の製造方法。6. A method of manufacturing a semiconductor device in which a wiring is formed on a semiconductor substrate and the wiring is connected to a lead wire of a package, a tenth step of forming a wiring on the semiconductor substrate, wherein the wiring is formed. Eleventh covering the semiconductor substrate with the insulating film
A twelfth step of forming a plurality of openings for exposing the wiring for one connection portion to which one lead wire is connected in the insulating film; and forming the semiconductor so that the plurality of openings are filled. A thirteenth step of forming a metal film on the surface of the substrate; and leaving the metal forming the metal film inside the plurality of openings and exposing the insulating film outside the openings. A fourteenth step of forming a metal pillar inside the opening by polishing or etching the surface, a fifteenth step of etching a portion of the insulating film around the metal pillar, and after the fifteenth step, A method of manufacturing a semiconductor device, comprising: a sixteenth step of connecting the metal pillar and a lead wire of a package.
実行前に、金属柱表面を粗面化する第１７工程を置くこ
とを特徴とする請求項６記載の半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 6, wherein, after the execution of the fifteenth step and before the execution of the sixteenth step, a seventeenth step of roughening the surface of the metal pillar is provided.
ＣＯガスとハロゲンガスとの混合ガスを用いて、金属柱
表面をエッチングすることにより、該金属柱表面を粗面
化する工程であることを特徴とする請求項７記載の半導
体装置の製造方法。8. The method according to claim 7, wherein the 17 steps are:
8. The method for manufacturing a semiconductor device according to claim 7, wherein the step of etching the surface of the metal column using a mixed gas of a CO gas and a halogen gas to roughen the surface of the metal column.
された配線が露出するように、前記絶縁膜の、金属柱の
周囲の部分をエッチングする工程であり、 前記第１７工程が、前記金属柱表面と、該第１５工程実
行により露出した配線表面との双方の表面を粗面化する
工程であることを特徴とする請求項７記載の半導体装置
の製造方法。9. The fifteenth step is a step of etching a portion of the insulating film around a metal column so that the wiring formed in the tenth step is exposed. 8. The method according to claim 7, further comprising the step of roughening both the surface of the metal pillar and the surface of the wiring exposed by performing the fifteenth step.
の金属柱と、 該複数の金属柱とパッケージのリード線とを電気的に接
続する、該複数の金属柱に接合された接合部材とを備え
たことを特徴とする半導体装置。10. A wiring formed on a semiconductor substrate, a plurality of metal pillars formed on the semiconductor substrate and connected to the wiring, and electrically connecting the plurality of metal pillars to lead wires of a package. And a joining member joined to the plurality of metal pillars.
前記複数の金属柱の下層に形成された下層配線を備え、 前記複数の金属柱が該下層配線に接続されたものであ
り、 前記接合部材が、前記下層配線と前記複数の金属柱との
双方に接合したものであることを特徴とする請求項１０
記載の半導体装置。11. The semiconductor device further comprising: a lower layer wiring formed below the wiring and the plurality of metal pillars on the semiconductor substrate, wherein the plurality of metal pillars are connected to the lower wiring. Is bonded to both the lower wiring and the plurality of metal pillars.
13. The semiconductor device according to claim 1.
続する、該複数の金属柱に接合された接合部材とを備え
たことを特徴とする半導体装置。12. A wiring formed on a semiconductor substrate, a plurality of metal pillars formed on a surface of the wiring, and the plurality of metals electrically connecting the plurality of metal pillars to lead wires of a package. A semiconductor device comprising: a joining member joined to a pillar.
の金属柱との双方に接合したものであることを特徴とす
る請求項１２記載の半導体装置。13. The semiconductor device according to claim 12, wherein said joining member is joined to both said wiring and said plurality of metal pillars.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10087181A JPH11283984A (en) | 1998-03-31 | 1998-03-31 | Semiconductor and manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10087181A JPH11283984A (en) | 1998-03-31 | 1998-03-31 | Semiconductor and manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283984A true JPH11283984A (en) | 1999-10-15 |
Family
ID=13907828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10087181A Withdrawn JPH11283984A (en) | 1998-03-31 | 1998-03-31 | Semiconductor and manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283984A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100796206B1 (en) | 2007-02-12 | 2008-01-24 | 주식회사 유니테스트 | Method for manufacturing bump of probe card |
| TWI427753B (en) * | 2010-05-20 | 2014-02-21 | Advanced Semiconductor Eng | Package structure and package process |
| CN114899125A (en) * | 2022-03-30 | 2022-08-12 | 江苏亚电科技有限公司 | Chain silicon wafer removes PSG layer equipment |
-
1998
- 1998-03-31 JP JP10087181A patent/JPH11283984A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100796206B1 (en) | 2007-02-12 | 2008-01-24 | 주식회사 유니테스트 | Method for manufacturing bump of probe card |
| TWI427753B (en) * | 2010-05-20 | 2014-02-21 | Advanced Semiconductor Eng | Package structure and package process |
| CN114899125A (en) * | 2022-03-30 | 2022-08-12 | 江苏亚电科技有限公司 | Chain silicon wafer removes PSG layer equipment |
| CN114899125B (en) * | 2022-03-30 | 2024-04-30 | 江苏亚电科技股份有限公司 | Chain type silicon wafer PSG layer removing equipment |
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