JPH11272544A

JPH11272544A - フェッチデータバッファリング回路

Info

Publication number: JPH11272544A
Application number: JP10077258A
Authority: JP
Inventors: Tadahiro Ushiro; 忠広後呂
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-03-25
Filing date: 1998-03-25
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】小消費電力のワンチップマイコンによりＣＰ
Ｕの１ｃｋ内で低速オンチップメモリをより高確率でア
クセスし高速フェッチ動作を可能とするバッファリング
回路を提供する。【解決手段】オンチップメモリ１０１の入力ポートに
はアドレスバスからの値にメモリバス幅分加算を行うア
ドレス値加算器１０２を通過させた上位２２ビットを入
力する。ＣＡＭ１０６の保持アドレス（バッファメモリ
格納データに対応）と現ＣＰＵフェッチアドレスをアド
レス比較器１０７で比較し、一致の場合、hit 信号をロ
ーとし、アドレス加算器を動作させ、次のフェッチ予測
データをオンチップメモリに対しフェッチ開始し、ライ
トモード動作のバッファブロックへ格納し、ＣＰＵへの
フェッチデータ出力は他のバッファブロックから出力さ
れる。不一致の場合、hit 信号はハイでオンチップメモ
リはＣＰＵのアドレスになり、同メモリの出力データは
バッファアレイへ格納される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フェッチデータバ
ッファリング回路に関し、より詳細には、ＣＰＵとプロ
グラムメモリやデータメモリを同一チップ上で使用す
る、例えば、ワンチップマイコンにおいて、メモリとし
て低速のオンチップメモリを使用する場合の当該メモリ
回路に関する。

【０００２】

【従来の技術】従来、ワンチップマイコンでは、オンチ
ップのメモリ、例えば、マスク ROMや SRAM などのアク
セスは、ノンウェイトで行うことが、一般的であった。
しかし、内部クロックが高速なＣＰＵをワンチップマイ
コンで使用する場合、従来から使われてきたオンチップ
メモリでは、アクセススピードが追従しないため、ノン
ウェイト動作を実現するためには、従来よりも高速動作
可能なオンチップメモリを使用する必要があった。しか
しながら、高速動作可能なメモリをワンチップマイコン
に使用する場合、ワンチップマイコンの用途が、バッテ
リ駆動が前提の機器においては、その電力消費の増大が
につながるという問題点を生じる。

【０００３】この問題点に対し、特開平６−２５９９８
６号公報開示の「半導体装置」では、高速モードにおい
ては、制御電圧の電位を高くしてリードアンプを高速動
作させ、低速モードにおいては、制御電圧の電位を低く
してリードアンプの消費電力を削減するという手法で、
対応している。この手法であれば、低消費電力と、高速
処理の両方を実現しているように見えるが、当然のこと
ながら、低消費電力が実現するのは低速モード時のみで
ある。また、この技術を使用したチップを機器へ組み込
む場合、高速、低速の各モードを切り替える場合を想定
しなければならない。しかも、２つのモード分の回路を
持つことによりチップの回路も増加してしまいチップ自
身の設計も難しくなり、チップ面積も増加する。

【０００４】また、特開平９−６２５６２号公報開示の
「メモリの処理回路」では、低速なメモリを前提にした
発明であり、読み出し時の先頭データの出力をＣＰＵの
読み出し要求とは無関係にその準備をあからじめ完了
し、ＣＰＵの読み出し要求後に順次読み出すデータにつ
いても、読み出し要求後に順次読み出すデータについて
も、読み出し要求の入力前に出力データを決定し、出力
データをラッチ回路へラッチすることにより、メモリの
動作速度には依存せずに入力データを定まった出力デー
タとし、読み出し要求のタイミングでラッチしたデータ
の転送を行うといったものである。しかしながら、一般
的な RISC アーキテクチャのＣＰＵでは、ＣＰＵのクロ
ックサイクル毎にメモリへフェッチ要求が発生し、この
手法では、連続したＣＰＵの読みだし要求に十分に対応
できない。

【０００５】

【発明が解決しようとする課題】上記のように従来、高
速動作可能なオンチップメモリを使用することにより、
オンチップメモリへのノンウェイト動作が可能になる
が、そのチップサイズ、消費電力共に増大してしまう。
高速なオンチップメモリを使う方法以外で、ＣＰＵのメ
モリシステムに対する高速アクセスを実現する方法とし
て、ラッチ回路を設けて予めメモリアクセスをしておき
データをバッファリングしておくことが考えられるが、
メモリアクセスの頻度が該当メモリのメモリサイクルと
同等である場合、この手法の効果はまったく期待できな
い。本発明は、上記した従来技術における問題点に鑑み
てなされたもので、従来技術に比べてより消費電力の小
さいワンチップマイコン化した回路構成とし、ＣＰＵの
１クロック内で低速のオンチップメモリをアクセスする
動作をより高い確率で行うようにして高速なフェッチ動
作を可能とすることを目的としたバッファリング回路を
提供することをその解決課題とする。

【０００６】

【課題を解決するための手段】請求項１の発明は、高速
のＣＰＵのフェッチ要求に応じ低速のオンチップメモリ
へのフェッチに用いるフェッチデータバッファリング回
路において、低速のオンチップメモリのデータバスと同
じバス幅ａの入力専用データバスと、高速のＣＰＵのデ
ータバスと同じバス幅ｂの入出力データバスとを介して
接続されるバッファメモリブロックであり、前記ＣＰＵ
のデータバスのバス幅ｂと同じビット数のデータを保持
し、該ＣＰＵの内部サイクルにてアクセス可能な高速の
ａ／ｂ個のバッファアレイを有し、該バッファアレイの
各々に前記入力専用データバスから入力されるａビット
のデータ列をａ／ｂ分割したデータを格納する構成とし
た該バッファメモリブロックと、該バッファメモリブロ
ックのバッファリング動作制御手段とを備えることを特
徴とし、高速動作可能なオンチップメモリを使用する必
要がなく、アクセススピードよりも低消費電力化と小チ
ップサイズに重点を置いて設計された低速なオンチップ
メモリを使用可能な構成のため、消費電力、チップサイ
ズの低減が実現できるようにしたものである。

【０００７】請求項２の発明は、請求項１の発明におい
て、前記バッファリング動作制御手段は、前記ＣＰＵの
フェッチ要求が、データ領域かインストラクション領域
かにより、前記バッファメモリブロックへのアクセスの
許可、不許可の選択を行うようにしたものである。

【０００８】請求項３の発明は、請求項１又は２の発明
において、前記バッファリング動作制御手段は、バッフ
ァメモリブロックに含まれるバッファアレイ中から選ば
れるデータの読み出し、書き込みを行うバッファアレイ
の選択を、前記ＣＰＵへ供給するクロックの分周信号及
び該ＣＰＵが出力するフェッチアドレスに基づいて行う
ことを特徴とし、バッファメモリブロック、バッファア
レイの選択を１ＣＰＵクロック内に行うため、フェッチ
データのバッファリング操作が短時間で処理可能にな
り、高速なメモリアクセスが実現できるようにしたもの
である。

【０００９】請求項４の発明は、請求項１ないし３のい
ずれか１つの発明において、前記バッファリング動作制
御手段は、前記ＣＰＵからリードフェッチ要求が発生し
たとき、そこに含まれるフェッチアドレス値及び該フェ
ッチアドレス値に前記オンチップメモリのデータバス幅
だけフェッチポイントを移動するのに必要な値を加算
し、得た前記オンチップメモリ上のアドレス値を格納
し、格納したアドレス値のいずれかを前記バッファメモ
リブロックに現在書き込まれているデータのアドレス値
として保持するＣＡＭと、該ＣＡＭが保持するアドレス
値と前記ＣＰＵのフェッチアドレス値の比較を行うアド
レス比較回路を備え、該アドレス比較回路で一致の比較
結果が得られた場合、前記バッファメモリブロックに含
まれるバッファアレイのデータを読み出し、前記ＣＰＵ
のデータバスへ出力することを特徴としたものである。

【００１０】請求項５の発明は、請求項４の発明におい
て、前記バッファメモリブロックと並列に該バッファメ
モリブロックと同一手段からなる他のバッファメモリブ
ロックを備え、前記バッファリング動作制御手段は、前
記アドレス比較回路で一致の比較結果が得られた場合、
さらに、前記ＣＰＵが要求する前記オンチップメモリの
フェッチアドレス値に該オンチップメモリのデータバス
幅だけフェッチポイントを移動するのに必要な値を加算
したアドレス値によりフェッチされた前記オンチップメ
モリのデータを前記他のバッファメモリブロックのバッ
ファアレイへ書き込むことを特徴としたものである。

【００１１】請求項６の発明は、請求項１ないし３のい
ずれか１の発明において、前記バッファリング動作制御
手段は、前記ＣＰＵからリードフェッチ要求が発生した
とき、そこに含まれるフェッチアドレス値及び該フェッ
チアドレス値に前記オンチップメモリのデータバス幅だ
けフェッチポイントを移動するのに必要な値を加算し、
得た前記オンチップメモリ上のアドレス値を格納し、格
納したアドレス値のいずれかを前記バッファメモリブロ
ックに現在書き込まれているデータのアドレス値として
保持するＣＡＭと、該ＣＡＭが保持するアドレス値と前
記ＣＰＵのフェッチアドレス値の比較を行うアドレス比
較回路を備え、該アドレス比較回路で不一致の比較結果
が得られた場合、前記バッファメモリブロックに含まれ
る１つのバッファアレイをスルーモードにし、前記オン
チップメモリをフェッチして出力されたデータを該バッ
ファアレイより前記ＣＰＵのデータバスへ出力すること
を特徴としたものである。

【００１２】請求項７の発明は、請求項６の発明におい
て、前記バッファメモリブロックと並列に該バッファメ
モリブロックと同一手段からなる他のバッファメモリブ
ロックを備え、前記バッファリング動作制御手段は、前
記アドレス比較回路で不一致の比較結果が得られた場
合、さらに、前記ＣＰＵが要求するフェッチアドレス値
によりフェッチされた前記オンチップメモリのデータを
前記他のバッファメモリブロックのバッファアレイへ書
き込むことを特徴としたものである。

【００１３】請求項４〜請求項８の発明によると、ＣＰ
Ｕが要求するフェッチアドレスとＣＡＭの内容とバッフ
ァアレイ中のデータ内容を表わすアドレスの比較、ＣＡ
Ｍへのフェッチアドレス（必要ならば定数加算後）の格
納、バッファアレイまたはオンチップメモリへのアクセ
ス選択及びバッファアレイからのデータ読みだしを１Ｃ
ＰＵクロック内に行うが、この一連の動作を数回繰り返
しているうちに、近い将来フェッチすることが予測され
るオンチップメモリのデータをバッファアレイへの書き
込む動作を完了するため、フェッチデータがバッファ内
に存在する確率が高くなり、高速なメモリアクセスが実
現できる。また、請求項５の発明のアドレス比較回路に
おいて、例えば、通常のキャッシュ回路のアドレス比較
回路でコンパレータを使用するのに対し、例えば、CMOS
構成の回路でアドレス比較を行うようにすると、より低
消費電力化が可能となる。

【００１４】

【発明の実施の形態】本発明によるフェッチデータバッ
ファリング回路の一実施形態を添付図にもとづいて以下
に説明する。ここに、図１は、本実施形態の全体を示す
ブロック図である。図２は、図１中に示すバッファメモ
リブロック１０３，１０４に関する部分をより詳細に示
す回路図である。図３は、図１中に示すバッファメモリ
アドレスデコーダ１０５を詳細に示す回路図である。図
４は、図１中に示すＣＡＭ１０６、及びアドレス比較器
１０７に関する部分をより詳細に示す回路図である。図
５は、図１中に示すバッファメモリブロック１０３中
の、バッファアレイ１０８〜１１１と、図１中１２８ｂ
ｉｔオンチップメモリ１０１のデータバスの接続の詳
細な説明図である。図６は、図２の回路の動作を同回路
図中に示すバッファ１０８の入出力信号を例として説明
したタイミングチャートである。図７は、図６のタイミ
ングチャートで示される動作中の図４の回路の信号の様
子を説明したタイミングチャートである。まず、オンチ
ップメモリとバッファメモリブロックとの間のデータバ
スインターフェイスについて説明すると、図５に示すよ
うに、オンチップメモリ１０１は、そのアドレシングに
おいて、４つずつインクリメントされて３２×４ビット
のデータを持つ構成になっている。そのデータビットを
４分割したものを４つのバッファアレイ（１−１）１０
８からバッファアレイ（１−４）１１１のデータ入力ポ
ート data in にそれぞれ３２ビットずつ入力してい
る。また、各々のバッファアレイ（１−１〜４）は、C/
S、through、r/w の３つの入力により制御されており、
内部バッファに格納されたデータを data out から読み
だすリードモード、data in からの入力データの内部バ
ッファへ書き込むライトモード、data in からの入力デ
ータをそのまま data out から出力するスルーモードの
３つの動作モードに切り替えられる。

【００１５】更に詳細に説明すると、図２において、バ
ッファメモリブロック（１，２）１０３，１０４には、
それぞれ４つずつのバッファアレイ（１−１〜４）１０
８〜１１１，バッファアレイ（２−１〜４）１１２〜１
１５を内蔵するが、個々のバッファアレイには、C/S、t
hrough、r/w の制御信号が入力され、各々の入力信号
と、バッファアレイの動作の関係は次のようになる。r/
w がハイレベルのとき、C/S、through の入力値に関わ
りなく、バッファアレイは、data in から入力されるデ
ータをバッファに書き込むライトモードとなる。r/w が
ローレベルのとき、through がローレベルで、なおかつ
C/S がハイレベルつまりチップセレクトされている状
態ならば、 data out からバッファ内容を出力するリー
ドモードとなる。r/w がローレベルのとき、through が
ハイレベルならば、 C/S の入力値にかかわりなく data
in から入力されたデータを data out から出力するス
ルーモードとなる。

【００１６】更に、図２において、バッファメモリブロ
ック（１）１０３，バッファメモリブロック（２）１０
４中のバッファアレイ（１−１〜４）１０８〜１１１，
バッファアレイ（２−１〜４）１１２〜１１５の C/S
入力に対して、Chip Select control ０〜３が入力され
ているが、この信号によりライトモード、リードモード
時のバッファアレイの選択を行う。また、この control
０〜３信号は、図１のバッファメモリアドレスデコー
ダ１０５により生成されるが、具体的には、図３に示す
ように、入力の一部がインバータ化された３入力ＡＮ
Ｄ３０１〜３０４により、アドレスバスの下位２ビッ
ト、すなわち、Address ０、Address １をデコードした
値である。また、複数のオンチップメモリを使用する場
合、対応するバッファメモリを追加すると共にデコード
の回路を追加する。つまり、Address ２３の入力は、本
デコード回路のイネーブル信号に相当し、Address ２３
＝１の場合、デコード可能になる。一方追加するデコー
ド回路では Address ２３＝０でデコード可能にすれ
ば、２つのアドレスデコーダが切り替え可能になり、２
つのメモリデバイスで２つの独立したアドレス空間のバ
ッファリングシステムが構築可能になる。

【００１７】図２の回路全体の動作について説明する
と、まず、bufclk 信号（以下、信号の表記省略）によ
り２つのバッファメモリブロック１０３，１０４のどち
らをライトモード、リードモードにするかを決定してい
る。これら２つのモードは、２つのバッファメモリブロ
ック１０３，１０４に対してトグルに変化する。ただ
し、hit 信号がハイレベルの場合、リードモードのメモ
リブロックは、強制的にスルーモードになる。リードモ
ード時では、図３の入力の一部がインバータ化された３
入力ＡＮＤ３０１〜３０４により、Select control ０
〜３のうちどれか１つだけハイレベルになり、バッファ
メモリブロック中１つのバッファアレイを選択し、選択
されたバッファアレイの data out 出力信号が data bu
s の信号になる。スルーモードでは、リードモード時と
同じく、control ０〜３で選択される１つのバッファア
レイの data in に入力されるオンチップメモリ１０１
のデータ出力をそのまま data out から出力し、そのデ
ータが、data bus の信号になる。ライトモードのメモ
リブロックは、Chip Select control ０〜３を無視し、
１２８bit オンチップメモリ１０１に接続されたデータ
バスのデータを各バッファアレイのバッファへ書き込
む。

【００１８】図１、さらに図２において、１２８bit オ
ンチップメモリ１０１のアドレスポートでは、０〜２３
ビット、合計２４ビットのアドレスバスの上位２２ビッ
トのみ入力し、上記１２８bit オンチップメモリ１０１
のアドレッシングの仕様に適応させるが、そのとき、ア
ドレスバスからのアドレス値への加算を行う同図中のア
ドレス値加算器１０２を通過させる。一方、ＣＡＭ１０
６に内蔵されている値と現在のアドレス値とをアドレス
比較器１０７（詳細は後述）で比較し、一致の結果を得
た場合、hit 信号がアドレス比較器からローレベルで出
力され、上記アドレス値加算器１０２の BEN 入力に入
力され、それにより、１２８bit オンチップメモリ１０
１のアドレッシング値を４だけプラスされる。こうし
て、上記１２８bit オンチップメモリ１０１からは、次
のメモリアクセス時にフェッチされることが予測される
データを予めフェッチ開始し、これを上記、図２の回路
でライトモードのバッファメモリブロックの各バッファ
へ格納する。このとき、ＣＰＵのデータフェッチに対す
るデータ出力は、一致アドレスに相当するデータを格納
したバッファメモリブロックから出力される。また、ア
ドレス比較器１０７の比較結果が、一致していない場
合、hit 信号はハイレベルとなり、１２８bit オンチッ
プメモリ１０１のアドレッシング値は、現在ＣＰＵが出
力している値と同じになり、同メモリの出力データは、
メモリバッファブロック中の各バッファアレイへ格納さ
れる。

【００１９】上記バッファリングについて、図１におけ
るＣＡＭ及びアドレス比較器に関する部分を示す図４に
もとづき、更に詳細に説明する。図４において、２つの
ＣＡＭ４２７，４５８は、バッファメモリブロックのデ
ータの状態を表わすアドレス値を保持し、出力するもの
で、ＣＰＵのプログラムカウンターと同期する clk 信
号を、３分周 binary-counter ４６６で３分周した buf
clk 信号のレベルによりかかるアドレス値の保持，出力
動作を行うためのリード、ライトモードが切り替えられ
る。これにより、各ＣＡＭ４２７，４５８がデータライ
ト時のライトデータを現在ＣＰＵがデータフェッチする
ために出力しているアドレス、Address ２〜２３か、Ｃ
ＰＵが次のサイクルにデータフェッチするために使用す
ると予測される４だけプラスしたアドレス、４＋Addres
s ２〜２３かを切り替えている。ただし、比較結果が不
一致の場合では、ライトデータは強制的に、現在ＣＰＵ
がデータフェッチするために出力しているアドレス、Ad
dress ２〜２３に決められてしまう。

【００２０】具体的には、３分周 binary-counter ４６
６の出力信号 bufclk と、その信号を図中４６５で示さ
れるデータ遅延のためシリーズ接続された複数のバッフ
ァにより遅延させた信号を論理反転させた信号の OR を
バッファにより実現されたＣＡＭ４５８の R/W 切り替
えポートへ入力する。このポートへの入力レベルは、上
記 bufclk が最初ローレベルであるとき、ローレベルだ
が、上記シリーズ接続された複数のバッファ４６５で遅
延されてその出力がローレベルになるとき、ハイレベル
になる。つまり、このＣＡＭ４５８は、R/W 切り替えポ
ートのレベルがローでリード、ハイでライトなので、上
記シリーズ接続された複数のバッファ４６５の遅延時間
だけリード、そのあとライトに切り替わることになる。
bufclk がハイレベルになるとき、シリーズ接続された
複数のバッファ４６５の遅延時間に関わりなく、ＣＡＭ
４２７は、３分周 binary-counter ４６６の出力信号 b
ufclk を論理反転させた信号と、その信号をシリーズ接
続された複数のバッファ４６５により遅延させた信号の
OR 信号を R/W 切り替えポートへ入力することによ
り、ＣＡＭ４５８と、bufclk のレベルにおいて、逆の
モードに切り替わる。つまり、一方が、上記のリードモ
ードからライトモードに切り替わるモードの場合、もう
一方はライトモードからリードモードに切り替わるとい
うことである。

【００２１】また、bufclk と、上記シリーズ接続され
た複数のバッファ４６５により遅延させた信号の NOR
を、バッファ４６０のゲートへ、bufclk をバッファ４
５６のゲートへ入力することにより、シリーズ接続され
た複数のバッファ４６５の遅延時間だけリード、そのあ
とライトに切り替わる場合では、ライトモードになった
ときにＣＡＭ４５８へ入力されるデータは、現在、ＣＰ
Ｕが出力しているアドレス値 Address ２〜２３にな
る。また、最初からライトモードの場合、つまり、bufc
lk がハイレベルになるときでは、ＣＰＵが次のサイク
ルにデータフェッチするために使用すると予測される４
だけプラスしたアドレス４＋ Address ２〜２３がデー
タとして、ＣＡＭ４５８に入力される。ただし、hit 信
号がハイレベルつまり後述されるロジックで実現される
比較結果が不一致の場合、ＣＡＭに入力されるデータ
は、ＡＮＤ４７１と、ＯＲ４７２により、現在ＣＰＵ
データフェッチするために出力しているアドレス、Addr
ess ２〜２３に固定される。また、ＣＡＭ４２７のライ
トモード時のデータは、バッファ４２６，４３０のゲー
ト入力を生成しているロジックにより、その各モード毎
の入力データの選択において同等な選択がされる。

【００２２】更に、２２個のＥＸＮＯＲ４３２〜４５
４により、ＣＡＭ４５８がリードサイクル時のデータ出
力と現在、ＣＰＵが出力しているアドレス値 Address
２〜２３との比較を行い、一致している場合、ＡＮＤ
４３１出力がハイレベルになり、ＥＸＯＲ４６７の出
力が立ち上がるときに、ラッチ機能付きＮＯＲ４０１
の出力はローレベルになる。またこのとき、リードサイ
クル中のため、インバータ４６１の出力はハイレベルに
なり、上記のような動作が可能になる。ライトサイクル
中では、このインバータ４６１の出力はローレベルで、
比較結果は、常に不一致となる。また、ＡＮＤ４０２
についても bufclk のレベルが逆の場合において同等な
動作をする。

【００２３】ＥＸＯＲ４６７の出力変化を更に詳細に
説明すると、その入力は、bufclk を、シリーズ接続さ
れた複数のバッファ４６５により遅延させた信号と、そ
の信号をインバータ４６４で論理反転させたものであ
る。これにより、ＥＸＯＲ４６７の出力は、bufclk を
シリーズ接続された複数のバッファ４６５により遅延さ
せた信号のレベル変化がある毎にその２入力の NOR 信
号を出力することになる。これにより、ＣＡＭ４２７，
４５８がリードモード時に、現在、ＣＰＵが出力してい
るアドレス値との比較結果をライトモードに変化した後
も維持することができる。また、前述の hit 信号は、
ＣＰＵのメモリアクセス時の wait 付加の制御に用い
る。同信号がハイレベルの場合、ＣＰＵは遅いメモリを
アクセスする場合のwait を付加したメモリサイクルで
メモリアクセスを行い、同信号がローレベルの場合、Ｃ
ＰＵはメモリアクセス時の wait を付加しない。

【００２４】更に、図２，図４の回路の動作を図６（図
２のバッファメモリブロックのバッファ１０８の入出力
信号），図７（図６の動作に応じた図４の回路の信号状
態）のタイミングチャートで説明する。まず、図４の回
路でＣＡＭ４５８の R/W がローレベルになり、リード
モードになる（図７（ｃ））。この時、ＣＡＭ４２７
は、 R/W がハイレベルになり、ライトモードになる(図
７（ｂ））。ＣＡＭ４５８から読み出されるデータとア
ドレス比較器１０７のＥＸＮＯＲ４３２〜４５４に直
接入力されるアドレスビット Address ２〜２３が比較
され、結果が不一致の場合、hit 信号がハイレベルにな
る（図７（ｉ），図６（ｃ））。また、この時の前提条
件として、bufclk 信号はローレベル、Chip Select con
trol ０信号をハイレベルとする（図６（ｂ））と、図
２の回路のバッファ１０８は、スルーモードになるため
（図６（ｆ））、data out ，data in 信号は、現在の
ＣＰＵのフェッチアドレスを Address １とすると、低
速なオンチップメモリの Address １に格納されている
データの信号になり、バッファ１０８をスルーしてＣＰ
Ｕのデータバスへ出力される（図６（ｄ），図６
（ｅ））。また、バッファ１１２〜１１５は、この間ラ
イトモードとなる。

【００２５】次に、図４のＣＡＭ４５８は、R/W 入力が
ハイレベルになり、ライトモードになるがラッチ付き
ＮＯＲ４０１のラッチ信号が立ち上がる（図７
（ｈ））ため、hit 信号状態はハイレベルが維持される
（図７（ｉ））。また、ＣＰＵのフェッチサイクルは w
ait が付加され、アドレス出力期間が延長されるため、
結果として Chip Select control ０信号の出力期間も
延長される。

【００２６】図２において、Chip Select control ０で
セレクトされているスルーモードのバッファ１０８と、
ライトモードのバッファ１１２には、前述の低速なオン
チップメモリの Address １に格納されているデータが
各々の data in から入力されライトする（図６「Addre
ss １'s data」）。そして、スルーモードのバッファ１
０８では、data in から入力されているデータを data
out から出力し（図６（ｄ），図６（ｅ））、それがＣ
ＰＵのデータバスのデータになる。また、図４におい
て、ＣＡＭ４２７，４５８における R/W 信号がいずれ
もハイレベル(図７（ｂ），図７（ｃ））のためライト
モード中の各バッファへ、ＯＲゲート４７０，４７２
のハイレベル信号出力（図７（ｅ），図７（ｇ））によ
り選択されるバッファ４３０，４６０から出力される現
在ＣＰＵから出力されているアドレスがデータとして書
き込まれる。

【００２７】次に、bufclk 信号がハイレベルになり
（図７（ａ））、ＣＡＭ４２７が、リードサイクルにな
り（図７（ｂ））そのバッファに格納された内容とＥ
ＸＮＯＲ４０３〜４２５に直接入力されるアドレスビ
ット Address ２〜２３が比較されるが、ＣＡＭ４２７
のバッファに格納されている内容は、上記バッファ４３
０から出力されたそのときＣＰＵから出力されていたア
ドレスを格納したものであり、これらが一致すると hit
信号がローレベルになり（図７（ｉ））、R/W 入力が
ハイレベルになり、ライトモードになったあとも、ラッ
チ付きＮＯＲ４０１のラッチ信号が立ち上がる（図７
（ｈ））ため、hit 信号状態はローレベルが維持され
る。

【００２８】ＣＡＭ４２７の R/W 信号がハイレベルに
なり、ＣＡＭ４２７がライトモードになるとき（図７
（ｂ））、そのバッファに書き込まれるデータは、ＯＲ
４７０により選択される（図７（ｅ））バッファ４３
０の出力、つまり現在ＣＰＵから出力されているアドレ
スになる。このとき、ライトモードのＣＡＭ４５８（図
７（ｃ））のバッファへＡＮＤ４７１により、選択さ
れる（図７（ｆ））バッファ４５６から出力される現在
ＣＰＵから出力されているアドレスに４加算した値がデ
ータとして書き込まれる。

【００２９】この時、図２のバッファ１０８はライトモ
ードになっており（図６（ｆ））、アドレス値加算機１
０２の BEN 入力はローレベル（図６（ｃ））のため、
低速なオンチップメモリへのアドレス入力は４加算され
たものになる。そのため、バッファ１０８へ、低速なオ
ンチップメモリの現在のＣＰＵが出力しているアドレス
に４加算したアドレスに格納されたデータが書き込まれ
る（図６（ｅ）の「Address １＋４'s data」）。この
時、バッファ１１２は、リードモードになるため、data
out 信号から、このバッファに先のライトモードで格
納されたAddress１＋のデータが出力され、それがＣＰ
Ｕのデータバスのデータになる。

【００３０】再び、bufclk 信号がローレベルになり
（図７（ａ））、図４の回路でＣＡＭ４５８の R/W が
ローレベルになり、リードモード（図７（ｃ））、ＣＡ
Ｍ４２７は、R/W がハイレベルになり（図７（ｂ））、
ライトモードなる。図２のバッファ１０８は、リードモ
ード（図６（ｆ））、バッファ１１２はライトモードに
なる。図４のＣＡＭ４５８から読み出されるデータは、
前述のライト時にＣＰＵから出力されていたアドレスに
４加算した値であり（図７（ｆ））、これとＥＸＮＯ
Ｒ４３２〜４５４に直接入力される現在のアドレスビ
ット Address ２〜２３が比較され一致が確認される場
合、hit 信号がローレベルになる（図７（ｉ））。その
後、ＣＡＭ４５８の R/W 入力がハイレベルになり、ラ
イトモードになったあとも、ラッチ付きＮＯＲ４０１
のラッチ信号が立ち上がる（図７（ｈ））ため、hit 信
号状態はローレベルが維持される（図７（ｉ））。

【００３１】ＣＡＭ４５８の R/W 信号がハイレベルに
なりＣＡＭ４５８がライトモードになるとき、そのバッ
ファに書き込まれるデータは、ＯＲ４７２により選択
されるバッファ４６０の出力（図７（ｇ））、つまり現
在ＣＰＵから出力されているアドレスになる。このと
き、ライトモードのＣＡＭ４２７のバッファへ、ＡＮＤ
４６９により選択される（図７（ｄ））バッファ４２６
から出力される現在ＣＰＵから出力されているアドレス
に４加算した値がデータとして書き込まれる。

【００３２】この時、図２のバッファ１１２はライトモ
ードになっており、アドレス値加算機１０２の BEN 入
力はローレベル（図６（ｃ））のため、低速なオンチッ
プメモリへのアドレス入力は４加算されたものになる。
そのため、バッファ１１２へ、低速なオンチップメモリ
の現在のＣＰＵが出力しているアドレスに４加算したア
ドレスに格納されたデータが書き込まれる。この時、バ
ッファ１０８は、リードモードになるため、data out
信号からこのバッファに格納されている先のライトモー
ドで格納された Address １＋４のデータが出力され、
それがＣＰＵのデータバスのデータになる。

【００３３】

【発明の効果】請求項１の発明に対応する効果：ワンチ
ップマイコンで、高速のバッファアレイを有するバッフ
ァメモリブロックにより低速なオンチップメモリをバッ
ファリングしてアクセス動作を行うことにより、従来の
比の種のワンチップマイコンに比べて消費電力、チップ
サイズの低減化を実現できる。

【００３４】請求項２，３の発明に対応する効果：請求
項１の発明に対応する効果に加えて、１ＣＰＵクロック
内に行われるバッファメモリブロックとバッファアレイ
の選択により、高速なメモリアクセスを実現できる。

【００３５】請求項４ないし７の発明に対応する効果：
請求項１ないし３に対応する効果に加えて、フェッチア
ドレスとＣＡＭの内容の比較、ＣＡＭへのフェッチアド
レス（必要ならば、定数加算後）の格納、バッファアレ
イまたはオンチップメモリへのアクセス選択及びバッフ
ァアレイからのデータ読み出しを１ＣＰＵクロック内に
行い、この一連の動作を数回繰り返しているうちに、近
い将来フェッチすることが予測されるオンチップメモリ
のデータをバッファアレイへ書き込む動作を完了するた
め、フェッチデータがバッファ内に存在する確率が高く
なり、高速なメモリアクセスが実現できる。また、ＣＰ
Ｕが要求するフェッチアドレスとＣＡＭが格納するアド
レスデータの比較を CMOS 構成の回路で行うことによ
り、低消費電力化が実現できる。

【図面の簡単な説明】

【図１】本発明によるフェッチデータバッファリング回
路の実施形態の全体を示すブロック図である。

【図２】図１におけるバッファブロックおよびデータバ
ス選択のためのブロックの要部をより詳細に示す回路図
である。

【図３】アドレスバスの内容からバッファアレイ選択信
号を生成するためのデコーダ（バッファメモリアドレス
デコーダ）を示す回路図である。

【図４】図１におけるＣＡＭ及びアドレス比較器に関す
る部分を示し、ＣＡＭ内容と現在のアドレスバスの値を
比較するための回路図である。

【図５】図１におけるオンチップメモリと、バッファメ
モリブロックとの間のデータバスインターフェイス回路
を示す図である。

【図６】図２の回路図の動作を説明するもので、バッフ
ァの入出力信号に関するタイミングチャートである。

【図７】図４の回路図の動作を説明するもので、図６の
動作に応じた回路の信号状態を示すタイミングチャート
である。

【符号の説明】

１０１…１２８bit オンチップメモリ、１０２…アドレ
ス値加算器、１０３…バッファメモリブロック１、１０
４…バッファメモリブロック２、１０５…バッファメモ
リアドレスデコーダ、１０６…ＣＡＭ、１０７…アドレ
ス比較器、１０８〜１１１…バッファアレイ１−１〜
４、１１２〜１１５…バッファアレイ２−１〜４、３０
１〜３０４，４０２，４３１，４５５，４６９，４７１
…ＡＮＤ、４０１…ラッチ機能付きＮＯＲ、４０３〜４
２５，４３２〜４５４…ＥＸＮＯＲ、４２６，４３０，
４５６，４６０…ゲート端子つきバッファ、４２７，４
５８…ＣＡＭ（リードライト切り替え可能バッファ）、
４２８，４５９，４７０，４７２…ＯＲ、４２９，４５
７，４６１，４６３，４６４…インバータ、４６２…Ｎ
ＯＲ、４６５…遅延バッファ、４６６…３分周 binary-
counter、４６７…ＥＸＯＲ。

Claims

【特許請求の範囲】

【請求項１】高速のＣＰＵのフェッチ要求に応じ低速
のオンチップメモリへのフェッチに用いるフェッチデー
タバッファリング回路において、低速のオンチップメモ
リのデータバスと同じバス幅ａの入力専用データバス
と、高速のＣＰＵのデータバスと同じバス幅ｂの入出力
データバスとを介して接続されるバッファメモリブロッ
クであり、前記ＣＰＵのデータバスのバス幅ｂと同じビ
ット数のデータを保持し、該ＣＰＵの内部サイクルにて
アクセス可能な高速のａ／ｂ個のバッファアレイを有
し、該バッファアレイの各々に前記入力専用データバス
から入力されるａビットのデータ列をａ／ｂ分割したデ
ータを格納する構成とした該バッファメモリブロック
と、該バッファメモリブロックのバッファリング動作制
御手段とを備えることを特徴とするフェッチデータバッ
ファリング回路。
【請求項２】前記バッファリング動作制御手段は、前
記ＣＰＵのフェッチ要求が、データ領域かインストラク
ション領域かにより、前記バッファメモリブロックへの
アクセスの許可、不許可の選択を行うことを特徴とする
請求項１記載のフェッチデータバッファリング回路。
【請求項３】前記バッファリング動作制御手段は、バ
ッファメモリブロックに含まれるバッファアレイ中から
選ばれるデータの読み出し、書き込みを行うバッファア
レイの選択を、前記ＣＰＵへ供給するクロックの分周信
号及び該ＣＰＵが出力するフェッチアドレスに基づいて
行うことを特徴とする請求項１又は２記載のフェッチデ
ータバッファリング回路。
【請求項４】前記バッファリング動作制御手段は、前
記ＣＰＵからリードフェッチ要求が発生したとき、そこ
に含まれるフェッチアドレス値及び該フェッチアドレス
値に前記オンチップメモリのデータバス幅だけフェッチ
ポイントを移動するのに必要な値を加算し、得た前記オ
ンチップメモリ上のアドレス値を格納し、格納したアド
レス値のいずれかを前記バッファメモリブロックに現在
書き込まれているデータのアドレス値として保持するＣ
ＡＭと、該ＣＡＭが保持するアドレス値と前記ＣＰＵの
フェッチアドレス値の比較を行うアドレス比較回路を備
え、該アドレス比較回路で一致の比較結果が得られた場
合、前記バッファメモリブロックに含まれるバッファア
レイのデータを読み出し、前記ＣＰＵのデータバスへ出
力することを特徴とする請求項１ないし３のいずれか１
記載のフェッチデータバッファリング回路。
【請求項５】前記バッファメモリブロックと並列に該
バッファメモリブロックと同一手段からなる他のバッフ
ァメモリブロックを備え、前記バッファリング動作制御
手段は、前記アドレス比較回路で一致の比較結果が得ら
れた場合、さらに、前記ＣＰＵが要求する前記オンチッ
プメモリのフェッチアドレス値に該オンチップメモリの
データバス幅だけフェッチポイントを移動するのに必要
な値を加算したアドレス値によりフェッチされた前記オ
ンチップメモリのデータを前記他のバッファメモリブロ
ックのバッファアレイへ書き込むことを特徴とする請求
項４記載のフェッチデータバッファリング回路。
【請求項６】前記バッファリング動作制御手段は、前
記ＣＰＵからリードフェッチ要求が発生したとき、そこ
に含まれるフェッチアドレス値及び該フェッチアドレス
値に前記オンチップメモリのデータバス幅だけフェッチ
ポイントを移動するのに必要な値を加算し、得た前記オ
ンチップメモリ上のアドレス値を格納し、格納したアド
レス値のいずれかを前記バッファメモリブロックに現在
書き込まれているデータのアドレス値として保持するＣ
ＡＭと、該ＣＡＭが保持するアドレス値と前記ＣＰＵの
フェッチアドレス値の比較を行うアドレス比較回路を備
え、該アドレス比較回路で不一致の比較結果が得られた
場合、前記バッファメモリブロックに含まれる１つのバ
ッファアレイをスルーモードにし、前記オンチップメモ
リをフェッチして出力されたデータを該バッファアレイ
より前記ＣＰＵのデータバスへ出力することを特徴とす
る請求項１ないし３のいずれか１記載のフェッチデータ
バッファリング回路。
【請求項７】前記バッファメモリブロックと並列に該
バッファメモリブロックと同一手段からなる他のバッフ
ァメモリブロックを備え、前記バッファリング動作制御
手段は、前記アドレス比較回路で不一致の比較結果が得
られた場合、さらに、前記ＣＰＵが要求するフェッチア
ドレス値によりフェッチされた前記オンチップメモリの
データを前記他のバッファメモリブロックのバッファア
レイへ書き込むことを特徴とする請求項６記載のフェッ
チデータバッファリング回路。