JPH1127132A - Impedance matching circuit and semiconductor memory - Google Patents

Impedance matching circuit and semiconductor memory

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JPH1127132A
JPH1127132A JP9176075A JP17607597A JPH1127132A JP H1127132 A JPH1127132 A JP H1127132A JP 9176075 A JP9176075 A JP 9176075A JP 17607597 A JP17607597 A JP 17607597A JP H1127132 A JPH1127132 A JP H1127132A
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JP
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output
circuit
impedance
output buffer
reference voltage
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JP9176075A
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Japanese (ja)
Inventor
Yoshiyuki Okuma
禎幸 大熊
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Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To match an output impedance of an output buffer with an impedance of a transmission line automatically by allowing a counter to count up when an output level of the output buffer does not exceed a reference voltage and allowing the counter to count down when the output level exceeds the reference voltage and using the count to select an output impedance adjustment element of the output buffer. SOLUTION: A 1st comparator circuit CMP1 compares a voltage level Vno of an output node No of an output buffer OPB with a reference voltage Vref1. A 2nd comparator circuit CMP2 compares the voltage Vno with a reference voltage Vref2, and counters CNT1, CNT2 count up or down depending on the comparison result by the comparator circuits CMP1, CMP2. Then a signal of each bit of the counters CNT1, CNT2 is fed to gates of impedance adjustment MOSFETs Qp1-Qpn, Qn1-Qnn.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体集積回路のインピーダンス整合技術さらには出力インピーダンスと伝送線路のインピーダンスとを自動的に整合するインピーダンスマッチング回路に適用して有効な技術に関し、 The present invention relates to a semiconductor integrated circuit of the impedance matching technique further relates to a technique effectively applied to an impedance matching circuit for automatically matching the impedance of the output impedance to the transmission line,
例えばダイナミック型半導体記憶装置に利用して有効な技術に関する。 For example technique effectively utilizes a dynamic type semiconductor memory device.

【0002】 [0002]

【従来の技術】半導体集積回路において、出力バッファの出力インピーダンスが伝送線路のインピーダンスと整合しないと、信号の反射が生じることが知られている。 In a semiconductor integrated circuit, the output impedance of the output buffer is not matched to the impedance of the transmission line, it is known that the reflection of the signals.
図6に伝送線路の等価回路を示す。 Figure 6 shows an equivalent circuit of the transmission line. 伝送線路の特性インピーダンスをZo、信号源Vsの出力インピーダンスをZsとすると、伝送線路の始端Aでの信号のレベルは、 Zo the characteristic impedance of the transmission line, when Zs the output impedance of the signal source Vs, the level of the signal at the beginning A of the transmission line,
Vi+Vr=(Vi/Zo−Vr/Zo)/Zs(ただしViは入力波のレベル、Vrは反射波のレベル)で表せるので、伝送線路の反射係数ρはρ=Vr/Vi= Vi + Vr = (Vi / Zo-Vr / Zo) / Zs (although Vi is the input signal level, Vr is the level of the reflected wave), so expressed, the reflection coefficient of a transmission line [rho is ρ = Vr / Vi =
(Zs−Zo)/(Zs+Zo)となる。 To become (Zs-Zo) / (Zs + Zo). これより、Z Than this, Z
s=Zoの条件で信号の反射が生じなくなることが分かる。 Signal reflection at the conditions of s = Zo is can be seen that not occur. 伝送線路の特性インピーダンスは通常固定であるため、出力バッファの出力インピーダンスを変化させることで信号の反射を抑えることができる。 Because the characteristic impedance of the transmission line is normally fixed, it is possible to suppress reflection of the signal by changing the output impedance of the output buffer.

【0003】図7に、従来のスタテイックRAMで用いられていたインピーダンスマッチング回路の原理を示す。 [0003] FIG. 7 shows the principle of the impedance matching circuit used in the conventional Sutateikku RAM. 出力バッファOPBにはプルアップ用MOSFET Pull-up MOSFET in the output buffer OPB
Qpuおよびプルダウン用MOSFET Qpdと電源電圧および接地点との間にそれぞれ接続された並列形態のインピーダンス調整用MOSFET Qp1〜Qp Qpu and pull-down MOSFET Qpd and the power supply voltage and each MOSFET for impedance adjustment of connected parallel form between the ground point Qp1~Qp
nおよびQn1〜Qnnと、これらのインピーダンス調整用MOSFETの制御コードを保持するレジスタRE Register RE for holding the n and QN1 to QNn, the control code for these impedance-adjusting MOSFET
G1,REG2とが設けられている。 G1, REG2 and is provided.

【0004】また、出力バッファのプルアップ側回路と同一の出力インピーダンスを有するプルアップ側レプリカバッファRLCuと、プルダウン側回路と同一の出力インピーダンスを有するプルダウン側レプリカバッファRLCdと、これらのレプリカバッファの出力レベルを予め設定されたレベルと比較するコンパレータCMP Further, the pull-up side replica buffer RLCu having a pull-up side the same output impedance of the circuit of the output buffer, and the pull-down side replica buffer RLCd having the same output impedance and the pull-down side circuit, the output of these replica buffer comparator CMP which compares a preset level the level
1,CMP2と、比較結果に応じてアップダウンされるカウンタCNT1,CNT2とが設けられ、上記レプリカバッファRLCu,RLCdの出力ノードN1,N2 1, and CMP2, provided the counter CNT1, CNT2 are up-down according to the comparison result, the replica buffer RLCu, RLCD output nodes N1, N2
は、伝送線の特性インピーダンスZoと同一のインピーダンスを有するレプリカ抵抗Rru,Rrdが接続された外部端子P1,P2に接続され、上記カウンタCNT Replica resistor Rru having the same impedance as the characteristic impedance Zo of the transmission line, is connected to the external terminal P1, P2 which Rrd is connected, the counter CNT
1,CNT2の値が出力バッファに対応して設けられた上記レジスタREG1,REG2に保持されるように構成されている。 1, CNT2 value is configured to be retained in the register REG1, REG2 provided corresponding to the output buffer.

【0005】図7のインピーダンスマッチング回路は、 [0005] impedance matching circuit in Figure 7,
まずプルアップ側レプリカバッファRLCuのプルアップ側調整用MOSFETを一つオンさせてレプリカ抵抗Rrdに電流を流した状態でその出力ノードN1の電位Vn1と参照電圧VrefとをコンパレータCMP1で比較して、その結果、Vn1の方が低いときはカウンタCNT1をカウントアップさせる。 And a reference voltage Vref and the potential Vn1 of the pull-up side replica buffer RLCu the pull-up side adjustment MOSFET one turned on so the by its output node in a state in which a current flows in the replica resistor Rrd N1 compared by the comparator CMP1 First, As a result, when towards the Vn1 is low to count up the counter CNT1. すると、レプリカバッファRLCuのプルアップ側調整用MOSFETがさらに一つだけ余計にオン状態にされて、レプリカバッファRLCuの出力インピーダンスが変化し、出力ノードN1の電位Vn1が高くなる。 Then, the replica buffer only one pull-up adjustment MOSFET further the RLCu been unnecessarily turned on, changes the output impedance of the replica buffer RLCu, the higher the potential Vn1 at the output node N1. そして、その電位と参照電圧とを再びコンパレータCMP1で比較し、その比較結果に応じてカウンタCNT1をカウントアップまたはカウントダウンさせる。 Then, a reference voltage and its potential again compared by the comparator CMP1, to count up or count down the counter CNT1 in response to the comparison result.

【0006】上記動作を繰り返すことによって、レプリカバッファRLCuの出力インピーダンスがレプリカ抵抗Rrdのインピーダンスと整合したときにカウンタC [0006] By repeating the above operation, the counter C when the output impedance of the replica buffer RLCu is matched to the impedance of the replica resistor Rrd
NT1の値が収束するので、そのときの値を出力バッファのプルアップ側のインピーダンス調整用MOSFET Since NT1 values ​​converge, the pull-up side of the impedance-adjusting MOSFET value of the output buffer when the
Qp1〜Qpnの制御コードとしてレジスタREG1 Register as the control code QP1 to QPn REG1
に設定する。 It is set to.

【0007】次に、プルダウン側レプリカバッファRL [0007] Next, the pull-down side replica buffer RL
Cdのプルダウン側調整用MOSFETを一つオンさせてレプリカ抵抗Rruに電流を流した状態でその出力ノードN2の電位Vn2と参照電圧VrefとをコンパレータCMP2で比較して、その結果、Vn2の方が低いときはカウンタCNT2をカウントアップさせる。 And a reference voltage Vref and the potential Vn2 of the output node N2 of Cd down side adjustment MOSFET of one turned on so it while flowing a current to the replica resistor Rru compared by the comparator CMP2, a result, found the following Vn2 low time to count up the counter CNT2. すると、レプリカバッファRLCdのプルダウン側調整用M Then, M for the pull-down side adjustment of the replica buffer RLCd
OSFETがさらに一つだけ余計にオン状態にされて、 OSFET is further only one to extra on-state,
レプリカバッファRLCdの出力インピーダンスが変化し、出力ノードN2の電位Vn2が低くなる。 Replica buffer output impedance change in RLCD, the potential Vn2 at the output node N2 decreases. そして、 And,
その電位と参照電圧とを再びコンパレータCMP2で比較し、その比較結果に応じてカウンタCNT2をカウントアップまたはカウントダウンさせる。 And a reference voltage and its potential again compared by the comparator CMP2, to count up or count down the counter CNT2 in accordance with the comparison result.

【0008】上記動作を繰り返すことによって、レプリカバッファRLCdの出力インピーダンスがレプリカ抵抗Rruのインピーダンスと整合したときにカウンタC [0008] By repeating the above operation, the counter C when the output impedance of the replica buffer RLCd is matched to the impedance of the replica resistor Rru
NT2の値が収束するので、そのときの値を出力バッファのプルダウン側のインピーダンス調整用MOSFET Since the value of NT2 converge, MOSFET impedance adjustment of the pull-down side value of the output buffer at that time
Qn1〜Qnnの制御コードとしてレジスタREG2 Register as the control code QN1 to QNn REG2
に設定する。 It is set to.

【0009】なお、上記インピーダンスマッチング回路は、プルアップ側のレプリカ抵抗Rruを省略しプルダウン側レプリカバッファRLCdを出力バッファと同一の構成としてプルアップ側調整用MOSFET Qn1 [0009] Incidentally, the impedance matching circuit, the pull-up side adjustment MOSFET Qn1 as omitting the same configuration as the output buffer pull-down side replica buffer RLCd the replica resistor Rru the pull-up side
〜Qnnでレプリカ抵抗Rruを代替させて外部端子の数を減らすようにしたり、レプリカ抵抗として伝送線のインピーダンスのK倍の抵抗を用いるとともにレプリカバッファを構成する素子を本来の出力バッファの構成素子の1/Kの定数として出力インピーダンスをK倍にすることによりレプリカバッファでの消費電流の低減を図るなどの工夫がなされる。 Or to reduce the number of external terminals by replacing the replica resistor Rru in ~Qnn, the components of the original output buffer elements constituting the replica buffer with use of K times the resistance of the impedance of the transmission line as a replica resistor contrivance such as reduced current consumption in the replica buffer by the output impedance K times as a constant of 1 / K is made.

【0010】 [0010]

【発明が解決しようとする課題】上記のようなインピーダンスマッチング回路は、レプリカ抵抗を接続するための外部端子が必要であり、実装状態で伝送線路のインピーダンスが異なる場合にはその都度あるいはシステムごとにレプリカ抵抗を調整する必要があるという問題点がある。 Impedance matching circuit as above The object of the invention is to solve the above-requires external terminal for connecting the replica resistor, when the impedance of the transmission line in the mounted condition is different for each each case or system there is a problem that it is necessary to adjust the replica resistance. そのため、ピン数に余裕のないダイナミックRA Therefore, there is no margin in the number of pins dynamic RA
Mには、上記のようなインピーダンスマッチング回路を適用することはできなかった。 The M, could not be applied to the impedance matching circuit as described above.

【0011】この発明の目的は、レプリカ抵抗を不用すなわち余分なピンを設けたり抵抗を調整したりすることなく、出力インピーダンスと伝送線路のインピーダンスを自動的に整合が可能なインピーダンスマッチング回路を提供することにある。 An object of this invention is to provide or adjust or resistance providing unnecessary i.e. extra pins replica resistor, to provide an impedance matching circuit that can automatically match the impedance of the output impedance to the transmission line lies in the fact.

【0012】この発明の他の目的は、インピーダンスマッチング回路を備えたダイナミック型半導体記憶装置を提供することにある。 Another object of the invention is to provide a dynamic semiconductor memory device having an impedance matching circuit.

【0013】この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。 [0013] The above and other objects and novel features of the invention will become apparent from the description of the specification and the appended drawings.

【0014】 [0014]

【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。 If outlines of typical ones of the inventions disclosed in the present application Means for Solving the Problems], is as follows.

【0015】すなわち、出力バッファに出力インピーダンス調整用の複数の素子を設けるとともに、出力バッファの出力レベルと参照電圧とを比較する比較回路と、比較結果に応じてカウントアップもしくはカウントダウンするカウンタと、出力バッファへの入力信号を所定時間遅延する遅延回路とを設け、出力バッファへの入力信号が変化した後、上記遅延回路による遅延時間後に出力バッファの出力レベルと参照電圧とを比較して出力レベルが参照電圧を越えたか否か判定して、越えていないときは上記カウンタをカウントアップさせ、越えたときはカウントダウンさせてそのカウント値で上記出力バッファの出力インピーダンス調整用素子を選択状態にさせるようにしたものである。 [0015] That is, provided with a plurality of elements for output impedance adjustment to the output buffer, a comparator circuit for comparing the output level and the reference voltage of the output buffer, a counter for counting up or counting down according to the comparison result, outputs the input signal to the buffer provided a delay circuit for delaying a predetermined time after the input signal to the output buffer is changed, the output level with the reference voltage and compared with the output level of the output buffer after the delay time by the delay circuit It determined by whether or not exceeded the reference voltage, exceeding by counting up the counter when not, when it exceeds, as to the output impedance adjustment element of the output buffer in the count value by counting down the selected state one in which the.

【0016】上記した手段によれば、出力バッファの入力信号変化に対する出力レベルの変化が遅いときは上記比較回路により出力レベルが参照電圧を越えていないと判定されてカウンタがカウントアップされて出力バッファのインピーダンスが低くされ、出力バッファの入力信号変化に対する出力レベルの変化が速いときは上記比較回路により出力レベルが参照電圧を越えたと判定されてカウンタがカウントダウンされて出力バッファのインピーダンスが高くされるため、最適なインピーダンスのときにカウンタの値が一定になる。 According to the above means, when the it is determined that the output level by the comparator circuit does not exceed the reference voltage counter is counted up change in the output level for the input signal changes in the output buffer is slow output buffer since the low impedance, the impedance of the determined counter is counted down in the output buffer and when a fast change in the output level output level exceeds the reference voltage by the comparator circuit for the input signal changes in the output buffer is high, the value of the counter becomes constant when the optimum impedance. つまり、カウンタの値が伝送線路のインピーダンスに対応した一定値に収束し、そのときのカウンタ値が出力インピーダンス調整用素子の制御コードとして決定され、制御コードに対応した出力インピーダンス調整用素子が選択状態とされることにより出力バッファの出力インピーダンスが伝送線路のインピーダンスに自動的に整合される。 That is, the value of the counter is converged to a constant value corresponding to the impedance of the transmission line, the counter value at that time is determined as a control code output impedance adjusting element, the output impedance adjustment elements corresponding to the control code is selected output impedance of the output buffer is automatically matched to the impedance of the transmission line by being a.

【0017】また、上記遅延回路の入力側には、制御信号に応じて上記入力信号を選択的に遅延回路に供給させる論理ゲート回路を設ける。 Further, the input side of the delay circuit is provided with a logic gate circuit for selectively supplied to the delay circuit the input signal in response to the control signal. これにより、電源投入時等所定の条件の場合にのみ出力バッファのインピーダンスマッチング動作が実行され、それ以外はその機能が停止することにより消費電流を減らし、出力バッファの出力インピーダンスが不安定になるのを防止することができる。 Thus, only the impedance matching operation of the output buffer is performed when a predetermined condition such as when the power is turned on, otherwise reducing the current consumption by the function is stopped, the output impedance of the output buffer becomes unstable it is possible to prevent.

【0018】 [0018]

【発明の実施の形態】以下、本発明の好適な実施例を図面に基づいて説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described with reference to preferred embodiments of the present invention with reference to the drawings. 図1は本発明に係るインピーダンスマッチング回路の一実施例を示す回路図である。 Figure 1 is a circuit diagram showing an embodiment of an impedance matching circuit according to the present invention. なお、図1において、MOSFETを示す記号に矢印が付記されているものはPチャネル形MOSFETで、矢印が付記されていないものはNチャネル形MOSFETである。 In FIG. 1, which arrows are appended to the symbols indicating the MOSFET is a P-channel type MOSFET, what arrow is not appended is an N-channel type MOSFET.

【0019】図1において、Qpu,Qpdは出力バッファOPBを構成するプルアップ用MOSFETおよびプルダウン用MOSFETで、プルアップ用MOSFE [0019] In FIG. 1, Qpu, Qpd the pull-up MOSFET and pull-down MOSFET constituting the output buffer OPB, a MOSFET pull-up
TQpuおよびプルダウン用MOSFET Qpdのソース端子側には、それぞれ出力インピーダンス調整用M The source terminal of TQpu and pull-down MOSFET Qpd, M output impedance adjustment respectively
OSFET Qp1,Qp2‥‥QpnとQn1,Qn OSFET Qp1, Qp2 ‥‥ Qpn and Qn1, Qn
2‥‥Qnnが電源電圧Vccと接地点との間に接続されている。 2 ‥‥ QNN is connected between the power supply voltage Vcc and a ground point. また、出力バッファOPBの出力ノードNo Further, the output node No of the output buffer OPB
は外部端子Poutに接続されている。 It is connected to the external terminal Pout.

【0020】この実施例においては、上記出力バッファOPBの出力ノードNoの電圧レベルVnoと参照電圧Vref1とを比較する第1の比較回路CMP1と、Vno [0020] In this embodiment, the first comparator circuit CMP1 for comparing a voltage level Vno and the reference voltage Vref1 of the output node No of the output buffer OPB, Vno
と参照電圧Vref2とを比較する第2の比較回路CMP2 Second comparator circuit for comparing the reference voltage Vref2 and CMP2
と、これらの比較回路CMP1,CMP2における比較結果に応じてカウントアップもしくはカウントダウンするカウンタCNT1,CNT2と、出力バッファへの入力信号Vinを所定時間遅延する遅延回路DLY1,D When these comparison circuits CMP1, a counter CNT1, CNT2 for counting up or counting down in accordance with the comparison result in CMP2, a delay circuit for delaying an input signal Vin to the output buffer a predetermined time DLY1, D
LY2とからなるインピーダンスマッチング回路が設けられている。 Impedance matching circuit is provided comprising a Metropolitan LY2. そして、上記カウンタCNT1,CNT2 Then, the counter CNT1, CNT2
の各ビットの信号が上記インピーダンス調整用MOSF Signal of each bit MOSF adjustment above impedance
ET Qp1〜Qpn,Qn1〜Qnnのゲートに印加されている。 ET Qp1~Qpn, is applied to the gate of the Qn1~Qnn.

【0021】また、上記遅延回路DLY1,DLY2の出力を、それぞれ比較タイミング信号CTとして上記比較回路CMP1,CMP2に与えることにより、出力バッファへの入力信号が変化した後、上記遅延回路DLY Further, the output of the delay circuit DLY1, DLY2, by giving to the comparator circuit CMP1, CMP2 as each comparison timing signal CT, after the input signal to the output buffer is changed, the delay circuit DLY
1,DLY2による遅延時間Tpd1,Tpd2後に出力バッファの出力レベルVnoと参照電圧Vref1,Vref2とを比較して出力レベルが参照電圧を越えたか否か判定して、越えていないときは上記カウンタをカウントアップ、越えたときはカウントダウンさせてそのカウント値で上記出力インピーダンス調整用MOSFET Qp1 1, DLY2 determines whether delay time Tpd1, Tpd2 after the output level Vno and the reference voltage Vref1, Vref2 and compared with the output level of the output buffer exceeds the reference voltage by, when not exceeding the counting the counter up, MOSFET for the output impedance adjustment in the count value by counting down when it exceeds Qp1
〜Qpn,Qn1〜Qnnを選択的にオンさせるように構成されている。 ~Qpn, and it is configured to selectively turn on the QN1 to QNn. 上記出力インピーダンス調整用MOS The output impedance adjusting MOS
FET Qp1〜Qpn,Qn1〜Qnnは、それぞれ定数(例えばゲート幅W)が1:2:4:‥‥2nとなるように設計される。 FET QP1 to QPn, QN1 to QNn are each constant (for example, the gate width W) of 1: 2: 4: designed to be ‥‥ 2n.

【0022】また、上記参照電圧Vref1,Vref2は、特に制限されないが、チップ内部に設けられた図示しない定電圧発生回路で形成される。 Further, the reference voltage Vref1, Vref2 is not particularly limited, and is formed by the constant voltage generating circuit (not shown) provided in the chip. 参照電圧Vref1,Vref2 The reference voltage Vref1, Vref2
の値は、伝送線路のインピーダンスの大きさや遅延回路DLY1,DLY2の遅延時間の大きさなどに応じて適宜決定される。 Values ​​are determined appropriately according to the size of the delay time of the size and the delay circuit DLY1, DLY2 of the impedance of the transmission line. あるいは逆に参照電圧Vref1,Vref2を先に決定(例えばVcc/2等)し、それに応じて遅延回路DLY1,DLY2の遅延時間Tpd1,Tpd2を決定するようにしてもよい。 Or conversely the reference voltage Vref1, Vref2 was previously determined (e.g., Vcc / 2, etc.), may be determined delay time Tpd1, Tpd2 delay circuit DLY1, DLY2 accordingly.

【0023】次に、上記インピーダンスマッチング回路の動作を、図2を用いてプルダウン側のインピーダンスを調整する場合を例にして説明する。 Next, the operation of the impedance matching circuit, will be described as an example the case of adjusting the impedance of the pull-down side with reference to FIG.

【0024】先ず、初期状態でカウンタCNT2の値は「1」に設定されており、出力バッファOPBへの入力信号Vinがロウレベルからハイレベルに変化すると、 [0024] First, the value of the counter CNT2 at the initial state is set to "1", the input signal Vin to the output buffer OPB changes from the low level to the high level,
出力ノードNoの電位Vnoが、図2のように徐々に下がり始める。 Potential Vno output node No begins to fall slowly as shown in Figure 2. このとき最初は上記出力インピーダンス調整用MOSFET Qn1〜Qnnのうち最も定数の小さなQn1のみがオンし全体のインピーダンスはかなり大きいので、電位Vnoはのように緩やかに立ち下がる。 At this time the first most overall impedance only Do Qn1 is turned small constants of the output impedance adjustment MOSFET QN1 to QNn is significant, the potential Vno is gradually drops as. そのため、遅延回路DLY2の出力が立ち上がる比較タイミングt1の時点では、電位Vnoは参照電圧V Therefore, at the time of comparison timing t1 that the output of the delay circuit DLY2 rises, the potential Vno reference voltage V
ref1を越えないので、比較回路CMP2は、Vno>V Does not exceed the ref1, the comparator circuit CMP2 is, Vno> V
ref1と判定してハイレベルの信号を出力する。 It determines that ref1 outputs a high level signal. これによって、カウンタCNT1はカウントアップされ、上記出力インピーダンス調整用MOSFET Qn1〜Qnn Thus, the counter CNT1 is incremented, the output impedance adjustment MOSFET QN1 to QNn
は、Qn1の代わりにそれよりも定数の大きなQn2がオンされ、全体のインピーダンスが低くされる。 Is large Qn2 is on constant than that instead of Qn1, overall impedance is low.

【0025】上記動作を繰り返して、出力ノードNoの電位Vnoの立ち下がり速度が速くなり、図2ののようになると、比較タイミングt1での電位Vnoが参照電圧Vref1を越えるため、比較回路CMP2は、Vno [0025] Repeat the above operation, the fall rate of potential Vno output node No is faster, becomes as shown in FIG. 2, since the potential Vno in comparison timing t1 exceeds the reference voltage Vref1, the comparator circuit CMP2 is , Vno
<Vref1と判定しロウレベルの信号が出力される。 <Vref1 and determined low-level signal is outputted. これによって、カウンタCNT1はカウントダウンされ、上記出力インピーダンス調整用MOSFET Qn1〜Q Thus, the counter CNT1 is decremented, the output impedance adjustment MOSFET Qn1~Q
nnは、オンされるものの数が減りもしくは定数の小さなものがオンされるようになり、全体のインピーダンスが高くされる。 nn are those small numbers are reduced or constant of what is on is to be turned on, the whole of the impedance is high. このようにして、カウンタCNT2の値は伝送線路のインピーダンスの大きさに応じた値に収束する。 In this way, the value of the counter CNT2 is converged to a value corresponding to the magnitude of the impedance of the transmission line.

【0026】なお、以上の説明では、出力バッファのインピーダンスを徐々に低くして最適値を決定する場合について説明したが、先ず出力インピーダンス調整用MO [0026] In the above description, there has been described a case where determining an optimum value of the impedance of the output buffer gradually lowered, first the output impedance adjustment MO
SFET Qn1〜Qnnを全てオンさせて比較を開始してもよい。 SFET Qn1~Qnn may start compared to all turned on the. この場合、出力ノードNoの電位Vnoの立ち下がり速度は、図2ののようにかなり速いので、 In this case, the falling speed of the potential Vno output node No is considerably fast as in the Figure 2,
比較タイミングt1で電位Vnoが参照電圧Vref1を越える。 In comparison timing t1 potential Vno exceeds the reference voltage Vref1. そのため、比較回路CMP2は、先ずVno<V Therefore, the comparator circuit CMP2, first Vno <V
ref1と判定しロウレベルの信号が出力され、カウンタC ref1 and determined the low level signal is output, the counter C
NT1はカウントダウンされる。 NT1 is the countdown. このようにして、徐々にカウンタの値を下げて出力インピーダンスを上げて行きながら最適値を決定することができる。 In this way, it is possible to determine the optimum value while gradually increasing the output impedance by gradually lowering the value of the counter.

【0027】また、初期状態で上記カウンタCNT2の値を「1」に設定する代わりに、定数の最も小さなMO Further, in the initial state the value of the counter CNT2 instead of setting to "1", the smallest MO constant
SFET Qn1はそのゲート端子を電源電圧Vccに接続して常時オン状態とさせておくようにしてもよい(この場合、カウンタCNT2の初期値は「0」である)。 SFET Qn1 its gate terminal may also be allowed to regularly on and connected to the power source voltage Vcc (in this case, the initial value of the counter CNT2 is "0"). あるいは初期状態でカウンタCNT2の値を上記出力インピーダンス調整用MOSFET Qn1〜Qn Alternatively MOSFET Qn1~Qn for value the output impedance adjustment of the counter CNT2 at the initial state
n全体のインピーダンスが中間の値となるように設定しておいて、マッチング動作を開始させるようにしてもよい。 Impedance of the entire n is previously set to be an intermediate value, it may be to start the matching operation.

【0028】以上、プルダウン側の出力インピーダンス調整用MOSFET Qn1〜Qnnによるインピーダンスマッチング動作について説明したが、プルアップ側のインピーダンスマッチング動作は、出力バッファへの入力信号Vinを立ち下げることにより、比較回路CM [0028] Having described the impedance matching operation by the output impedance adjustment MOSFET QN1 to QNn the pull-down side, the impedance matching operation of the pull-up side by lowers the input signal Vin to the output buffer, the comparison circuit CM
P1およびカウンタCNT1が上記と同様な動作によって出力インピーダンス調整用MOSFET Qp1〜Q P1 and output counter CNT1 is the same operation as the impedance adjustment MOSFET Qp1~Q
pnのオン/オフ状態を決定することにより行なわれる。 It is performed by determining the pn ON / OFF state.

【0029】なお、上記インピーダンスマッチング動作は、電源投入時等に、例えばダイナミックRAMにおいてはメモリセルに「0」と「1」を書き込んでそれを読み出す初期設定モードのような動作を行なわせたり、外部から適当なクロックを出力バッファOPBに与えたりすることで実行することができる。 [0029] Incidentally, the impedance matching operation, the power-on or the like, or to perform the operation such as initialization mode for reading it by writing "1" and "0" into the memory cell in a dynamic RAM for example, it can be performed by or supplied to the output buffer OPB a suitable external clock. また、ダイナミックRAMのデータ出力バッファに適用する場合、例えば1 Also, when applied to the data output buffer of a dynamic RAM, for example, 1
6ビットの出力の場合、出力バッファも16個設けられるが、上記インピーダンスマッチング回路を構成する遅延回路DLY1,DLY2、比較回路CMP1,CMP For 6-bit output, the output buffer is also provided 16, but the delay circuit constituting the impedance matching circuit DLY1, DLY2, comparator circuit CMP1, CMP
2およびカウンタCNT1,CNT2は、16個の出力バッファに対して共通の回路として設けることができる。 2 and the counter CNT1, CNT2 may be provided as a common circuit with respect to 16 output buffers. ダイナミックRAMは一般にバスを介してマイクロプロセッサ等に接続されるので、各データ出力ピンに接続される伝送線路の長さは同一従ってインピーダンスも同じ大きさになるからである。 Since the dynamic RAM is generally connected to a microprocessor or the like via the bus, the length of the transmission line connected to the data output pin since the same therefore the impedance is also the same size.

【0030】さらに、図3に示すように、遅延回路DL Furthermore, as shown in FIG. 3, the delay circuit DL
Y1,DLY2の入力側にそれぞれ制御信号MSによって制御されるANDゲートG1とNORゲートG2とを設け、これらのゲートを介して入力信号Vinが遅延回路DLY1,DLY2に供給されるように構成してもよい。 Y1, DLY2 of an AND gate G1 and a NOR gate G2 is controlled by a respective control signal MS at the input side is provided, configured to input signal Vin through these gates are supplied to the delay circuit DLY1, DLY2 it may be. 上記制御信号MSは、電源投入時あるいはモード設定制御信号入力あるいはコマンド入力によるモード設定時などに、内部でハイレベルの信号として生成されてゲートG1,G2を動作させ、カウンタCNT1,CNT The control signal MS is such as during mode setting by the time or mode setting control signal input or command input power on, is generated as a high-level signal internally operates the gate G1, G2, the counter CNT1, CNT
2の値が収束するのに要する時間が経過すると、ロウレベルに変化して比較回路CMP1,CMP2の動作を停止させる。 When a value of 2 has elapsed the time required for convergence, and stops the operation of the comparison circuit CMP1, CMP2 changes to the low level. これによって、消費電流を低減するとともに、通常動作中に出力バッファOPBの特性が変動するのを防止することができる。 Thus, while reducing the current consumption, the characteristics of the output buffer OPB during normal operation can be prevented from fluctuating.

【0031】図4は、上記比較回路CMP1,CMP2 [0031] Figure 4, the comparator circuit CMP1, CMP2
の具体的な回路例を示す。 Shows a specific circuit example of. 図において、AMPはCMO In FIG, AMP is CMO
S差動アンプ、TG1,TG2はCMOS差動アンプA S differential amplifier, TG1, TG2, a CMOS differential amplifier A
MPの入出力ノードに出力バッファOPBの出力電位V The output potential V of the output buffer OPB to MP output node
noと参照電圧Vref1(またはVref2)をそれぞれ伝達するための伝送ゲート、INV1は上記CMOS差動アンプAMPの一方の入出力ノードに接続された出力用インバータ、INV2は上記CMOS差動アンプAMPの他方の入出力ノードに接続された寄生容量バランス用のダミーインバータである。 Transmission gate for transmitting no a reference voltage Vref1 (or Vref2) respectively, INV1 is the CMOS differential amplifier one output connected inverter to the input and output nodes of the AMP, INV2 and the other of the CMOS differential amplifier AMP a dummy inverter for parasitic capacitance balance connected to the input and output nodes of.

【0032】上記伝送ゲートTG1,TG2は、遅延回路DLY1またはDLY2から出力される比較タイミング信号CTとそれをインバータINV3で反転した信号によって制御され、入力信号Vinが変化して所定時間後に遅延回路DLY1またはDLY2から出力される比較タイミング信号CTがハイレベルに変化すると、ゲートTG1,TG2が閉じて、直前のレベルがCMOS差動アンプAMPの入出力ノードに保持される。 [0032] The transfer gates TG1, TG2, the delay circuit DLY1 or a comparison timing signal CT output from DLY2 it is controlled by the inverted signal by an inverter INV3, the delay after a predetermined time input signal Vin is changed circuit DLY1 or the comparison timing signal CT output from DLY2 changes to the high level, the gate TG1, TG2 is closed, shortly before the level is held in the input and output nodes of the CMOS differential amplifier aMP.

【0033】また、上記比較タイミング信号CTがハイレベルに変化すると、CMOS差動アンプAMPの内部ノードに接続されたプルアップMOSFET Qs1がオンからオフ状態に変化されるとともに、CMOS差動アンプAMPの定電流用MOSFET Qcがオフからオン状態に変化されてCMOS差動アンプAMPが活性化されて入出力ノードの電位差を増幅する。 Further, when the comparison timing signal CT is changed to the high level, the pull-up MOSFET Qs1 connected to an internal node of the CMOS differential amplifier AMP is while being changed to OFF state from ON, the CMOS differential amplifier AMP MOSFET Qc constant current is changed to the oN state from the oFF CMOS differential amplifier aMP amplifies the potential difference between the activated input and output nodes. そして、増幅された電圧が出力用インバータINV1に入力されてそれが反転されて比較結果として出力される。 And it amplified voltage is input to the output inverter INV1 is outputted as the comparison result is inverted. なお、上記出力インバータINV1,INV2は、上記比較タイミング信号CTを制御信号とするクロックドインバータによって構成されており、CMOS差動アンプAMPが活性化されるのに合わせて活性化されて比較結果を出力する。 Note that the output inverter INV1, INV2 are constituted by clocked inverters to control signals the comparison timing signal CT, the comparison result being activated to suit the CMOS differential amplifier AMP is activated Output.

【0034】図5に本発明のインピーダンスマッチング回路を適用して好適な同期型ダイナミックRAMの構成例を示す。 [0034] Figure 5 by applying the impedance matching circuit of the present invention illustrating a configuration example of a suitable synchronous dynamic RAM. 図5において、11A,11Bは外部から時分割方式で入力されるロウアドレス信号およびカラムアドレス信号を取り込んで内部の所定の回路に供給するためのアドレス入力バッファ回路、12はメモリセルのリフレッシュのためのアドレスを発生するリフレッシュカウンタ、13A,13Bは上記アドレス入力バッファ回路11Aまたはリフレッシュカウンタ12から供給される内部相補アドレス信号をデコードして上記メモリアレイ10A,10B内の対応するワード線を選択するロウデコーダ、14は外部から入力されたカラムアドレスに基づいて複数バイトのデータのリード/ライトに必要な連続したカラムアドレスを発生するカラムアドレスカウンタ、15A,15Bはカラムアドレスカウンタ14から供給される内部アドレス信 In FIG. 5, 11A, 11B is the address input buffer circuit for supplying the inside of the predetermined circuit takes in the row address signal and a column address signal input in a time division manner from the outside, 12 for refreshing the memory cells the row refresh counter, 13A, 13B for generating the address for selecting the corresponding word line of the address input buffer circuit 11A or the internal complementary address signal by decoding the memory array 10A supplied from the refresh counter 12, the 10B decoder, the internal address is the column address counter for generating successive column addresses required to read / write the data of a plurality of bytes based on the column address inputted from the outside, 15A, 15B is supplied from the column address counter 14 14 trust をデコードして上記メモリアレイ10A,10B内の対応するビット線を選択するカラムデコーダ、16A,16Bはビット線に読み出されたデータを増幅するセンスアンプおよび複数のビット線がカラムスイッチを介して共通に接続されるI/O The memory array 10A decodes the corresponding column decoder for selecting the bit lines in 10B, 16A, 16B sense amplifiers and a plurality of bit lines for amplifying data read out to the bit line via the column switch They are connected in common to the I / O
バスある。 Bus there.

【0035】また、17は書込みデータ信号を取り込んで上記センスアンプ&I/Oバス16を介して上記メモリアレイ10A,10Bに供給するデータ入力バッファ回路、18は上記センスアンプ&I/Oバス16を介して上記メモリアレイ10A,10Bより読み出されたデータを外部へ出力するデータ出力バッファ回路、19は外部より入力される各種制御信号やクロック信号に基づいて内部回路へ供給するタイミング信号を形成するタイミング制御回路である。 Further, 17 the sense amplifier & I / O above via a bus 16 memory array 10A, a data input buffer circuit supplied to 10B fetches the write data signals, 18 via the sense amplifier & I / O bus 16 a data output buffer circuit for outputting the memory array 10A, the data read from 10B to the outside Te, 19 timing of forming the timing signal supplied to the internal circuit on the basis of various control signals and a clock signal input from the outside it is a control circuit. 前記実施例のインピーダンスマッチング回路は、上記データ出力バッファ18に適用される。 Impedance matching circuit of the embodiment is applied to the data output buffer 18.

【0036】外部からこの実施例のメモリに入力される制御信号としては、クロック信号CLKの他、例えば消費電力を低減するため入力されたクロックを内部回路に供給しないように制御するためのクロックイネーブル信号CKEや当該メモリが選択されていることを示すためのチップ選択信号/CS、ロウアドレスの取込みタイミングを与えるためのロウアドレスストローブ信号/RA [0036] As the control signal inputted from outside into the memory of this embodiment, the clock signal other CLK, for example a clock enable to control so as not to supply to the internal circuit input clock to reduce power consumption signal CKE and the memory to indicate that it is selected chip selection signal / CS, for providing timing of taking the row address row address strobe signal / RA
S、カラムアドレスの取込みタイミングを与えるためのカラムアドレスストローブ信号/CAS、書き込みが有効であることを示すための書込み制御信号/WE、所定のビットのデータを読み出したり書き込んだりしないようにマスクするよう要求するための制御信号DQM等がある。 S, so as to mask as the write control signal / WE, not read or write data of a predetermined bit for indicating that the column address strobe signal / CAS, the write is valid for providing timing of taking the column address there is a control signal DQM and the like for requesting. なお、各符号の前に「/」(図では符号の上に「−」)が付いている制御信号はロウレベルが有効レベルであることを示している。 Note that "/" (on the code in Figure "-") in front of each code control signals are marked indicates that a low level is effective level.

【0037】この実施例の同期型DRAMにおいては、 [0037] In synchronous DRAM of this embodiment,
上記各種制御信号CKE,/CS,/RAS,/CA The various control signals CKE, / CS, / RAS, / CA
S,/WE,DQMの所定の組み合わせがコマンドとみなされて入力され、リードやライトあるいはテストモード、さらに本実施例のインピーダンスマッチング動作が行われるようにされる。 S, / WE, a predetermined combination of DQM is input is assumed to be a command, is adapted read or write or test mode, the further impedance matching operation of this embodiment is carried out. 上記制御信号の所定の組み合わせが入力された時にアドレス入力端子のうち所定の端子が所定の状態になった場合にインピーダンスマッチングモードに入るようにするようにしてもよい。 Predetermined terminal may be to enter the impedance matching mode when it becomes in a predetermined state of the address input terminal when a predetermined combination of the control signal is input.

【0038】以上説明したように、上記実施例は、出力バッファに出力インピーダンス調整用の複数の素子を設けるとともに、出力バッファの出力レベルと参照電圧とを比較する比較回路と、比較結果に応じてカウントアップもしくはカウントダウンするカウンタと、出力バッファへの入力信号を所定時間遅延する遅延回路とを設け、 [0038] As described above, the embodiment is provided with a plurality of elements for output impedance adjustment to the output buffer, a comparator circuit for comparing the output level with the reference voltage of the output buffer, in accordance with the comparison result a counter for counting up or counting down, the input signal to the output buffer and a delay circuit for delaying a predetermined time is provided,
出力バッファへの入力信号が変化した後、上記遅延回路による遅延時間後に出力バッファの出力レベルと参照電圧とを比較して出力レベルが参照電圧を越えたか否か判定して、越えていないときは上記カウンタをカウントアップさせ、越えたときはカウントダウンさせてそのカウント値で上記出力バッファの出力インピーダンス調整用素子を選択状態にさせるようにしたので、出力バッファの入力信号変化に対する出力レベルの変化が遅いときは上記比較回路により出力レベルが参照電圧を越えていないと判定されてカウンタがカウントアップされて出力バッファのインピーダンスが低くされ、出力バッファの入力信号変化に対する出力レベルの変化が速いときは上記比較回路により出力レベルが参照電圧を越えたと判定されてカウンタがカ After the input signal to the output buffer is changed, it is determined whether or not by comparing the output level and the reference voltage of the output buffer after the delay time by the delay circuit output level exceeds the reference voltage, when it does not exceed the the counter is counted up, since if the result exceeds was made to be the output impedance adjustment element of the output buffer in the selected state at the count value by counting down, slow changes in the output level for the input signal changes in the output buffer when the impedance of the output buffer counter is determined not to exceed the output level is the reference voltage by the comparator circuit is counted up is low, the comparison is when the change of the output level to the input signal change in the output buffer is faster it is determined that the output level exceeds the reference voltage by circuit counter Ca ントダウンされて出力バッファのインピーダンスが高くされるため、最適なインピーダンスのときにカウンタの値が一定になる。 Since the impedance of the countdown to the output buffer is high, the value of the counter becomes constant when the optimum impedance. つまり、カウンタの値が伝送線路のインピーダンスに対応した一定値に収束し、そのときのカウンタ値が出力インピーダンス調整用素子の制御コードとして決定され、出力バッファの出力インピーダンスが伝送線路のインピーダンスに自動的に整合されるという効果がある。 That is, the value of the counter is converged to a constant value corresponding to the impedance of the transmission line, the counter value at that time is determined as a control code output impedance adjusting element, the output impedance of the output buffer is automatically impedance of the transmission line there is an effect that is matched to.

【0039】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 [0039] Although the present invention made by the inventor has been concretely described based on examples, that the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it is needless to say. 例えば、前記実施例においては、出力バッファへの入力信号が変化した後、上記遅延回路による遅延時間後に出力バッファの出力レベルと参照電圧とを比較して出力レベルが参照電圧を越えたか否か判定して、越えていないときは上記カウンタをカウントアップさせ、越えたときはカウントダウンさせているが、上記とは逆に出力レベルが参照電圧を越えたときは上記カウンタをカウントアップさせ、 For example, in the above embodiment, after the input signal to the output buffer is changed, whether by comparing the output level and the reference voltage of the output buffer after the delay time by the delay circuit output level exceeds the reference voltage determination to, to beyond counting the counter when not up, although to count down when exceeded, the counter is counted up when a reverse in the output level exceeds the reference voltage from the above,
越えないときはカウントダウンさせるようにしてもよい。 It may be allowed to count down when not exceeded.

【0040】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である同期型DRAMに適用した場合について説明したが、この発明はそれに限定されるものでなくDRAM以外の半導体メモリ(例えばSRAM)やマイクロプロセッサその他の半導体集積回路に広く利用することができる。 The above is a description has been described as applied the invention made by the present inventors to synchronous DRAM utilizing a field as a background, the present invention other than the DRAM without being limited thereto it can be widely used in a semiconductor memory (e.g., SRAM) or microprocessor other semiconductor integrated circuits.

【0041】 [0041]

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in the present application, according to the present invention are as follows.

【0042】すなわち、余分なピンを設けたり抵抗を調整したりすることなく、出力インピーダンスと伝送線路のインピーダンスを自動的に整合が可能なインピーダンスマッチング回路および出力インピーダンス整合機能を備えたダイナミック型半導体記憶装置を実現することができる。 [0042] That is, extra without pins or adjusting the or resistance provided, the dynamic semiconductor memory having automatic matching possible impedance matching circuit and an output impedance matching function the impedance of the output impedance to the transmission line it is possible to realize a device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係るインピーダンスマッチング回路の一実施例を示す回路図である。 1 is a circuit diagram showing an embodiment of an impedance matching circuit according to the present invention.

【図2】実施例のインピーダンスマッチング回路の動作波形を示す波形図である。 2 is a waveform diagram showing operation waveforms of the impedance matching circuit embodiment.

【図3】本発明に係るインピーダンスマッチング回路の他の実施例を示す回路図である。 Is a circuit diagram showing another embodiment of an impedance matching circuit according to the present invention; FIG.

【図4】実施例のインピーダンスマッチング回路を構成する比較回路の一実施例を示す回路図である。 4 is a circuit diagram showing an embodiment of a comparison circuit constituting the impedance matching circuit embodiment.

【図5】本発明を適用して好適な半導体集積回路の一例としての同期型ダイナミックRAMの一実施例を示すブロック図である。 5 is a block diagram showing an embodiment of a synchronous dynamic RAM as an example of a suitable semiconductor integrated circuit by applying the present invention.

【図6】信号源と伝送線路との関係を示す概念図である。 6 is a conceptual diagram showing the relationship between the signal source and the transmission line.

【図7】従来のインピーダンスマッチング回路の構成例を示す回路図である。 7 is a circuit diagram showing a configuration example of a conventional impedance matching circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

OPB 出力バッファ Zo 伝送線路のインピーダンス CMP1,CMP2 比較回路 CNT1,CNT2 カウンタ DLY1,DLY2 遅延回路 10A,10B メモリアレイ 11A,11B アドレス入力バッファ回路 12 リフレッシュカウンタ 13A,13B ロウデコーダ 14 カラムアドレスカウンタ 15A,15B カラムデコーダ 16A,16B センスアンプ&I/Oバス 17 データ入力バッファ回路 18 データ出力バッファ回路 19 タイミング制御回路 Impedance of the OPB output buffer Zo transmission line CMP1, CMP2 comparator circuit CNT1, CNT2 counter DLY1, DLY2 delay circuit 10A, 10B memory array 11A, 11B address input buffer circuit 12 refresh counter 13A, 13B row decoder 14 column address counter 15A, 15B column decoder 16A, 16B sense amplifier & I / O bus 17 the data input buffer circuit 18 a data output buffer circuit 19 a timing control circuit

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 出力インピーダンス調整用の複数の素子を備えた出力バッファと、該出力バッファの出力レベルと参照電圧とを比較する比較回路と、該比較回路の比較結果に応じてカウントアップもしくはカウントダウンするカウンタと、上記出力バッファへの入力信号を所定時間遅延する遅延回路とを備え、上記出力バッファへの入力信号が変化した後、上記遅延回路による遅延時間後に出力バッファの出力レベルと参照電圧とを比較して出力レベルが参照電圧を越えたか否か判定して、越えていないときは上記カウンタをカウントアップもしくはカウントダウンさせ、越えたときは上記カウンタをカウントダウンもしくはカウントアップさせてそのカウント値で上記出力バッファの出力インピーダンス調整用素子を選択状態にさせるように 1. A output buffer having a plurality of elements for output impedance adjustment, a comparator circuit for comparing the reference voltage and the output level of the output buffer, the count-up or count-down according to the comparison result of the comparison circuit a counter for the input signal to the output buffer and a delay circuit for delaying a predetermined time after the input signal to the output buffer is changed, the output level and the reference voltage of the output buffer after the delay time by the delay circuit and compared to the output level it is judged whether or not exceeds the reference voltage, exceeded when not allowed to count up or count down the counter, when it exceeds the above count value by counting down or counting up the counter so as to output impedance adjusting element of the output buffer to a selected state 構成されてなることを特徴とするインピーダンスマッチング回路。 Impedance matching circuit characterized by comprising configured.
  2. 【請求項2】 上記出力インピーダンス調整用素子は、 Wherein said output impedance adjustment element,
    上記出力を構成するプルアップ側のMOSFETと第1 The pull-up side of the MOSFET constituting the output and first
    の電源電圧端子との間に互いに並列形態に接続された複数のMOSFETと、上記出力を構成するプルダウン側のMOSFETと第2の電源電圧端子との間に互いに並列形態に接続された複数のMOSFETであることを特徴とする請求項1に記載のインピーダンスマッチング回路。 A plurality of MOSFET and a plurality of MOSFET connected in a parallel configuration with each other between the pull-down side of the MOSFET and a second power supply voltage terminal which constitutes the output connected to a parallel configuration to each other between a power supply voltage terminal impedance matching circuit according to claim 1, characterized in that.
  3. 【請求項3】 上記遅延回路の入力側には、制御信号に応じて上記入力信号を選択的に遅延回路に供給させる論理ゲート回路が設けられていることを特徴とする請求項1または2に記載のインピーダンスマッチング回路。 The input side of claim 3 wherein said delay circuit in claim 1 or 2 in accordance with the control signal, characterized in that the logic gate circuit for selectively supplied to the delay circuit the input signal is provided impedance matching circuit according.
  4. 【請求項4】 上記比較回路は、差動増幅回路と、上記遅延回路の出力によって上記出力バッファの出力電圧および上記参照電圧をそれぞれ上記差動増幅回路の一対の入出力端子に伝送する伝送手段と、上記差動増幅回路の一方の入出力端子に接続された出力用論理ゲート回路と、上記差動増幅回路の他方の入出力端子に接続されたダミー論理ゲート回路とを備えていることを特徴とする請求項1、2または3に記載のインピーダンスマッチング回路。 Wherein said comparator circuit includes a differential amplifier circuit, transmitting means for transmitting to a pair of input and output terminals of each of the above differential amplifier circuit output voltage and the reference voltage of the output buffer by the output of the delay circuit If, in that it comprises one logic gate circuit output connected to the input terminal of the differential amplifier circuit, and a dummy logic gate circuit connected to the other input terminal of the differential amplifier circuit impedance matching circuit according to claim 1, 2 or 3, characterized.
  5. 【請求項5】 請求項1〜4に記載のインピーダンスマッチング回路が、少なくともいずれか一つのデータ出力バッファに対応して設けられてなることを特徴とする半導体記憶装置。 5. The impedance matching circuit according to claim 1 to 4, a semiconductor memory device characterized by comprising provided corresponding to at least one of the data output buffer.
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