JPH1127049A - Frequency synthesizer - Google Patents

Frequency synthesizer

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JPH1127049A
JPH1127049A JP9190739A JP19073997A JPH1127049A JP H1127049 A JPH1127049 A JP H1127049A JP 9190739 A JP9190739 A JP 9190739A JP 19073997 A JP19073997 A JP 19073997A JP H1127049 A JPH1127049 A JP H1127049A
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frequency
integrator
frequency synthesizer
comparator
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秀之 野坂
Tadao Nakagawa
匡夫 中川
Akihiro Yamagishi
明洋 山岸
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Nippon Telegraph and Telephone Corp
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a frequency synthesizer which can operate at high frequency and with small power consumption by replacing the operation of an accumulator of a direct digital synthesizer with the operation of a simple analog circuit consisting of an integrator and a comparator. SOLUTION: An integrator 12 is reset by the reset input of the digital data N and M, the threshold voltage VS and a clock fCLK and functions to increase the output voltage with a tilt proportional to N or N-M and according to a high or low logical level of the control input. A comparator 4 compares the output voltage of the integrator 12 with the voltage VS to perform switching between the high and low logical levels of output. A multivibrator 15 provides the output frequency by using the output of the comparator 4 as a trigger. A D-FF 13 sends the output of the comparator 4 to the control input of the integrator 12 as data by using the clock fCLK as a trigger. Then a divider 16 sends the divided output to the integrator 12.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、無線通信機器の局
部発振器として使用できる、高速周波数切替が可能な直
接合成方式の周波数シンセサイザに関する。また、高速
周波数切替が可能なPLL周波数シンセサイザに関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a direct synthesizer frequency synthesizer that can be used as a local oscillator of a wireless communication device and that can be switched at a high frequency. Further, the present invention relates to a PLL frequency synthesizer capable of high-speed frequency switching.

【0002】[0002]

【従来の技術】直接合成方式による周波数シンセサイザ
として、近年、ダイレクト・デジタル・シンセサイザ
(DDS)が広く使われている。「V. Reinhardt, K. G
ould, K.McNab and M. Bustamante, "A Short Survey o
f Frequency Synthesizer Techniques," in Proc. 40th
Annual Frequency Control Symp., 1986, pp. 355-36
5.」には、従来のダイレクト・デジタル・シンセサイザ
の例が記載されている。従来のダイレクト・デジタル・
シンセサイザの構成例を図12に示す。この図におい
て、数字符号34はアキュムレータ、35はROM、3
6はD/A変換器(DAC)、37はローパスフィル
タ、38はデータ入力端子、39はクロック入力端子、
40は出力端子を表している。
2. Description of the Related Art In recent years, a direct digital synthesizer (DDS) has been widely used as a frequency synthesizer using a direct synthesis method. "V. Reinhardt, K. G
ould, K. McNab and M. Bustamante, "A Short Survey o
f Frequency Synthesizer Techniques, "in Proc. 40th
Annual Frequency Control Symp., 1986, pp. 355-36
Section 5. describes an example of a conventional direct digital synthesizer. Conventional direct digital
FIG. 12 shows a configuration example of the synthesizer. In this figure, numeral 34 is an accumulator, 35 is a ROM,
6 is a D / A converter (DAC), 37 is a low-pass filter, 38 is a data input terminal, 39 is a clock input terminal,
Reference numeral 40 denotes an output terminal.

【0003】アキュムレータ34はクロック信号の入力
ごとに入力データを累積加算する。アキュムレータ34
のビット数をnとすると、アキュムレータ34の出力が
n以上になると、その超過分を初期値として累算動作
を継続する。
An accumulator 34 accumulates and adds input data every time a clock signal is input. Accumulator 34
When the output of the accumulator 34 becomes 2 n or more, the accumulation operation is continued with the excess as an initial value.

【0004】アキュムレータ34の出力をROM35の
アドレス指定に用いる。ROM35には正弦波のデジタ
ル・データが書き込まれており、アドレス指定に応じた
正弦波データを出力する。
The output of the accumulator 34 is used for addressing the ROM 35. The sine wave digital data is written in the ROM 35, and the sine wave data corresponding to the address designation is output.

【0005】この正弦波データはDAC36によりアナ
ログ信号に変換される。
The sine wave data is converted into an analog signal by the DAC 36.

【0006】このアナログ信号はクロック周波数で変化
する階段波形であり、ローパスフィルタ37により平滑
化してシンセサイザ出力を得る。クロック周波数をf
CLK 、入力データをNとすると出力周波数fOUT は次の
ようになる。 fOUT =(N/2n )・fCLK (1)
The analog signal has a stepped waveform that changes with the clock frequency, and is smoothed by the low-pass filter 37 to obtain a synthesizer output. The clock frequency is f
Assuming that CLK and input data are N, the output frequency f OUT is as follows. f OUT = (N / 2 n ) · f CLK (1)

【0007】このようなダイレクト・デジタル・シンセ
サイザは、PLL(位相同期ループ)のようにフィード
バックを用いないため、周波数分解能を高くでき、ま
た、出力周波数を高速で切り替えることが出来る。
Such a direct digital synthesizer does not use feedback unlike a PLL (Phase Locked Loop), so that the frequency resolution can be increased and the output frequency can be switched at a high speed.

【0008】従来の他のダイレクト・デジタル・シンセ
サイザの例としては、アキュムレータ34の最上位ビッ
ト(MSB)から出力を取り出す構成のものがある。ク
ロック周波数をfCLK 、入力データをNとすると出力周
波数fOUT は次のようになる。 fOUT =(N/2n )・fCLK (2) このように得られた出力は方形波であり、これを正弦波
に変換するにはローパスフィルタが用いられる。
As another example of the conventional direct digital synthesizer, there is a configuration in which an output is obtained from the most significant bit (MSB) of the accumulator 34. Assuming that the clock frequency is f CLK and the input data is N, the output frequency f OUT is as follows. f OUT = (N / 2 n ) · f CLK (2) The output thus obtained is a square wave, and a low-pass filter is used to convert it into a sine wave.

【0009】また、「PLL周波数シンセサイザ・回路
設計法、小沢利行、総合電子出版社、1994」にはD
DSとの併用によるPLL周波数シンセサイザの例が記
載されている。DDSとの併用によるPLL周波数シン
セサイザは、出力のステップ周波数が同じである基本的
なPLL周波数シンセサイザに比べて、比較周波数を高
くすることが可能であり、このため高速周波数切替が可
能である特徴を持つ。
Also, "PLL Frequency Synthesizer and Circuit Design Method, Toshiyuki Ozawa, Sogo Denshi Publisher, 1994"
An example of a PLL frequency synthesizer in combination with DS is described. The PLL frequency synthesizer used in combination with the DDS can increase the comparison frequency as compared with a basic PLL frequency synthesizer having the same output step frequency, and thus has a feature that high-speed frequency switching is possible. Have.

【0010】DDSとの併用によるPLL周波数シンセ
サイザの構成例を図13に示す。図13において41は
DDS、42は位相比較器、43はループフィルタ、4
4はVCO、45は分周器、46は基準信号入力端子、
47は出力端子を示している。
FIG. 13 shows a configuration example of a PLL frequency synthesizer which is used in combination with a DDS. In FIG. 13, 41 is a DDS, 42 is a phase comparator, 43 is a loop filter,
4 is a VCO, 45 is a frequency divider, 46 is a reference signal input terminal,
47 indicates an output terminal.

【0011】図13に示すDDSとの併用によるPLL
周波数シンセサイザは、DDS41を基準信号とする構
成のPLL周波数シンセサイザである。DDS41を構
成するアキュムレータのビット数をn、入力データをN
とすると、DDS41は次式に示す周波数fDDS を出力
する。 fDDS =(N/2n )・fREF (3) 従ってPLL周波数シンセサイザの出力周波数fOUT
次式で表される。 fOUT =A・(N/2n )・fREF (4)
PLL using together with DDS shown in FIG.
The frequency synthesizer is a PLL frequency synthesizer configured to use the DDS 41 as a reference signal. The number of bits of the accumulator constituting the DDS 41 is n, and the input data is N
Then, the DDS 41 outputs a frequency f DDS expressed by the following equation. f DDS = (N / 2 n ) · f REF (3) Accordingly, the output frequency f OUT of the PLL frequency synthesizer is expressed by the following equation. f OUT = A · (N / 2 n ) · f REF (4)

【0012】(4)式で表されるように、図13に示す
DDSとの併用によるPLL周波数シンセサイザのステ
ップ周波数はfREF /2n であり、基本的なPLL周波
数シンセサイザのステップ周波数fREF の1/2n 倍と
なっている。基本的なPLL周波数シンセサイザと同じ
ステップ周波数を実現する場合、基準信号の周波数を基
本的なPLL周波数シンセサイザの2n 倍にできるの
で、周波数切替を高速に行うことができる。
As expressed by the equation (4), the step frequency of the PLL frequency synthesizer used in combination with the DDS shown in FIG. 13 is f REF / 2n , and the step frequency f REF of the basic PLL frequency synthesizer is It is 1/2 n times. When realizing the same step frequency as that of the basic PLL frequency synthesizer, the frequency of the reference signal can be made 2 n times that of the basic PLL frequency synthesizer, so that frequency switching can be performed at high speed.

【0013】DDSとの併用によるPLL周波数シンセ
サイザのもうひとつの例を図14に示す。図14におい
て41はDDS、42は位相比較器、43はループフィ
ルタ、44はVCO、46は基準周波数入力端子、47
は出力端子、52は分周器を示している。
FIG. 14 shows another example of a PLL frequency synthesizer used in combination with a DDS. 14, 41 is a DDS, 42 is a phase comparator, 43 is a loop filter, 44 is a VCO, 46 is a reference frequency input terminal, 47
Indicates an output terminal, and 52 indicates a frequency divider.

【0014】図14に示すDDSとの併用によるPLL
周波数シンセサイザは、基本的なPLL周波数シンセサ
イザの分周器を、分周比Bの分周器52とDDS41に
置き換えた構成である。DDS41を構成するアキュム
レータのビット数をn、入力データをNとすると、DD
Sの入力、出力周波数の関係は(1)式で表されるの
で、DDSは分周比(2n /N)の分数分周比分周器と
して見ることが出来る。従って図13に示すDDSとの
併用によるPLL周波数シンセサイザの出力周波数f
OUT は次のようになる。 fOUT =B・(2n /N)・fREF (5)
[0014] PLL using together with DDS shown in FIG.
The frequency synthesizer has a configuration in which the frequency divider of the basic PLL frequency synthesizer is replaced with a frequency divider 52 having a frequency division ratio B and a DDS 41. Assuming that the number of bits of the accumulator constituting the DDS 41 is n and the input data is N, DD
Since the relationship between the input and output frequencies of S is expressed by equation (1), the DDS can be viewed as a fractional frequency divider with a frequency division ratio (2 n / N). Therefore, the output frequency f of the PLL frequency synthesizer in combination with the DDS shown in FIG.
OUT looks like this: f OUT = B · (2 n / N) · f REF (5)

【0015】(5)式で表されるように、図14に示す
DDSとの併用によるPLL周波数シンセサイザのステ
ップ周波数はfREF /Nであり、基本的なPLL周波数
シンセサイザのステップ周波数fREF の1/N倍となっ
ている。基本的なPLL周波数シンセサイザと同じステ
ップ周波数を実現する場合、基準信号の周波数を基本的
なPLL周波数シンセサイザのN倍にできるので、周波
数切替を高速に行うことができる。
As expressed by the equation (5), the step frequency of the PLL frequency synthesizer used in combination with the DDS shown in FIG. 14 is f REF / N, which is 1 of the step frequency f REF of the basic PLL frequency synthesizer. / N times. When realizing the same step frequency as the basic PLL frequency synthesizer, the frequency of the reference signal can be set to N times the frequency of the basic PLL frequency synthesizer, so that the frequency switching can be performed at high speed.

【0016】[0016]

【発明が解決しようとする課題】上述の従来のダイレク
ト・デジタル・シンセサイザでは、ROMのデータのア
クセスに時間がかかり、これがシンセサイザの高周波化
の妨げになるという問題があった。また、回路規模も大
きく、消費電力が大きいという問題もあった。
In the above-mentioned conventional direct digital synthesizer, there is a problem that it takes time to access data in the ROM, which hinders the high frequency of the synthesizer. There is also a problem that the circuit scale is large and the power consumption is large.

【0017】一方、Dラッチの最上位ビットから出力を
取り出すダイレクト・デジタル・シンセサイザでは、周
波数設定データNが2m (mは整数)以外の時には、出
力パルス幅やパルス間隔が周期的に変わり、原理的に大
きなスプリアス(不要波)が発生するという問題があっ
た。
On the other hand, in a direct digital synthesizer that extracts an output from the most significant bit of the D latch, when the frequency setting data N is other than 2 m (m is an integer), the output pulse width and pulse interval periodically change. There is a problem that large spurious (unwanted waves) are generated in principle.

【0018】さらに、従来のダイレクト・デジタル・シ
ンセサイザでは、位相の数値計算に用いるアキュムレー
タの回路規模が大きいという問題がある。またアキュム
レータはクロック周波数で動作させる必要があり、クロ
ック周波数を高くすると消費電力が大きくなる問題があ
った。
Further, in the conventional direct digital synthesizer, there is a problem that the circuit scale of an accumulator used for numerical calculation of a phase is large. In addition, the accumulator needs to operate at the clock frequency, and there is a problem that the power consumption increases when the clock frequency is increased.

【0019】本発明は、このような従来の問題を解消す
るためになされたもので、ROM及びアキュムレータを
用いることなく等間隔に並んだ出力パルスを発生する、
直接合成方式の周波数シンセサイザを提供することを目
的としている。
The present invention has been made to solve such a conventional problem, and generates output pulses arranged at equal intervals without using a ROM and an accumulator.
An object of the present invention is to provide a frequency synthesizer of a direct synthesis system.

【0020】また、従来のDDSとの併用によるPLL
周波数シンセサイザでは、DDSのスプリアスレベルが
高く、これがPLLの出力信号にスプリアスを発生させ
る原因になっていた。また、DDSは回路規模が大き
く、消費電力が大きいという問題があった。
Further, a PLL which is used in combination with a conventional DDS
In the frequency synthesizer, the spurious level of the DDS is high, which has caused spuriousness in the output signal of the PLL. Further, the DDS has a problem that the circuit scale is large and the power consumption is large.

【0021】本発明はこのような従来の問題を解決する
ためになされたもので、原理的にスプリアスを発生せ
ず、高速低消費電力である本発明の直接合成方式の周波
数シンセサイザをPLL周波数シンセサイザに適用する
ことで、スプリアス成分の小さい出力信号が得られ、低
消費電力でありながら、高速周波数切替が可能なPLL
周波数シンセサイザを提供することを目的としている。
The present invention has been made to solve such a conventional problem. The direct synthesis type frequency synthesizer of the present invention, which does not generate spurious signals in principle and consumes high speed and consumes low power, is a PLL frequency synthesizer. , A low spurious component output signal is obtained, and a low power consumption, high speed frequency switchable PLL
It is intended to provide a frequency synthesizer.

【0022】[0022]

【課題を解決するための手段】本発明の直接合成方式の
周波数シンセサイザは、従来のダイレクト・デジタル・
シンセサイザにおけるアキュムレータの動作を積分器及
びコンパレータを用いたアナログ回路に置き換えること
で、動作周波数の高周波化、低消費電力化を図ると同時
に、分周器出力で前記積分器をリセットすることで完全
に分周器に同期した積分動作を実現し、アナログ回路の
不確実性より生ずる周波数のドリフトを抑えることを最
も主要な特徴とする。従来のダイレクト・デジタル・シ
ンセサイザとは、アキュムレータ、ROMを用いないこ
とが異なる。ROMを用いないことも、周波数シンセサ
イザの動作周波数の高周波化、低消費電力化に効果があ
る。また、アキュムレータの累積加算動作における階段
状の値の変化と異なり、積分器の鋸波状波は原理的に等
間隔に並ぶので、積分器出力があるスレッショルド電圧
を超えるタイミングも等間隔となり、位相にジッタのな
いシンセサイザ出力が得られる。さらに、アキュムレー
タが2の倍数の周期の動作に限られるのに対し、本発明
の積分器では任意整数の周期の動作が可能であり、従来
のダイレクト・デジタル・シンセサイザの設定可能周波
数よりも任意性の高い周波数設定が可能である。
SUMMARY OF THE INVENTION A direct synthesis type frequency synthesizer according to the present invention comprises a conventional direct digital synthesizer.
By replacing the operation of the accumulator in the synthesizer with an analog circuit using an integrator and a comparator, the operating frequency can be increased and the power consumption can be reduced.At the same time, the integrator can be completely reset by resetting the output of the divider. The most important feature is to realize the integration operation synchronized with the frequency divider and to suppress the frequency drift caused by the uncertainty of the analog circuit. It differs from the conventional direct digital synthesizer in that no accumulator and ROM are used. Not using a ROM is also effective in increasing the operating frequency of the frequency synthesizer and reducing power consumption. Also, unlike the change of the step-like value in the accumulator's cumulative addition operation, the sawtooth waves of the integrator are arranged at equal intervals in principle, so the timing at which the integrator output exceeds a certain threshold voltage is also equal, and the phase is equal to the phase. A synthesizer output without jitter can be obtained. Further, while the accumulator is limited to the operation of a cycle of a multiple of 2, the integrator of the present invention can operate at an arbitrary integer period, and is more arbitrary than the settable frequency of the conventional direct digital synthesizer. High frequency setting is possible.

【0023】また、本発明のPLL周波数シンセサイザ
は、本発明の直接合成方式の周波数シンセサイザを基準
信号とする構成により、あるいはVCOの出力を本発明
の直接合成方式の周波数シンセサイザを介して位相比較
器に入力する構成により、直接合成方式の周波数シンセ
サイザに分数分周比の分周器としての動作を行わせ、従
来よりも基準信号の周波数を高く、分周数を低くするこ
とにより、高速周波数切替が可能であることを最も主要
な特徴とする。従来のDDSとの併用によるPLL周波
数シンセサイザとは、スプリアスレベルが大きく消費電
力が大きいDDSを使わないことが異なり、簡単な構成
で高速周波数切替が可能なPLL周波数シンセサイザを
実現できる。
Also, the PLL frequency synthesizer of the present invention has a configuration in which the frequency synthesizer of the direct synthesis system of the present invention is used as a reference signal, or the output of a VCO is converted to a phase comparator via the frequency synthesizer of the direct synthesis system of the present invention. High-speed frequency switching by making the frequency synthesizer of the direct synthesis system operate as a frequency divider with a fractional frequency division ratio. Is the most important feature. Unlike a PLL frequency synthesizer that is used in combination with a conventional DDS, it does not use a DDS that has a large spurious level and a large power consumption, and can realize a PLL frequency synthesizer that can perform high-speed frequency switching with a simple configuration.

【0024】[0024]

【発明の実施の形態】本発明の直接合成方式の周波数シ
ンセサイザは、Nに比例した傾きで出力電圧が増加する
動作、または(N−M)に比例した傾きで出力電圧が増
加する動作をする積分器と、積分器の出力電圧とスレッ
ショルド電圧とを比較するコンパレータと、このコンパ
レータの出力をトリガとするマルチバイブレータと、コ
ンパレータの出力をデータとして入力し、前記クロック
をトリガとして入力し、出力を前記積分器の制御入力に
送出するD−FFと、前記クロックのパルスをM分周
し、出力を前記積分器のリセット入力に送出する分周器
と、から構成される。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The direct synthesis type frequency synthesizer of the present invention operates to increase the output voltage with a slope proportional to N or to increase the output voltage with a slope proportional to (N−M). An integrator, a comparator for comparing the output voltage of the integrator with the threshold voltage, a multivibrator for triggering the output of the comparator, inputting the output of the comparator as data, inputting the clock as a trigger, inputting the output, It is composed of a D-FF for sending to the control input of the integrator, and a frequency divider for dividing the clock pulse by M and sending the output to the reset input of the integrator.

【0025】本発明のPLL周波数シンセサイザは、基
準電圧を分数分周比で分周する本発明の直接合成方式の
周波数シンセサイザと、この出力信号を入力する位相比
較器と、位相比較器の出力を積分するループフィルタ
と、ループフィルタの出力電圧で制御されるVCOと、
VCOの出力を分周し出力を前記位相比較器に送出する
分周器と、から構成される。また、基準電圧を入力する
位相比較器と、位相比較器の出力を積分するループフィ
ルタと、ループフィルタの出力電圧で制御されるVCO
と、VCOの出力を分周する分周器と、分周器出力を入
力し出力を前記位相比較器に送出する本発明の直接合成
方式の周波数シンセサイザと、から構成される。
The PLL frequency synthesizer of the present invention comprises a direct synthesis frequency synthesizer of the present invention for dividing a reference voltage by a fractional dividing ratio, a phase comparator for inputting the output signal, and an output of the phase comparator. A loop filter for integration, a VCO controlled by an output voltage of the loop filter,
A frequency divider for dividing the output of the VCO and sending the output to the phase comparator. A phase comparator for inputting a reference voltage; a loop filter for integrating an output of the phase comparator; and a VCO controlled by an output voltage of the loop filter.
And a frequency divider that divides the output of the VCO, and a frequency synthesizer of the present invention that receives the output of the divider and sends the output to the phase comparator.

【0026】図1は本発明第一の実施例を示す図であ
る。この図において数字符号1はオペアンプ、2は抵抗
器、3はコンデンサ、4はコンパレータ、5はスイッ
チ、6はインバータ、7はANDゲート、8、9は制御
入力の論理レベルがローの場合にGND側に切り替わる
スイッチ、10、11はDAC、12は出力電圧を初期
値に戻すリセット入力と積分の時定数を切り換える制御
入力を備えた積分器、13はD−FF、14はANDゲ
ート、15はワンショット・マルチバイブレータ、16
は分周比Mの分周器、17、18はデータ入力端子、1
9はスレッショルド電圧入力端子、20はクロック入力
端子、21は出力端子を表している。
FIG. 1 is a view showing a first embodiment of the present invention. In this figure, numeral 1 is an operational amplifier, 2 is a resistor, 3 is a capacitor, 4 is a comparator, 5 is a switch, 6 is an inverter, 7 is an AND gate, and 8 and 9 are GND when the logic level of the control input is low. Switches, 10 and 11 are DACs, 12 is an integrator having a reset input for returning the output voltage to an initial value and a control input for switching the time constant of integration, 13 is a D-FF, 14 is an AND gate, and 15 is an AND gate. One-shot multivibrator, 16
Is a frequency divider having a frequency division ratio M, 17 and 18 are data input terminals, 1
9 denotes a threshold voltage input terminal, 20 denotes a clock input terminal, and 21 denotes an output terminal.

【0027】本発明の周波数シンセサイザは、Mを2の
倍数に設定した場合、設定データN、ビット数n=lo
2 Mのアキュムレータと大変似た動作をする。また、
Mが2の倍数でない場合でも、アキュムレータの機能を
拡張した動作をする。
In the frequency synthesizer of the present invention, when M is set to a multiple of 2, the set data N and the number of bits n = lo
It works very similar to a g 2 M accumulator. Also,
Even if M is not a multiple of two, the operation of expanding the function of the accumulator is performed.

【0028】図2はN=3、M=8の場合の本発明第一
の実施例の動作を示すタイムチャートである。図2にお
いて(a)はクロック、(b)は分周器16出力、
(c)はD−FF13出力、(d)は積分器12出力、
(e)はコンパレータ4出力、(f)はワンショット・
マルチバイブレータ15出力を表す。また、参考のため
図2(d)には、設定データN=3、ビット数n=lo
2 M=3のアキュムレータの値を、点線の階段状波形
として示している。
FIG. 2 is a time chart showing the operation of the first embodiment of the present invention when N = 3 and M = 8. In FIG. 2, (a) is a clock, (b) is an output of a frequency divider 16,
(C) is the D-FF 13 output, (d) is the integrator 12 output,
(E) is a comparator 4 output, (f) is a one-shot
Represents the output of the multivibrator 15. For reference, FIG. 2D shows setting data N = 3 and bit number n = lo.
The value of the accumulator of g 2 M = 3 is shown as a dotted step waveform.

【0029】積分器12はNに比例した傾き、あるいは
(N−M)に比例した傾きでその出力電圧を変化する。
この傾きの選択は、D−FF13の出力によって制御さ
れる。また、積分器12は分周器16の出力信号によっ
てその出力電圧をリセットされる。スイッチ8、9は制
御入力がハイの時DAC側を選択し、ローの時接地側を
選択するものとする。初め、スイッチ8は接地側に、ス
イッチ9はDAC側を選択し、積分器12はある電圧V
r を初期値としてNに比例した傾きでその出力電圧を変
化(増加)させる。コンパレータ4はその出力がスレッ
ショルド電圧Vsを超えると出力論理レベルをハイに反
転し、D−FF13はこの後初めて入力されるクロック
パルスに同期して出力論理レベルをハイに反転する。D
−FF13の出力がハイになるとスイッチ8がDAC1
0側に切り替わり、積分器12は(N−M)に比例した
傾きで出力電圧を変化させるようになる。なお、D−F
F13の出力は前記アキュムレータのオーバーフロー信
号を1クロック遅延させた信号と一致する。設定データ
をN<Mとすれば次のクロックパルスが入力される時間
までに積分器12出力は前記スレッショルド電圧Vs
り低くなり、クロックパルスの入力に同期してD−FF
13は反転して元の論理レベルローに戻る。ANDゲー
ト14は、D−FF13が論理レベルハイを出力する期
間を確実に1クロックで終了させる目的と、コンパレー
タ4出力の立ち下がり時に発生する不要なジッタによる
ワンショット・マルチバイブレータ15の誤動作を防ぐ
目的でD−FF13の前段に挿入されている。しかし原
理的にはANDゲート14は挿入する必要はない。スレ
ッショルド電圧Vs をVr <Vs <Vr +VM-N (ここ
でVM-N は積分器12においてM−Nに比例した傾きで
1クロック周期間積分した時に、変化する電圧)の範囲
内に設定すれば、積分器12は、クロックM周期分の時
間内に、クロック(M−N)周期分の期間Nに比例した
傾きで電圧が増加し、クロックN周期分の期間(N−
M)に比例した傾きで電圧が増加する動作を繰り返す。
The integrator 12 changes its output voltage with a slope proportional to N or a slope proportional to (N−M).
The selection of the inclination is controlled by the output of the D-FF 13. The output voltage of the integrator 12 is reset by the output signal of the frequency divider 16. The switches 8 and 9 select the DAC side when the control input is high, and select the ground side when the control input is low. First, the switch 8 selects the ground side, the switch 9 selects the DAC side, and the integrator 12 selects a certain voltage V.
The output voltage is changed (increased) with a gradient proportional to N with r as an initial value. The comparator 4 inverts the output logic level to high when the output exceeds the threshold voltage Vs, and the D-FF 13 inverts the output logic level to high for the first time in synchronization with the input clock pulse. D
When the output of the FF 13 becomes high, the switch 8
Switching to the 0 side causes the integrator 12 to change the output voltage with a slope proportional to (N−M). In addition, DF
The output of F13 coincides with the signal obtained by delaying the accumulator overflow signal by one clock. Integrator 12 outputs the configuration data to up to N <M Tosureba time the next clock pulse is inputted is lower than the threshold voltage V s, D-FF in synchronization with the input clock pulse
13 is inverted and returns to the original logic level low. The AND gate 14 is for the purpose of ensuring that the period in which the D-FF 13 outputs the logic level high ends with one clock, and for preventing the malfunction of the one-shot multivibrator 15 due to unnecessary jitter generated when the output of the comparator 4 falls. It is inserted before the D-FF 13 for the purpose. However, in principle, the AND gate 14 need not be inserted. The threshold voltage V s is set within the range of V r <V s <V r + V MN (where V MN is a voltage that changes when the integrator 12 integrates for one clock cycle with a gradient proportional to M−N). Then, the integrator 12 increases the voltage within the period of the clock M period with a gradient proportional to the period N of the clock (M−N) period, and the period (N−
The operation of increasing the voltage with a gradient proportional to M) is repeated.

【0030】積分動作が理想的に行われると仮定すれ
ば、M周期間の電圧の変化量はN・(M−N)+(N−
M)・N=0の関係が成り立つので、クロックM周期分
の時間経過後に、積分器の出力電圧は元の電圧に戻るこ
とになる。この場合のD−FF13、あるいはワンショ
ット・マルチバイブレータ15の出力信号の平均周波数
は、次式で表される。 fOUT =(N/M)・fCLK (6)
Assuming that the integration operation is ideally performed, the amount of change in voltage during M periods is N は (M−N) + (N−
Since the relationship of M) · N = 0 holds, the output voltage of the integrator returns to the original voltage after the lapse of the time of M clock cycles. The average frequency of the output signal of the D-FF 13 or the one-shot multivibrator 15 in this case is expressed by the following equation. f OUT = (N / M) · f CLK (6)

【0031】しかしながら、積分器12はアナログ回路
で構成されており、積分器の非直線性などにより積分器
の時定数が理想の値から僅かにはずれると考えられ、出
力周波数も(1)式から僅かにはずれると考えられる。
この様な出力周波数のドリフトを防ぐために、分周器1
6により定期的に積分器12をリセットする。分周器1
6は、設定データMとクロックが入力され、クロックM
周期分の時間内に1回、クロックに同期し、パルス幅が
クロック周期に一致したパルスを出力する。積分器12
は、分周器16からのパルスを受け取ると出力電圧をリ
セットし、1クロック後常に同じ電圧Vr から積分動作
を開始する。ここで、積分器12の出力電圧のリセット
はスイッチ5がコンデンサ3の電荷をリークすることに
より行われる。またリセット期間中はインバータ6の出
力レベルがローとなり、スイッチ8、9はGND側に切
り替わる。分周器16による積分器12のリセット動作
により、積分器12の不完全性やDAC10、11の誤
差に起因する出力周波数のドリフトはMクロック周期の
時間毎に修正されるので、同時間内に出力パルスの欠
損、超過が起こるほど積分器の精度が悪くない限り、D
−FF13、あるいはワンショット・マルチバイブレー
タ15の出力信号の周波数は(6)式となる。
However, the integrator 12 is constituted by an analog circuit, and it is considered that the time constant of the integrator slightly deviates from an ideal value due to the non-linearity of the integrator, and the output frequency is also obtained from the equation (1). It is thought to be slightly off.
In order to prevent such output frequency drift, the frequency divider 1
6 resets the integrator 12 periodically. Divider 1
6 receives the setting data M and the clock, and outputs the clock M
A pulse whose pulse width coincides with the clock cycle is output once in synchronization with the clock within the period. Integrator 12
Resets the output voltage receives a pulse from the frequency divider 16, starts the integrating operation from always one clock after the same voltage V r. Here, the reset of the output voltage of the integrator 12 is performed by the switch 5 leaking the charge of the capacitor 3. During the reset period, the output level of the inverter 6 becomes low, and the switches 8 and 9 are switched to the GND side. The reset operation of the integrator 12 by the frequency divider 16 corrects the output frequency drift caused by the incompleteness of the integrator 12 and the error of the DACs 10 and 11 every M clock periods. Unless the accuracy of the integrator is so bad that the output pulse is lost or exceeded, D
The frequency of the output signal of the FF 13 or the one-shot multivibrator 15 is given by the following equation (6).

【0032】なお、ワンショット・マルチバイブレータ
15を、双安定・マルチバイブレータ(T・FF)に置
き換えると、(6)式の1/2の周波数で、デューティ
比50%の方形波を得ることも可能である。
When the one-shot multivibrator 15 is replaced with a bistable multivibrator (TFF), a square wave having a duty ratio of 50% can be obtained at a frequency of 1/2 of the equation (6). It is possible.

【0033】図3は本発明第一の実施例を個別部品によ
り実現化した試作の各部の波形を示す図である。クロッ
ク周波数fCLK =1MHz、設定データはM=8、N=
3である。本試作では、DACの精度と出力信号のスプ
リアスレベルの関係を調べるために、図1におけるDA
C10、11のかわりに2個のプログラマブル電源を使
用した。プログラマブル電源の出力電圧はそれぞれVM
=2.000V、VN =0.750Vに設定した。図3において
(a)はクロック、(b)は分周器16出力、(c)は
積分器12出力、(d)はワンショット・マルチバイブ
レータ15の代わりに置き換えたT−FFの出力電圧を
表示している。分周器16は、クロックM=8周期分の
時間内に1回、クロックに同期し、パルス幅がクロック
周期に一致したパルスを出力している。積分器12は、
分周器16のパルスによってリセットされ、この期間中
は一定電圧を出力している。積分器12の出力波形
(c)のうち、右上がりの直線の傾きは設定データN=
3に比例し、右下がりの直線の傾きはN−M=−5に比
例している。右下がりの直線は必ず1クロック周期分の
長さになるため、右上がりの直線は等間隔に並ぶ。コン
パレータにより右上りの直線とスレッショルド電圧を比
較し、この出力でT−FFをトリガした波形が(d)で
ある。T−FFの出力波形はデューティ比50%の矩形
波となっている。
FIG. 3 is a diagram showing waveforms of respective parts of a prototype manufactured by realizing the first embodiment of the present invention using individual components. Clock frequency f CLK = 1 MHz, setting data M = 8, N =
3. In this prototype, in order to investigate the relationship between the accuracy of the DAC and the spurious level of the output signal, the DA in FIG.
Two programmable power supplies were used instead of C10 and C11. The output voltage of each programmable power supply is V M
= 2.000V and V N = 0.750V. In FIG. 3, (a) shows the clock, (b) shows the output of the frequency divider 16, (c) shows the output of the integrator 12, and (d) shows the output voltage of the T-FF replaced with the one-shot multivibrator 15. it's shown. The frequency divider 16 outputs a pulse whose pulse width coincides with the clock cycle once in synchronism with the clock once within the time of the clock M = 8 cycles. The integrator 12
It is reset by the pulse of the frequency divider 16 and outputs a constant voltage during this period. In the output waveform (c) of the integrator 12, the inclination of the straight line rising to the right is represented by the setting data N =
3 and the slope of the downward-sloping straight line is proportional to N−M = −5. Since the downward-sloping straight line always has the length of one clock cycle, the upward-sloping straight lines are arranged at equal intervals. The comparator compares the upper right straight line with the threshold voltage, and the waveform that triggered the T-FF with this output is (d). The output waveform of the T-FF is a rectangular wave with a duty ratio of 50%.

【0034】図4、図5は本発明第一の実施例を実現化
した試作の出力スペクトルを示す図である。設定データ
はM=8、N=3である。図4はプログラマブル電源の
出力電圧をそれぞれVM =2.000V、VN =0.750Vに設定
した場合のスペクトルである。マーカで示した基本波
((6)式の1/2の周波数=187.5kHz)とその高調波
以外のスプリアス(不要波)成分のレベルは、最大でも
−59dBcである。一方、図5は同じ条件でプログラ
マブル電源の出力電圧のVN を0.750VからVN =0.725V
に故意にずらした場合のスペクトルである。これは、D
AC11の出力電圧が理想的な電圧(0.750V)から3.3
%ずれていることに相当する。スプリアス成分の最大レ
ベルは−30dBcに悪化しているものの、マーカで示
した基本波の周波数は図4での基本波と一致している。
これは、分周器16による積分器12のリセット動作に
より、アナログ部分の不完全性に起因する出力周波数の
ドリフトがM=8クロック周期の時間毎に修正されてい
る結果である。本実験では、M=8、N=3、VM =2.
000Vとした場合、0.700V<VN <0.774Vの広い電圧範囲
内で(6)式の1/2の周波数を基本波とする出力信号
が得られた。
FIGS. 4 and 5 are graphs showing the output spectrum of a prototype which realizes the first embodiment of the present invention. The setting data is M = 8, N = 3. Figure 4 is a spectrum at an output voltage of the programmable power supply V M = 2.000V, respectively, to V N = 0.750V. The level of the spurious (unwanted wave) component other than the fundamental wave (1/2 frequency of equation (6) = 187.5 kHz) and its harmonic wave indicated by the marker is at most -59 dBc. On the other hand, FIG. 5 shows that the output voltage V N of the programmable power supply is changed from 0.750 V to V N = 0.725 V under the same conditions.
Is a spectrum when intentionally shifted. This is D
The output voltage of AC11 is 3.3 from ideal voltage (0.750V).
This is equivalent to a shift of%. Although the maximum level of the spurious component has deteriorated to −30 dBc, the frequency of the fundamental wave indicated by the marker matches the fundamental wave in FIG.
This is a result of the drift operation of the output frequency caused by the incompleteness of the analog part being corrected every M = 8 clock periods by the reset operation of the integrator 12 by the frequency divider 16. In this experiment, M = 8, N = 3 , V M = 2.
In the case of 000 V, an output signal having a fundamental frequency of 1/2 of the equation (6) was obtained within a wide voltage range of 0.700 V <V N <0.774 V.

【0035】図6は本発明第一の実施例を実現化した試
作において、プログラマブル電源の電圧VN と本試作器
の出力信号に含まれるスプリアスレベルとの関係を示し
ている。これを元に、本周波数シンセサイザのアナログ
部の精度とスプリアスレベルの関係を概算することがで
きる。例えば、本試作器のスプリアスレベルを−40d
Bc以下に抑えたい場合、VN を0.746V〜0.755Vの範囲
で与える必要があることが図6から読みとれるが、これ
はVN を約0.6 %の精度で与えることができるようにD
ACを設計する必要があることを意味している。なお、
図6に示したスプリアスレベルは、動作原理の確認のた
めに個別部品を組み合わせて実現した試作での測定結果
であり、最良の場合でもスプリアスレベルは−59dB
cであったが、本発明の周波数シンセサイザは原理的に
はスプリアスを発生しない構成であり、注意深く実現化
すればスプリアスレベルをさらに小さくすることが可能
だと考えられる。
FIG. 6 shows the relationship between the voltage V N of the programmable power supply and the spurious level included in the output signal of the prototype in a trial production realizing the first embodiment of the present invention. Based on this, it is possible to roughly estimate the relationship between the accuracy of the analog section of the present frequency synthesizer and the spurious level. For example, the spurious level of this prototype is -40d
If it is desired to suppress the Bc below, it is necessary to provide a V N in the range of 0.746V~0.755V can take readings from Figure 6, which, as can be provided in about 0.6% accuracy the V N D
This means that the AC needs to be designed. In addition,
The spurious level shown in FIG. 6 is a measurement result of a prototype manufactured by combining individual components to confirm the operation principle, and the spurious level is -59 dB even in the best case.
However, in principle, the frequency synthesizer of the present invention does not generate spurious signals, and it is considered that the spurious signal level can be further reduced if realized carefully.

【0036】図7は本発明第二の実施例を示す図であ
る。この図において数字符号4はコンパレータ、6はイ
ンバータ、7はANDゲート、13はD−FF、14は
ANDゲート、15はワンショット・マルチバイブレー
タ、16は分周比Mの分周器、17、18はデータ入力
端子、19はスレッショルド電圧入力端子、20はクロ
ック入力端子、21は出力端子、22はコンデンサ、2
3はスイッチ、24、25はANDゲート、26、27
は設定データに比例した電流を流し出す、または流し込
む電流スイッチ、28は出力電圧を初期値に戻すリセッ
ト入力と積分の時定数を切り換える制御入力を備えた積
分器、を表している。
FIG. 7 is a view showing a second embodiment of the present invention. In this figure, numeral 4 is a comparator, 6 is an inverter, 7 is an AND gate, 13 is a D-FF, 14 is an AND gate, 15 is a one-shot multivibrator, 16 is a frequency divider having a division ratio M, 17, 18 is a data input terminal, 19 is a threshold voltage input terminal, 20 is a clock input terminal, 21 is an output terminal, 22 is a capacitor,
3 is a switch, 24 and 25 are AND gates, 26 and 27
Represents a current switch for flowing or flowing a current proportional to the setting data, and 28 represents an integrator having a reset input for returning an output voltage to an initial value and a control input for switching a time constant of integration.

【0037】本発明第二の実施例は、第一の実施例の積
分器12を、積分器28に置き換えた構成である。積分
器28は、電流スイッチ26、27、コンデンサ22、
スイッチ23、インバータ6、ANDゲート7、24、
25から構成される。電流スイッチ26から流れ出る電
流と、電流スイッチ27に流れ込む電流の差し引きの電
流がコンデンサ22に流れ込むことにより、コンデンサ
22の両端の電圧が設定されたデータに従った時定数で
変化する。積分器28のリセットはスイッチ23がコン
デンサ22の電荷をリークすることにより行われる。リ
セット期間中はインバータ6の出力レベルがローとな
り、ANDゲート24、25の出力レベルもローとなる
ので、電流スイッチ26、27の出力電流はゼロとな
る。
The second embodiment of the present invention has a configuration in which the integrator 12 of the first embodiment is replaced with an integrator 28. The integrator 28 includes current switches 26 and 27, a capacitor 22,
Switch 23, inverter 6, AND gates 7, 24,
25. By subtracting the current flowing out of the current switch 26 and the current flowing in the current switch 27 into the capacitor 22, the voltage across the capacitor 22 changes with a time constant according to the set data. The reset of the integrator 28 is performed by the switch 23 leaking the charge of the capacitor 22. During the reset period, the output level of the inverter 6 is low and the output levels of the AND gates 24 and 25 are also low, so that the output currents of the current switches 26 and 27 become zero.

【0038】D−FF13の出力は積分器28の時定数
を制御し、積分器28の出力電圧は、D−FF13の出
力レベルがローの時Nに比例して変化し、ハイの時に
(N−M)に比例して変化する。このように積分器28
は本発明第一の実施例の積分器12と同等の機能を持
つ。積分器28は積分器12と比べ、オペアンプを使用
しないためスルーレートの大きい積分動作が可能である
点が挙げられる。従って、周波数シンセサイザとして
も、より高いクロック周波数での動作が可能である。
The output of the D-FF 13 controls the time constant of the integrator 28, and the output voltage of the integrator 28 changes in proportion to N when the output level of the D-FF 13 is low, and (N −M). Thus, the integrator 28
Has a function equivalent to that of the integrator 12 of the first embodiment of the present invention. The integrator 28 is different from the integrator 12 in that an operational amplifier is not used, so that an integration operation with a high slew rate is possible. Therefore, an operation at a higher clock frequency is also possible as a frequency synthesizer.

【0039】図8は本発明第三の実施例を示す図であ
る。この図において数字符号4はコンパレータ、6はイ
ンバータ、7はANDゲート、13はD−FF、14は
ANDゲート、15はワンショット・マルチバイブレー
タ、16は分周比Mの分周器、17、18はデータ入力
端子、19はスレッショルド電圧入力端子、20はクロ
ック入力端子、21は出力端子、22はコンデンサ、2
3はスイッチ、31はANDゲート、29、30は設定
データに比例した電流を流し込む電流スイッチ、32は
カレントミラー、33は出力電圧を初期値に戻すリセッ
ト入力と積分の時定数を切り換える制御入力を備えた積
分器、を表している。
FIG. 8 is a view showing a third embodiment of the present invention. In this figure, numeral 4 is a comparator, 6 is an inverter, 7 is an AND gate, 13 is a D-FF, 14 is an AND gate, 15 is a one-shot multivibrator, 16 is a frequency divider having a division ratio M, 17, 18 is a data input terminal, 19 is a threshold voltage input terminal, 20 is a clock input terminal, 21 is an output terminal, 22 is a capacitor,
3 is a switch, 31 is an AND gate, 29 and 30 are current switches for flowing a current proportional to the setting data, 32 is a current mirror, 33 is a reset input for returning the output voltage to the initial value, and a control input for switching the integration time constant. The integrator provided.

【0040】第二の実施例における電流スイッチ26及
び電流スイッチ27は同じ設定データに対して同じ絶対
値で逆極性の電流を発生する必要があるが、無調整で両
電流スイッチ間の相対精度を出すのは一般に難しい。そ
こで、本発明第四の実施例では、同じ極性の電流スイッ
チ29、30を用い、そのうち片方の電流出力をカレン
トミラー32により逆極性の電流に変換することによ
り、相対精度の良い逆極性の電流を発生させる。これに
より、クロックM周期の時間内に発生する可能性がある
瞬間周波数の平均周波数からのずれを小さく抑えること
ができるので、周波数シンセサイザの出力信号のスプリ
アスレベルを低く抑えることができる。
The current switch 26 and the current switch 27 in the second embodiment need to generate currents of the same absolute value and opposite polarity for the same setting data. It is generally difficult to put out. Therefore, in the fourth embodiment of the present invention, current switches 29 and 30 of the same polarity are used, and one of the current outputs is converted into a current of the opposite polarity by the current mirror 32, thereby providing a current of the opposite polarity with good relative accuracy. Generate. As a result, the deviation from the average frequency of the instantaneous frequency that may occur within the time period of the clock M period can be reduced, and the spurious level of the output signal of the frequency synthesizer can be reduced.

【0041】図8において、カレントミラー32は電流
スイッチ30に流れ込む電流Iと同じ値の電流をもう一
方のポートから流し出す。このカレントミラー32は制
御入力端子を持ち、インバータ6からの制御信号によ
り、流し出す電流をオン・オフする。分周器16がパル
スを出力している期間のみインバータ6の出力はローに
なり、この期間中カレントミラー32は出力電流をオフ
にする。出力として電流を流し出すタイプのカレントミ
ラーは、一般に動作速度が遅いpnpタイプのバイポー
ラトランジスタ、あるいはPMOSを必要とするが、設
定データNが一定の場合、電流スイッチ30は常に同じ
値の電流を流し込み続ける。従って、本周波数シンセサ
イザに定常動作をさせる限りではカレントミラー32の
動作速度は問題にならない。本周波数シンセサイザの設
定周波数を切り換える場合に、カレントミラー32の動
作速度が周波数シンセサイザの切替時間のネックとなる
可能性はある。
In FIG. 8, the current mirror 32 causes a current having the same value as the current I flowing into the current switch 30 to flow out from the other port. The current mirror 32 has a control input terminal, and turns on and off a current to flow out according to a control signal from the inverter 6. The output of the inverter 6 becomes low only while the frequency divider 16 is outputting a pulse, and during this period, the current mirror 32 turns off the output current. A current mirror of a type that outputs a current as an output generally requires a pnp type bipolar transistor or a PMOS having a low operation speed, but when the setting data N is constant, the current switch 30 always supplies a current of the same value. to continue. Therefore, the operating speed of the current mirror 32 does not matter as long as the frequency synthesizer performs a steady operation. When switching the set frequency of the present frequency synthesizer, the operating speed of the current mirror 32 may be a bottleneck in the switching time of the frequency synthesizer.

【0042】図9は本発明第四の実施例を示す図であ
る。この図において数字符号4はコンパレータ、6はイ
ンバータ、7はANDゲート、15はワンショット・マ
ルチバイブレータ、16は分周比Mの分周器、17、1
8はデータ入力端子、19はスレッショルド電圧入力端
子、20はクロック入力端子、21は出力端子、22は
コンデンサ、23はスイッチ、31はANDゲート、3
2はカレントミラー、55、56は電流出力型のDA
C、57、58、59はD−FF、60はインバータ、
61は出力電圧を初期値に戻すリセット入力と積分の時
定数を切り換える制御入力を備えた積分器、を表してい
る。
FIG. 9 is a view showing a fourth embodiment of the present invention. In this figure, numeral 4 indicates a comparator, 6 indicates an inverter, 7 indicates an AND gate, 15 indicates a one-shot multivibrator, 16 indicates a frequency divider having a division ratio M,
8 is a data input terminal, 19 is a threshold voltage input terminal, 20 is a clock input terminal, 21 is an output terminal, 22 is a capacitor, 23 is a switch, 31 is an AND gate, 3
2 is a current mirror, 55 and 56 are current output type DAs.
C, 57, 58, 59 are D-FFs, 60 is an inverter,
Reference numeral 61 denotes an integrator having a reset input for returning the output voltage to an initial value and a control input for switching a time constant of integration.

【0043】本発明第四の実施例は、第三の実施例にお
ける電流スイッチ29、30を、電流出力型DAC5
5、56に置き換えた構成である。DACのデータ入力
部にはD−FF57、58が備わっており、このうちD
−FF57に第三の実施例におけるD−FF13の役割
(二種類の積分時定数を切り換える役割)を負わせてい
る。
In the fourth embodiment of the present invention, the current switches 29 and 30 in the third embodiment are replaced by a current output type DAC5.
5 and 56. The data input section of the DAC is provided with D-FFs 57 and 58.
The role of the D-FF 13 in the third embodiment (the role of switching between two types of integration time constants) is assigned to the FF 57.

【0044】分周器16はMクロックが入力される時間
内に、クロックに同期しパルス幅がクロック周期分であ
るパルスを一つ出力する。分周器16がパルスを出力す
ると、インバータ60、ANDゲート7、ANDゲート
31の出力はすべてローとなり、次のクロックの入力と
同時に電流出力型DAC55の出力電流はゼロとなる。
一方、分周器16の出力はD−FF59にも入力される
ので、分周器16がパルスを出力した後、次のクロック
の入力と同時にインバータ6の出力はローとなりカレン
トミラー32の出力をオフとすると同時にスイッチ23
はオンになり、コンデンサ22はリークされる。すなわ
ち、分周器16がMクロック毎にパルスを出力し、その
1クロック後に積分器61がリセットされ、周波数の瞬
時的なずれを修正する。
The frequency divider 16 outputs one pulse having a pulse width corresponding to the clock period in synchronization with the clock during the time when the M clock is input. When the frequency divider 16 outputs a pulse, the outputs of the inverter 60, the AND gate 7, and the AND gate 31 all become low, and the output current of the current output DAC 55 becomes zero at the same time as the input of the next clock.
On the other hand, since the output of the frequency divider 16 is also input to the D-FF 59, after the frequency divider 16 outputs a pulse, the output of the inverter 6 becomes low at the same time as the input of the next clock, and the output of the current mirror 32 becomes low. Switch 23 at the same time as turning off
Is turned on, and the capacitor 22 is leaked. That is, the frequency divider 16 outputs a pulse every M clocks, and one clock after that, the integrator 61 is reset to correct an instantaneous frequency shift.

【0045】図10は本発明第五の実施例を示す図であ
る。この図において数字符号4はコンパレータ、13は
D−FF、14はANDゲート、15はワンショット・
マルチバイブレータ、16は分周比Mの分周器、17、
18はデータ入力端子、19はスレッショルド電圧入力
端子、42は位相比較器、43はループフィルタ、44
はVCO、46は基準信号入力端子、47は出力端子、
50は本発明の直接合成方式の周波数シンセサイザ、5
1は分周比Aの分周器、53は積分器を表している。
FIG. 10 is a view showing a fifth embodiment of the present invention. In this figure, numeral 4 indicates a comparator, 13 indicates a D-FF, 14 indicates an AND gate, and 15 indicates a one-shot.
A multivibrator, 16 is a frequency divider having a dividing ratio M, 17,
18 is a data input terminal, 19 is a threshold voltage input terminal, 42 is a phase comparator, 43 is a loop filter, 44
Is a VCO, 46 is a reference signal input terminal, 47 is an output terminal,
50 is a frequency synthesizer of the direct synthesis type of the present invention,
1 is a frequency divider having a frequency division ratio A, and 53 is an integrator.

【0046】図10に示すPLL周波数シンセサイザ
は、第一〜第四の実施例の直接合成方式の周波数シンセ
サイザ50を基準信号とするPLL周波数シンセサイザ
である。入力データをM、Nとすると、直接合成方式の
周波数シンセサイザ50は周波数fDSの信号を出力す
る。 fDS=(N/M)・fREF (7) 従ってPLL周波数シンセサイザの出力周波数fOUT
次式で表される。 fOUT =A・(N/M)・fREF (8)
The PLL frequency synthesizer shown in FIG. 10 is a PLL frequency synthesizer using the frequency synthesizer 50 of the first to fourth embodiments of the direct synthesis type as a reference signal. Assuming that the input data is M and N, the direct synthesizer frequency synthesizer 50 outputs a signal of the frequency f DS . f DS = (N / M) · f REF (7) Accordingly, the output frequency f OUT of the PLL frequency synthesizer is expressed by the following equation. f OUT = A · (N / M) · f REF (8)

【0047】(8)式で表されるように、図10に示す
PLL周波数シンセサイザのステップ周波数はfREF
Mであり、基本的なPLL周波数シンセサイザのステッ
プ周波数fREF の1/M倍となっている。基本的なPL
L周波数シンセサイザと同じステップ周波数を実現する
場合、基準信号の周波数を基本的なPLL周波数シンセ
サイザのM倍にできるので、周波数切替を高速に行うこ
とができる。本実施例のPLL周波数シンセサイザは、
従来のDDSとの併用によるPLL周波数シンセサイザ
と比較して、回路構成が簡単で、低消費電力である特徴
を持つ。さらに、従来のDDSとの併用によるPLL周
波数シンセサイザでは、DDSが原理的に発生するスプ
リアスがPLLの出力にもスプリアスを発生させるのに
対し、本実施例のPLL周波数シンセサイザでは、原理
的にはスプリアスを発生しない特徴を持つ。
As expressed by equation (8), the step frequency of the PLL frequency synthesizer shown in FIG. 10 is f REF /
M, which is 1 / M times the step frequency f REF of the basic PLL frequency synthesizer. Basic PL
When the same step frequency as that of the L frequency synthesizer is realized, the frequency of the reference signal can be M times that of the basic PLL frequency synthesizer, so that the frequency can be switched at high speed. The PLL frequency synthesizer of this embodiment is
Compared to a conventional PLL frequency synthesizer that is used in combination with a DDS, it has features that the circuit configuration is simpler and lower power consumption. Further, in the conventional PLL frequency synthesizer used in combination with the DDS, the spurious generated by the DDS in principle also generates the spurious in the output of the PLL. Has the characteristic of not generating

【0048】図11は本発明第六の実施例を示す図であ
る。この図において数字符号4はコンパレータ、13は
D−FF、14はANDゲート、15はワンショット・
マルチバイブレータ、16は分周比Mの分周器、17、
18はデータ入力端子、19はスレッショルド電圧入力
端子、42は位相比較器、43はループフィルタ、44
はVCO、46は基準信号入力端子、47は出力端子、
48は本発明の直接合成方式の周波数シンセサイザ、4
9は分周比Bの分周器、54は積分器を表している。
FIG. 11 is a view showing a sixth embodiment of the present invention. In this figure, numeral 4 indicates a comparator, 13 indicates a D-FF, 14 indicates an AND gate, and 15 indicates a one-shot.
A multivibrator, 16 is a frequency divider having a dividing ratio M, 17,
18 is a data input terminal, 19 is a threshold voltage input terminal, 42 is a phase comparator, 43 is a loop filter, 44
Is a VCO, 46 is a reference signal input terminal, 47 is an output terminal,
48 is a frequency synthesizer of the direct synthesis system of the present invention,
9 denotes a frequency divider having a frequency division ratio B, and 54 denotes an integrator.

【0049】図11に示すPLL周波数シンセサイザ
は、基本的なPLL周波数シンセサイザの分周器を、分
周比Bの分周器49と第一〜第四の実施例の直接合成方
式の周波数シンセサイザ48に置き換えた構成である。
入力データをM、Nとすると、直接合成方式の周波数シ
ンセサイザ48には周波数fOUT /Bの信号が入力さ
れ、次式の周波数fDSの信号を出力する。 fDS=(N/M)・fOUT /B (9) この信号が基準信号(fREF )に位相同期されるので、
PLL周波数シンセサイザの出力周波数fOUT は次式で
表される。 fOUT =B・(M/N)・fREF (10)
In the PLL frequency synthesizer shown in FIG. 11, a frequency divider of a basic PLL frequency synthesizer is composed of a frequency divider 49 having a frequency division ratio B and a frequency synthesizer 48 of the direct synthesis system of the first to fourth embodiments. This is the configuration replaced with
Assuming that the input data is M and N, the signal of the frequency f OUT / B is input to the frequency synthesizer 48 of the direct synthesis system, and the signal of the frequency f DS of the following equation is output. f DS = (N / M) · f OUT / B (9) Since this signal is phase-synchronized with the reference signal (f REF ),
The output frequency f OUT of the PLL frequency synthesizer is expressed by the following equation. f OUT = B · (M / N) · f REF (10)

【0050】(10)式で表されるように、図11に示
すPLL周波数シンセサイザのステップ周波数はfREF
/Nであり、基本的なPLL周波数シンセサイザのステ
ップ周波数fREF の1/N倍となっている。基本的なP
LL周波数シンセサイザと同じステップ周波数を実現す
る場合、基準信号の周波数を基本的なPLL周波数シン
セサイザのN倍にできるので、周波数切替を高速に行う
ことができる。本実施例のPLL周波数シンセサイザ
は、従来のDDSとの併用によるPLL周波数シンセサ
イザと比較して、回路構成が簡単で、低消費電力である
特徴を持つ。さらに、従来のDDSとの併用によるPL
L周波数シンセサイザでは、DDSが原理的に発生する
スプリアスがPLLの出力にもスプリアスを発生させる
のに対し、本実施例のPLL周波数シンセサイザでは、
原理的にはスプリアスを発生しない特徴を持つ。
[0050] (10) as represented by formula, the step frequency of the PLL frequency synthesizer shown in FIG. 11 f REF
/ N, which is 1 / N times the step frequency f REF of the basic PLL frequency synthesizer. Basic P
When realizing the same step frequency as that of the LL frequency synthesizer, the frequency of the reference signal can be made N times that of the basic PLL frequency synthesizer, so that the frequency can be switched at high speed. The PLL frequency synthesizer of the present embodiment has features that the circuit configuration is simpler and lower power consumption than the PLL frequency synthesizer that is used in combination with the conventional DDS. Further, the PL combined with the conventional DDS
In the L frequency synthesizer, the spurious generated by the DDS in principle also generates the spurious in the output of the PLL. On the other hand, in the PLL frequency synthesizer of the present embodiment,
In principle, it has a feature that does not generate spurious.

【0051】[0051]

【発明の効果】本発明の直接合成方式の周波数シンセサ
イザは、DDSにおけるアキュムレータの動作を積分器
及びコンパレータを用いた簡単なアナログ回路で置き換
えた構成により高周波、低消費電力での動作が可能であ
る。分周器出力で前記積分器をリセットすることで完全
に分周器に同期した積分動作を実現し、アナログ回路の
不確実性より生ずる可能性がある周波数のドリフトが生
じない特徴がある。また、アキュムレータの累積加算動
作における階段状の値の変化と異なり、積分器の鋸波状
波は原理的に等間隔に並ぶので、積分器出力があるスレ
ッショルド電圧を超えるタイミングも等間隔となり、位
相にジッタのないシンセサイザ出力が得られる。すなわ
ちDDSで用いられていたROMを用いることなく位相
ジッタのないシンセサイザ出力が得られるが、このRO
Mを使用しない点もシンセサイザの高周波化、低消費電
力化に効果がある。さらに、アキュムレータが2の倍数
の周期の動作に限られるのに対し、本発明の積分器では
任意整数の周期の動作が可能であるので、本発明の周波
数シンセサイザはDDSの設定可能周波数よりも任意性
の高い周波数設定が可能である。DDSでは、十進数を
基本とする周波数のクロック(例えば10MHz )を入力
して、十進数を基本とする周波数ステップ(例えば10
0kHz )の出力信号を得ることは困難であるが、本発明
のシンセサイザは設定データMを十進数を基本とする値
に設定できる(例えばM=100)ので、クロック周波
数と出力信号の関係をより自由に設定できる利点があ
る。さらに、本周波数シンセサイザはフィードバック回
路を持たない直接合成方式であるため、DDSと同様に
高速周波数切替が可能である。
According to the frequency synthesizer of the direct synthesis type of the present invention, the operation of the accumulator in the DDS is replaced with a simple analog circuit using an integrator and a comparator, thereby enabling operation at high frequency and low power consumption. . By resetting the integrator at the output of the divider, an integration operation completely synchronized with the divider is realized, and there is a feature that frequency drift which may occur due to uncertainty of the analog circuit does not occur. Also, unlike the change of the step-like value in the accumulator's cumulative addition operation, the sawtooth waves of the integrator are arranged at equal intervals in principle, so the timing at which the integrator output exceeds a certain threshold voltage is also equal, and the phase is equal to the phase. A synthesizer output without jitter can be obtained. That is, a synthesizer output without phase jitter can be obtained without using the ROM used in the DDS.
The fact that M is not used is also effective in increasing the frequency of the synthesizer and reducing power consumption. Furthermore, while the accumulator is limited to the operation of a cycle of a multiple of 2, the integrator of the present invention can operate at an arbitrary integer cycle. Therefore, the frequency synthesizer of the present invention has an arbitrary frequency higher than the settable frequency of the DDS. Frequency setting with high flexibility is possible. In the DDS, a clock having a frequency based on a decimal number (for example, 10 MHz) is input, and a frequency step based on a decimal number (for example, 10 MHz) is input.
Although it is difficult to obtain an output signal of 0 kHz), the synthesizer of the present invention can set the setting data M to a value based on a decimal number (for example, M = 100). There is an advantage that it can be set freely. Further, since the present frequency synthesizer is a direct synthesis method having no feedback circuit, high-speed frequency switching can be performed similarly to DDS.

【0052】また、本発明のPLL周波数シンセサイザ
は、本発明の直接合成方式の周波数シンセサイザを基準
信号とする構成により、あるいはVCOの出力を本発明
の直接合成方式の周波数シンセサイザを介して位相比較
器に入力する構成により、同じステップ周波数を得る基
本的なPLL周波数シンセサイザよりも基準信号の周波
数を高くする事が可能となり、高速周波数切替が可能で
ある。従来のDDSとの併用によるPLL周波数シンセ
サイザとは、消費電力が大きく原理的にスプリアスを発
生するDDSを使わないことが異なり、簡単な構成で高
速周波数切替が可能な低消費電力のPLL周波数シンセ
サイザを実現できる。また、本発明の直接合成の周波数
シンセサイザは従来のDDSよりも周波数設定の自由度
が大きいので、本発明のPLL周波数シンセサイザは従
来のDDSとの併用によるPLL周波数シンセサイザに
比べてステップ周波数の自由度が大きくなる、またはP
LL内の分周比の自由度が大きくなる利点を持つ。
Further, the PLL frequency synthesizer of the present invention has a configuration in which the frequency synthesizer of the direct synthesis system of the present invention is used as a reference signal, or the output of a VCO is output from a phase comparator via the frequency synthesizer of the direct synthesis system of the present invention. , The frequency of the reference signal can be made higher than that of a basic PLL frequency synthesizer that obtains the same step frequency, and high-speed frequency switching is possible. A PLL frequency synthesizer that uses a conventional DDS in combination with a low frequency PLL synthesizer that consumes a large amount of power and does not use a DDS that generates spurious signals in principle is different from a conventional PLL frequency synthesizer. realizable. Further, since the frequency synthesizer of the present invention having direct synthesis has a greater degree of freedom in frequency setting than the conventional DDS, the PLL frequency synthesizer of the present invention has more freedom in the step frequency than the PLL frequency synthesizer used in combination with the conventional DDS. Becomes larger, or P
This has the advantage that the degree of freedom of the frequency division ratio in the LL is increased.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明第一の実施例を表す図である。FIG. 1 is a diagram showing a first embodiment of the present invention.

【図2】本発明第一の実施例の動作を表す図である。FIG. 2 is a diagram illustrating the operation of the first embodiment of the present invention.

【図3】本発明第一の実施例を実現化した試作の各部の
波形を示す図である。
FIG. 3 is a diagram showing waveforms of respective parts of a prototype that realizes the first embodiment of the present invention.

【図4】本発明第一の実施例を実現化した試作の出力ス
ペクトルを示す図である。
FIG. 4 is a diagram showing an output spectrum of a prototype that realizes the first embodiment of the present invention.

【図5】本発明第一の実施例を実現化した試作の出力ス
ペクトルを示す図である。
FIG. 5 is a diagram showing an output spectrum of a prototype that realizes the first embodiment of the present invention.

【図6】本発明第一の実施例を実現化した試作の設定電
圧とスプリアスレベルの関係を示す図である。
FIG. 6 is a diagram showing a relationship between a set voltage and a spurious level of a prototype in which the first embodiment of the present invention is realized.

【図7】本発明第二の実施例を表す図である。FIG. 7 is a diagram showing a second embodiment of the present invention.

【図8】本発明第三の実施例を表す図である。FIG. 8 is a diagram showing a third embodiment of the present invention.

【図9】本発明第四の実施例を表す図である。FIG. 9 is a diagram showing a fourth embodiment of the present invention.

【図10】本発明第五の実施例を表す図である。FIG. 10 is a diagram showing a fifth embodiment of the present invention.

【図11】本発明第六の実施例を表す図である。FIG. 11 is a diagram illustrating a sixth embodiment of the present invention.

【図12】従来のダイレクト・デジタル・シンセサイザ
の構成を表す図である。
FIG. 12 is a diagram illustrating a configuration of a conventional direct digital synthesizer.

【図13】従来のDDSとの併用によるPLL周波数シ
ンセサイザの構成を示す図である。
FIG. 13 is a diagram showing a configuration of a PLL frequency synthesizer that is used in combination with a conventional DDS.

【図14】従来のDDSとの併用によるPLL周波数シ
ンセサイザの構成を示す図である。
FIG. 14 is a diagram illustrating a configuration of a PLL frequency synthesizer that is used in combination with a conventional DDS.

【符号の説明】[Explanation of symbols]

1 オペアンプ 2 抵抗器 3 コンデンサ 4 コンパレータ 5 スイッチ 6 インバータ 7 ANDゲート 8 スイッチ 9 スイッチ 10 DAC 11 DAC 12 積分器 13 D−FF 14 ANDゲート 15 ワンショット・マルチバイブレータ 16 分周器 17 データ入力端子 18 データ入力端子 19 スレッショルド電圧入力端子 20 クロック入力端子 21 出力端子 22 コンデンサ 23 スイッチ 24 ANDゲート 25 ANDゲート 26 電流スイッチ 27 電流スイッチ 28 積分器 29 電流スイッチ 30 電流スイッチ 31 ANDゲート 32 カレントミラー 33 積分器 34 アキュムレータ 35 ROM 36 DAC 37 ローパスフィルタ 38 データ入力端子 39 クロック入力端子 40 出力端子 41 ダイレクト・デジタル・シンセサイザ(DDS) 42 位相比較器 43 ループフィルタ 44 VCO 45 分周器 46 基準信号入力端子 47 出力端子 48 直接合成方式の周波数シンセサイザ 49 分周器 50 直接合成方式の周波数シンセサイザ 51 分周器 52 分周器 53 積分器 54 積分器 55 電流出力型DAC 56 電流出力型DAC 57 D−FF 58 D−FF 59 D−FF 60 インバータ 61 積分器 REFERENCE SIGNS LIST 1 operational amplifier 2 resistor 3 capacitor 4 comparator 5 switch 6 inverter 7 AND gate 8 switch 9 switch 10 DAC 11 DAC 12 integrator 13 D-FF 14 AND gate 15 one-shot multivibrator 16 frequency divider 17 data input terminal 18 data Input terminal 19 Threshold voltage input terminal 20 Clock input terminal 21 Output terminal 22 Capacitor 23 Switch 24 AND gate 25 AND gate 26 Current switch 27 Current switch 28 Integrator 29 Current switch 30 Current switch 31 AND gate 32 Current mirror 33 Integrator 34 Accumulator 35 ROM 36 DAC 37 Low-pass filter 38 Data input terminal 39 Clock input terminal 40 Output terminal 41 Direct digital Synthesizer (DDS) 42 Phase comparator 43 Loop filter 44 VCO 45 Divider 46 Reference signal input terminal 47 Output terminal 48 Direct synthesis frequency synthesizer 49 Divider 50 Direct synthesis frequency synthesizer 51 Divider 52 Divider Device 53 integrator 54 integrator 55 current output type DAC 56 current output type DAC 57 D-FF 58 D-FF 59 D-FF 60 inverter 61 integrator

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 第一のデジタルデータN、第二のデジタ
ルデータM、スレッショルド電圧(Vs )及びクロック
(fCLK )を入力し、 リセット入力により出力電圧がリセットされ、制御入力
の論理レベルのハイ・ローに従って、Nに比例した傾き
で出力電圧が増加する動作、または(N−M)に比例し
た傾きで出力電圧が増加する動作をする積分器と、 この積分器の出力電圧と、前記スレッショルド電圧とを
比較し、両電圧の大小に応じて出力の論理レベルのハ
イ、ローを切り換えるコンパレータと、 このコンパレータの出力をトリガとして出力周波数を提
供するマルチバイブレータと、 前記コンパレータの出力をデータとして入力し、前記ク
ロックをトリガとして入力し、出力を前記積分器の制御
入力に送出するD−FFと、 前記クロックのパルスをM分周し、分周出力を前記積分
器のリセット入力に送出する分周器と、 を備えることを特徴とする周波数シンセサイザ。
1. A first digital data N, a second digital data M, a threshold voltage (V s ) and a clock (f CLK ) are inputted, an output voltage is reset by a reset input, and a logical level of a control input is An integrator performing an operation in which the output voltage increases with a slope proportional to N or an operation in which the output voltage increases with a slope proportional to (N−M) in accordance with high / low; an output voltage of the integrator; A comparator that compares the threshold voltage with the logic level of the output according to the magnitude of the two voltages; a multivibrator that provides an output frequency using the output of the comparator as a trigger; and an output of the comparator as data. A D-FF for inputting the clock, inputting the clock as a trigger, and sending an output to a control input of the integrator; Frequency synthesizer pulses to M divides, characterized in that the division output and a frequency divider to be sent to the reset input of the integrator.
【請求項2】 請求項1記載の周波数シンセサイザにお
いて、 前記クロックとして基準信号(fREF )を入力し、前記
マルチバイブレータの出力に接続されるPLL回路を有
し、該PLL回路の出力に出力周波数を得る、PLL周
波数シンセサイザ。
2. The frequency synthesizer according to claim 1, further comprising: a PLL circuit that receives a reference signal (f REF ) as the clock and is connected to an output of the multivibrator. , PLL frequency synthesizer.
【請求項3】 基準周波数(fREF )とフィードバック
周波数(fDS)の位相比較を行う位相比較器と、 その出力をループフィルタを介して印加され出力周波数
(fOUT )を提供する電圧制御発振器(VCO)と、 該電圧制御発振器の出力から前記フィードバック周波数
を与えるフィードバック回路を有し、 該フィードバック回路が周波数シンセサイザをふくみ、 該周波数シンセサイザは、 第一のデジタルデータN、第二のデジタルデータM、ス
レッショルド電圧(Vs )及び前記出力周波数(f
OUT )を入力し、 リセット入力により出力電圧がリセットされ、制御入力
の論理レベルのハイ・ローに従って、Nに比例した傾き
で出力電圧が増加する動作、又は(N−M)に比例した
傾きで出力電圧が増加する動作をする積分器と、 この積分器の出力電圧と、前記スレッショルド電圧とを
比較し、両電圧の大小に応じて出力の論理レベルのハ
イ、ローを切り換えるコンパレータと、 このコンパレータの出力をトリガとしてフィードバック
周波数を提供するマルチバイブレータと、 前記コンパレータの出力をデータとして入力し、前記出
力周波数をトリガとして入力し、出力を前記積分器の制
御入力に送出するD−FFと、 前記出力周波数をM分周し、分周出力を前記積分器のリ
セット入力に送出する分周器と、 を備えることを特徴とするPLL周波数シンセサイザ。
3. A phase comparator for comparing a phase of a reference frequency (f REF ) with a phase of a feedback frequency (f DS ), and a voltage controlled oscillator applied to an output of the phase comparator via a loop filter to provide an output frequency (f OUT ). (VCO), and a feedback circuit that provides the feedback frequency from the output of the voltage-controlled oscillator. The feedback circuit includes a frequency synthesizer, and the frequency synthesizer includes first digital data N and second digital data M , The threshold voltage (V s ) and the output frequency (f
OUT ), the output voltage is reset by the reset input, and the output voltage increases with a slope proportional to N according to the logic level of the control input, or with a slope proportional to (N−M). An integrator that operates to increase the output voltage, a comparator that compares the output voltage of the integrator with the threshold voltage, and switches the logic level of the output between high and low according to the magnitude of both voltages; A multivibrator that provides a feedback frequency using the output of the comparator as a trigger, a D-FF that inputs the output of the comparator as data, inputs the output frequency as a trigger, and sends an output to a control input of the integrator; A frequency divider that divides the output frequency by M and sends a frequency divided output to a reset input of the integrator. PLL frequency synthesizer.
【請求項4】 前記フィードバック回路の周波数シンセ
サイザに分周器(49)が直列に挿入される請求項3記
載のPLL周波数シンセサイザ。
4. The PLL frequency synthesizer according to claim 3, wherein a frequency divider (49) is inserted in series with the frequency synthesizer of the feedback circuit.
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* Cited by examiner, † Cited by third party
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JP2011250572A (en) * 2010-05-26 2011-12-08 Konica Minolta Holdings Inc Actuator drive device, translational parallel mechanism using the same, interferometer and spectrometer

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