JPH1126698A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

Info

Publication number
JPH1126698A
JPH1126698A JP17403997A JP17403997A JPH1126698A JP H1126698 A JPH1126698 A JP H1126698A JP 17403997 A JP17403997 A JP 17403997A JP 17403997 A JP17403997 A JP 17403997A JP H1126698 A JPH1126698 A JP H1126698A
Authority
JP
Japan
Prior art keywords
circuit
supplied
terminal
power supply
circuit portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17403997A
Other languages
Japanese (ja)
Inventor
Takuya Honda
卓矢 本田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP17403997A priority Critical patent/JPH1126698A/en
Publication of JPH1126698A publication Critical patent/JPH1126698A/en
Pending legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

PROBLEM TO BE SOLVED: To prevent malfunction even in the cases where there is a circuit portion which receives signals from an output terminal of another circuit portion not provided with a working power supply. SOLUTION: First and second circuit portions 2 and 3, which constitute CMOS IC1, are, respectively, provided with a working power source from separate external power supplies Vo1, Vo2. The second circuit portion 3 is supplied with power through a relay switch 8 which is selectively switched on or off. An inverter circuit 11 at an input stage of the first circuit portion has an input terminal G, which is connected with an output terminal D of an inverter circuit 13 at an output stage of the second circuit portion 3, and connected further to a ground terminal GND through a resistor 12. In a condition where no working power source is supplied to the second circuit portion 3, the output of the inverter circuit 13 becomes uncertain but is fixed to a ground level through the resistor 12, thus ensuring the stable operation of the first circuit portion 2.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、チップ内に異なる
外部電源により動作電源が与えられる回路部を備えた構
成の半導体集積回路装置に関する。
[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor integrated circuit device having a circuit section in which operation power is supplied by different external power supplies in a chip.

【0002】[0002]

【発明が解決しようとする課題】ひとつのチップ内に複
数の回路部が形成されていてその回路部が異なる外部電
源により動作電源が与えられるように構成されたものが
ある。この場合、各回路部は、外部電源から選択的に動
作電源が与えられる構成のものがあり、最近では、装置
の使用状態の性質から、このような構成とすることによ
り、省電力化を図るようにしたものがある。
There is a circuit in which a plurality of circuit sections are formed in one chip, and the circuit sections are configured to be supplied with operating power by different external power supplies. In this case, there is a configuration in which each circuit section is selectively supplied with an operation power from an external power supply. In recent years, power saving has been achieved by adopting such a configuration due to the nature of the use state of the device. There is something like that.

【0003】例えば、常には動作を行なっていないが、
外部から信号を受けるとこれに応じて動作可能な状態と
なるように外部電源から動作電源を与えるように切り換
えるように構成したい場合に、チップ内の一部の回路部
には最低限の動作を行なえるだけの動作電源を与えた状
態として外部信号を受信可能な状態にすることが行なわ
れる。これにより、待機状態における消費電力を極力低
減しながら、必要なときには外部信号に応じて確実に動
作させることができる。
[0003] For example, although the operation is not always performed,
When it is necessary to switch the operation power supply from an external power supply so that it becomes operable in response to a signal from the outside, the minimum operation of some circuit parts in the chip is required. A state is provided in which external power can be received as a state in which sufficient operating power is supplied. As a result, it is possible to reliably operate according to an external signal when necessary while minimizing power consumption in the standby state.

【0004】ところで、一般に、半導体集積回路装置と
しては、チップ内部に形成された複数の回路部間で信号
の授受が行なわれるようになっているが、この場合に、
信号の授受を行なう回路部がアナログ回路とデジタル回
路とからなる場合においては、それぞれの動作電源電圧
が異なる場合でも両回路間に適当にレベル変換素子ある
いは回路を配置することにより誤動作の発生を防止する
ことができる。
In general, in a semiconductor integrated circuit device, signals are transmitted and received between a plurality of circuit units formed inside a chip.
When the circuit part that exchanges signals consists of an analog circuit and a digital circuit, even if the operating power supply voltages are different, prevent the occurrence of malfunction by appropriately arranging a level conversion element or circuit between the two circuits. can do.

【0005】しかしながら、CMOSを用いた集積回路
を構成する場合に、例えば、デジタル回路同士で信号の
授受を行なう構成において、上述したように、信号を出
力する側のデジタル回路が動作電源がオフされた状態と
なっているときには、そのデジタル回路の出力信号のレ
ベルが不安定になる場合がある。
However, when an integrated circuit using CMOS is formed, for example, in a configuration in which signals are transmitted and received between digital circuits, as described above, the digital circuit on the signal output side is turned off. In such a state, the level of the output signal of the digital circuit may become unstable.

【0006】これにより、信号を入力する側のデジタル
回路においては、入力される信号のレベルが不安定にな
っていることに起因して、内部の信号レベルが不安定と
なって誤動作を起こしたり出力信号が変動するなどの原
因となると共に、入力段が確定しないことによりCOM
S回路の遷移領域に保持された状態となることがあり、
貫通電流が流れることにより消費する電流レベルが非常
に大きくなってしまう場合が生ずるといった不具合があ
る。
As a result, in the digital circuit on the signal input side, the internal signal level becomes unstable due to the unstable level of the input signal, and a malfunction may occur. The output signal may fluctuate, and the input stage may not be determined.
The state may be held in the transition region of the S circuit,
There is a problem that the current level consumed by the flow of the through current becomes extremely large.

【0007】本発明は、上記事情に鑑みてなされたもの
で、その目的は、異なる外部電源により動作電源が印加
可能な少なくとも2つの回路部を有するものにおいて、
動作電源が与えられない回路部の出力端子から信号を受
ける回路部がある場合であっても、誤動作を防止するこ
とができるようにした半導体集積回路装置を提供するこ
とにある。
The present invention has been made in view of the above circumstances, and has as its object to provide at least two circuit units to which operating power can be applied by different external power supplies.
It is an object of the present invention to provide a semiconductor integrated circuit device capable of preventing a malfunction even when there is a circuit unit receiving a signal from an output terminal of a circuit unit to which no operation power is supplied.

【0008】[0008]

【課題を解決するための手段】請求項1の発明によれ
ば、第1の回路部が第1の外部電源から動作電源を与え
られた状態では、入力端子に与えられる信号に応じた内
部動作が行なわれるが、このとき、その入力端子に対し
て、これに接続される第2の回路部の出力端子から入力
信号が与えられないとき、例えば、第2の回路部の動作
電源が第2の外部電源から動作電源を与えられていない
状態の場合にはその出力端子に確定した電位の出力信号
が出力されないことがある。このような場合において
は、第1の回路部においては、入力端子が抵抗要素を介
して第2の回路部との共通電位が与えられる端子に接続
されているので、そのときの入力信号のレベルは共通電
位に固定されることになる。
According to the first aspect of the present invention, when the first circuit section is supplied with the operating power from the first external power supply, the internal operation according to the signal supplied to the input terminal is performed. At this time, when no input signal is supplied to the input terminal from the output terminal of the second circuit unit connected thereto, for example, the operating power supply of the second circuit unit When no operating power is supplied from an external power source, an output signal of a determined potential may not be output to its output terminal. In such a case, in the first circuit unit, the input terminal is connected to a terminal to which a common potential with the second circuit unit is applied via a resistance element, so that the level of the input signal at that time is Are fixed to a common potential.

【0009】これにより、第2の回路部が動作電源を与
えられていない状態においても、そのときの第1の回路
部の入力端子への入力信号のレベルを確定させた状態と
することができ、安定した動作を行なわせることができ
るようになる。
Thus, even when the second circuit section is not supplied with the operating power, the level of the input signal to the input terminal of the first circuit section at that time can be set to a fixed state. Thus, a stable operation can be performed.

【0010】請求項2の発明によれば、抵抗要素とし
て、チップ上に形成した抵抗体を用いるので、特別な製
造工程を必要とする構成要素を付加することなく、通常
の集積回路の製造技術を用いた簡単な製造工程により形
成することができる。
According to the second aspect of the present invention, since a resistor formed on a chip is used as a resistance element, a general integrated circuit manufacturing technique can be used without adding a component requiring a special manufacturing process. Can be formed by a simple manufacturing process using.

【0011】また、請求項3の発明によれば、抵抗要素
として、チップ上に形成したトランジスタを用いるの
で、上述の効果に加えて、抵抗として設けるのではなく
回路要素としてのトランジスタを同様に設けて配線上で
抵抗要素として機能するように構成することができる。
According to the third aspect of the present invention, since the transistor formed on the chip is used as the resistance element, in addition to the above-described effects, the transistor is not provided as a resistor but is similarly provided as a circuit element. To function as a resistive element on the wiring.

【0012】請求項4の発明によれば、第1および第2
の回路部がCMOSにより形成されているので、上述の
ように安定した動作を行なわせることができると共に、
第1の回路部における入力端子への入力信号のレベルが
不安定になることに起因して回路に貫通電流が流れるな
どの不具合を防止することができるようになる。
According to the fourth aspect of the invention, the first and the second are provided.
Is formed by CMOS, it is possible to perform a stable operation as described above,
It is possible to prevent a problem such as a through current flowing through a circuit due to an unstable level of an input signal to an input terminal in the first circuit unit.

【0013】[0013]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

(第1の実施形態)以下、本発明をCMOSIC(集積
回路)に適用した場合の第1の実施形態について図1な
いし図3を参照しながら説明する。図2は、CMOSI
C1を組み込んだ全体の回路構成を示すもので、半導体
集積回路装置としてのCMOSIC1は、内部に第1の
回路部2および第3の回路部3を備えており、これらは
第1および第2の外部電源として機能する電源回路4の
第1および第2の外部電源端子Vo1,Vo2からそれ
ぞれ動作電源が電源入力端子P1,P2に与えられるよ
うになっている。
(First Embodiment) A first embodiment in which the present invention is applied to a CMOS IC (integrated circuit) will be described below with reference to FIGS. FIG.
FIG. 1 shows an entire circuit configuration incorporating C1. A CMOS IC 1 as a semiconductor integrated circuit device includes a first circuit unit 2 and a third circuit unit 3 therein, which are first and second circuit units. Operating power is supplied to power input terminals P1 and P2 from first and second external power terminals Vo1 and Vo2 of a power circuit 4 functioning as an external power.

【0014】この場合、後述するように、第1の回路部
2は常に第1の外部電源端子Vo1から動作電源が与え
られるようになっており、外部からの信号に応じて動作
可能な状態とされており、一方、第2の回路部3は、必
要に応じて第2の外部電源端子Vo2から動作電源が与
えられるようになっており、それ以外のときには省電力
化を図るために動作電源がオフとなるように制御されて
いる。
In this case, as will be described later, the first circuit section 2 is always supplied with operating power from the first external power supply terminal Vo1, so that the first circuit section 2 can operate in response to an external signal. On the other hand, the second circuit section 3 is supplied with operating power from the second external power supply terminal Vo2 as necessary, and at other times, the operating power is supplied to save power. Is turned off.

【0015】電源回路4の入力端子B1は図示極性のダ
イオード5を介してバッテリ6の正極端子に接続されて
いる。電源回路4の入力端子B2は図示極性のダイオー
ド7を介して入力端子B1に接続されると共にリレース
イッチ8を介してバッテリ6の正極端子に接続されてい
る。リレースイッチ8は、リレーコイル9への通断電に
よりオンオフされる。リレーコイル9はスイッチ回路1
0を介してダイオード5のカソード側に接続され、通断
電制御される。第1の回路部2は、スイッチ回路10に
対して制御信号を与えてオンオフ制御を行なうと共に、
スイッチ回路10からオンオフ状態を示す信号が入力さ
れる。
An input terminal B1 of the power supply circuit 4 is connected to a positive terminal of a battery 6 via a diode 5 having a polarity shown. The input terminal B2 of the power supply circuit 4 is connected to the input terminal B1 via a diode 7 of the illustrated polarity and to the positive terminal of the battery 6 via a relay switch 8. The relay switch 8 is turned on and off by power cutoff to the relay coil 9. The relay coil 9 is the switch circuit 1
It is connected to the cathode side of the diode 5 via 0, and the power cutoff is controlled. The first circuit unit 2 supplies a control signal to the switch circuit 10 to perform on / off control, and
A signal indicating an on / off state is input from the switch circuit 10.

【0016】電源回路4は図示しない他の回路構成要素
に対しても給電するように、外部電源端子Vo1,Vo
2は電源出力端子V1,V2を介して給電可能に構成さ
れている。また、CMOSIC1の第2の回路部3は、
図示しないデータバスおよび制御ラインを介して他の回
路部と信号の授受を行なうようになっている。
The power supply circuit 4 supplies power to external power supply terminals Vo1 and Vo1 so as to supply power to other circuit components (not shown).
2 is configured to be able to supply power via power supply output terminals V1 and V2. Further, the second circuit unit 3 of the CMOS IC 1 includes:
Signals are exchanged with other circuit units via a data bus and control lines (not shown).

【0017】さて、図1はCMOSIC1の内部回路の
要部を示すもので、第1の回路部2の入力部と第2の回
路部3の出力部との間の電気的構成を表している。第1
の回路部2の入力部には、pチャンネルのMOS11a
とnチャンネルのMOS11bからなるインバータ回路
11が設けられており、その両端子は電源端子P1とグ
ランド端子GNDとの間に接続されている。インバータ
回路11の共通のゲート端子Gは入力端子として第2の
回路部3からの信号が入力されるもので、抵抗要素とし
ての抵抗体12を介して共通端子としてのグランド端子
GNDに接続されている。
FIG. 1 shows an essential part of an internal circuit of the CMOS IC 1, and shows an electrical configuration between an input part of the first circuit part 2 and an output part of the second circuit part 3. . First
The input section of the circuit section 2 of FIG.
And an inverter circuit 11 comprising an n-channel MOS 11b, both terminals of which are connected between the power supply terminal P1 and the ground terminal GND. The common gate terminal G of the inverter circuit 11 receives a signal from the second circuit unit 3 as an input terminal, and is connected to a ground terminal GND as a common terminal via a resistor 12 as a resistance element. I have.

【0018】第2の回路部3の出力部には、pチャンネ
ルのMOS13aとnチャンネルのMOS13bからな
るインバータ回路13が設けられており、その両端子は
電源端子P2とグランド端子GNDとの間に接続されて
いる。インバータ回路13の共通のドレイン端子Dは出
力端子として第1の回路部2に信号を出力するものであ
る。
An output circuit of the second circuit unit 3 is provided with an inverter circuit 13 composed of a p-channel MOS 13a and an n-channel MOS 13b. Both terminals are connected between a power supply terminal P2 and a ground terminal GND. It is connected. The common drain terminal D of the inverter circuit 13 outputs a signal to the first circuit unit 2 as an output terminal.

【0019】なお、上述の構成において、抵抗体12の
抵抗値は、第2の回路部3のインバータ回路13の出力
端子Dに出力される信号レベルが、ハイレベルあるいは
ロウレベルに対応して第1の回路部2のインバータ回路
11の入力端子Gに入力されるように拡散抵抗等により
設定されている。具体的には、たとえば、30KΩ程度
となるように拡散抵抗によりは形成している。
In the above-described configuration, the resistance value of the resistor 12 is set to the first level in response to the signal level output to the output terminal D of the inverter circuit 13 of the second circuit section 3 corresponding to the high level or the low level. Is set by a diffusion resistor or the like so as to be input to the input terminal G of the inverter circuit 11 of the circuit section 2 of FIG. Specifically, for example, the diffusion resistance is formed so as to be about 30 KΩ.

【0020】次に本実施形態の作用について説明する。
まず、CMOSIC1は、前述したように、省電力動作
を行なわせるために、常時電源が与えられるのは第1の
回路部2であり、第2の回路部3は常には電源がオフ状
態にあり、必要に応じてリレースイッチ8をオン動作さ
せることにより動作電源を与えるようになっている。つ
まり、電源回路4はバッテリ6からダイオード5を介し
て与えられる電源入力に対して、所定の電圧に変換して
外部電源端子Vo1から出力する。第1の回路部2はこ
れにより給電される。
Next, the operation of the present embodiment will be described.
First, as described above, the CMOSIC 1 is always supplied with power to the first circuit unit 2 to perform the power saving operation, and the second circuit unit 3 is always in the power-off state. The operation power is supplied by turning on the relay switch 8 as necessary. That is, the power supply circuit 4 converts a power supply input supplied from the battery 6 via the diode 5 into a predetermined voltage and outputs the voltage from the external power supply terminal Vo1. The first circuit section 2 is thereby supplied with power.

【0021】一方、第2の回路部3は、第1の回路部2
からの制御信号により給電されるようになる。すなわ
ち、第1の回路部2からスイッチ回路10にオン制御信
号が出力されると、リレーコイル9がバッテリ6から通
電されるようになってリレースイッチ8をオンする。こ
れにより、電源回路4の電源入力端子B2にバッテリ6
から給電されるようになる。電源回路4は、これに応じ
て所定の電圧に変換して外部電源端子Vo2から給電を
開始するようになり、これにより第2の回路部3は電源
入力端子P2から動作電源が与えられるようになる。
On the other hand, the second circuit section 3 is composed of the first circuit section 2
Is supplied by the control signal from the controller. That is, when an ON control signal is output from the first circuit unit 2 to the switch circuit 10, the relay coil 9 is energized from the battery 6 to turn on the relay switch 8. Thereby, the battery 6 is connected to the power input terminal B2 of the power circuit 4.
Power is supplied from The power supply circuit 4 converts the voltage to a predetermined voltage and starts power supply from the external power supply terminal Vo2, so that the second circuit unit 3 is supplied with operating power from the power supply input terminal P2. Become.

【0022】さて、上述のようにしてCMOSIC1に
対して電源回路4から給電動作が行なわれる状態におい
て、第2の回路部3に外部電源端子Vo2から動作電源
が与えられていない状態つまり図1に示すような状態で
は、第2の回路部3のインバータ回路13は出力端子D
の出力がないため、その出力電位は不定となる。そし
て、このときの第1の回路部2の入力部では、インバー
タ回路11の入力端子Gが抵抗体12を介してグランド
端子GNDに接続されているので、入力端子Gの入力電
位はグランドレベル(ロウレベル)に固定されるように
なる。
In the state where power is supplied from the power supply circuit 4 to the CMOS IC 1 as described above, no operation power is supplied from the external power supply terminal Vo2 to the second circuit section 3, that is, FIG. In the state as shown, the inverter circuit 13 of the second circuit unit 3 has the output terminal D
, There is no output, and its output potential is undefined. At this time, in the input section of the first circuit section 2, the input terminal G of the inverter circuit 11 is connected to the ground terminal GND via the resistor 12, so that the input potential of the input terminal G becomes the ground level ( (Low level).

【0023】図3は、上述の動作形態について一般的に
示すもので、動作電源が異なる外部電源から与えられる
A回路およびB回路が存在する集積回路において、A回
路には、B回路から選択入力信号cが与えられる切換回
路が設けられており、選択入力信号cの入力レベルに応
じて、内部の入力aあるいはbを選択的に出力端子dに
出力する場合である。
FIG. 3 generally shows the above-mentioned operation mode. In an integrated circuit having an A circuit and a B circuit supplied from external power supplies having different operation power supplies, the A circuit is selectively inputted from the B circuit. A switching circuit to which the signal c is applied is provided, and the internal input a or b is selectively output to the output terminal d according to the input level of the selection input signal c.

【0024】この場合において、B回路の選択入力信号
cがハイレベルあるいはロウレベルのいずれかに確定し
ていないと、A回路の選択回路においては選択出力dを
確定させることができず、これによってA回路内の動作
状態そのものまで不安定となってしまうのである。そし
て、このような状態を引き起こす原因が、例えば、B回
路の動作電源が外部電源から選択的に与えられることに
あるためである。
In this case, if the selection input signal c of the circuit B is not fixed to either the high level or the low level, the selection output d cannot be determined in the selection circuit of the circuit A. The operating state itself in the circuit becomes unstable. This is because, for example, the cause of such a state is that the operating power supply of the B circuit is selectively supplied from an external power supply.

【0025】この点において、本実施形態においては、
A回路に相当する第1の回路部2において、抵抗体12
を介してグランドレベルに接続する構成を採用すること
で、B回路に相当する第2の回路部3の出力信号が不定
となる場合にこれをグランドレベルに固定することによ
り安定させるものである。
In this regard, in the present embodiment,
In the first circuit unit 2 corresponding to the A circuit, the resistor 12
When the output signal of the second circuit unit 3 corresponding to the B circuit is unstable, it is stabilized by fixing the output signal to the ground level by adopting a configuration in which the output signal is connected to the ground level through the circuit.

【0026】このような本実施形態によれば、第1の回
路部2内では、第2の回路部3に動作電源が与えられて
いない状態においては、入力端子Gにはグランドレベル
(ロウレベル)の信号が入力されているのと同じことに
なり、第1の回路2内での動作状態を安定させることが
できると共に、インバータ回路11に貫通電流が流れる
のを防止することができるようになる。
According to the present embodiment, in the first circuit section 2, when the operating power is not supplied to the second circuit section 3, the input terminal G is connected to the ground level (low level). , The operating state in the first circuit 2 can be stabilized, and a through current can be prevented from flowing through the inverter circuit 11. .

【0027】(第2の実施形態)図4は、本発明の第2
の実施形態を示すもので、第1の実施形態と異なるとこ
ろは、抵抗要素としての抵抗体12に代えて、抵抗負荷
と同等の機能を果たす抵抗要素としてのMOSトランジ
スタ14を設けたところである。そして、このような第
2の実施形態においても第1の実施形態と同様の作用効
果を得ることができるようになる。
(Second Embodiment) FIG. 4 shows a second embodiment of the present invention.
This embodiment is different from the first embodiment in that a MOS transistor 14 is provided as a resistance element having a function equivalent to a resistance load, instead of the resistor 12 as a resistance element. Then, in the second embodiment, the same operation and effect as in the first embodiment can be obtained.

【0028】本発明は、上記実施形態にのみ限定される
ものではなく、次のように変形また拡張できる。半導体
集積回路装置を構成する回路部は、3個以上設けられる
ものでも適用することができる。また、それらの回路部
についてもそれぞれ異なる外部電源により動作電源が与
えられるものについても適用することができる。第1の
回路部の入力端子はさらに3段階以上の入力レベルに応
じて動作する入力段を備えた構成のものに適用すること
ができる。共通電位はグランドレベルに限らず、負電源
を用いる場合にはその負電圧を共通電位とすることがで
きる。
The present invention is not limited to the above embodiment, but can be modified or expanded as follows. The circuit unit constituting the semiconductor integrated circuit device can be applied even if three or more circuit units are provided. In addition, the present invention can also be applied to those in which operating power is supplied from different external power sources for those circuit portions. The input terminal of the first circuit unit can be further applied to a configuration having an input stage that operates according to three or more input levels. The common potential is not limited to the ground level. When a negative power supply is used, the negative voltage can be used as the common potential.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施形態を示す要部の電気的構
成図
FIG. 1 is an electrical configuration diagram of a main part according to a first embodiment of the present invention.

【図2】全体構成を示す電気的構成図FIG. 2 is an electrical configuration diagram showing the overall configuration.

【図3】一般化して示す図1相当図FIG. 3 is a diagram corresponding to FIG.

【図4】本発明の第2の実施形態を示す図1相当図FIG. 4 is a view corresponding to FIG. 1, showing a second embodiment of the present invention;

【符号の説明】[Explanation of symbols]

1はCMOSIC(半導体集積回路装置)、2は第1の
回路部、3は第2の回路部、4は電源回路、6はバッテ
リ、8はリレースイッチ、9はリレーコイル、10はス
イッチ回路、11,13はインバータ回路、12は抵抗
体(抵抗要素)、14はMOSトランジスタ(抵抗要
素)、Gは入力端子、Dは出力端子、GNDは共通端
子、Vo1,Vo2は第1および第2の外部電源であ
る。
1 is a CMOS IC (semiconductor integrated circuit device), 2 is a first circuit section, 3 is a second circuit section, 4 is a power supply circuit, 6 is a battery, 8 is a relay switch, 9 is a relay coil, 10 is a switch circuit, 11, 13 are inverter circuits, 12 is a resistor (resistance element), 14 is a MOS transistor (resistance element), G is an input terminal, D is an output terminal, GND is a common terminal, and Vo1 and Vo2 are first and second. External power supply.

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 チップ内に少なくとも第1の外部電源か
ら動作電源が与えられる第1の回路部および第2の外部
電源から選択的に動作電源が与えられる第2の回路部を
備え、前記第1の回路部は前記第2の回路部から制御信
号が与えられるように構成された半導体集積回路装置に
おいて、 前記第1の回路部の前記制御信号が与えられる入力端子
は、前記第1および第2の回路部の共通電位が与えられ
る端子に対して抵抗要素を介して電気的に接続されてい
ることを特徴とする半導体集積回路装置。
A first circuit unit to which an operation power is supplied from at least a first external power supply in a chip; and a second circuit unit to which an operation power is selectively supplied from a second external power supply. A first circuit unit configured to receive a control signal from the second circuit unit, wherein input terminals of the first circuit unit to which the control signal is supplied are the first and second input terminals; A semiconductor integrated circuit device electrically connected to a terminal to which a common potential of the two circuit units is supplied via a resistance element.
【請求項2】 請求項1に記載の半導体集積回路装置に
おいて、 前記抵抗要素は、前記チップ上に抵抗体を形成すること
により設けられていることを特徴とする半導体集積回路
装置。
2. The semiconductor integrated circuit device according to claim 1, wherein said resistive element is provided by forming a resistor on said chip.
【請求項3】 請求項1に記載の半導体集積回路装置に
おいて、 前記抵抗要素は、前記チップ上にトランジスタを形成し
てこれを抵抗素子として用いるように設けられているこ
とを特徴とする半導体集積回路装置。
3. The semiconductor integrated circuit device according to claim 1, wherein said resistive element is provided such that a transistor is formed on said chip and is used as a resistive element. Circuit device.
【請求項4】 請求項1ないし3のいずれかに記載の半
導体集積回路装置において、 前記第1および第2の回路部はCMOSにより形成され
ていることを特徴とする半導体集積回路装置。
4. The semiconductor integrated circuit device according to claim 1, wherein said first and second circuit portions are formed of CMOS.
JP17403997A 1997-06-30 1997-06-30 Semiconductor integrated circuit device Pending JPH1126698A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17403997A JPH1126698A (en) 1997-06-30 1997-06-30 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17403997A JPH1126698A (en) 1997-06-30 1997-06-30 Semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
JPH1126698A true JPH1126698A (en) 1999-01-29

Family

ID=15971565

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17403997A Pending JPH1126698A (en) 1997-06-30 1997-06-30 Semiconductor integrated circuit device

Country Status (1)

Country Link
JP (1) JPH1126698A (en)

Similar Documents

Publication Publication Date Title
US6236194B1 (en) Constant voltage power supply with normal and standby modes
US6373285B1 (en) Level shift circuit
US6661260B2 (en) Output circuit of semiconductor circuit with power consumption reduced
EP2176729B1 (en) Integrated electronic device including circuitry for providing a system supply voltage from a primary power supply
US6566932B2 (en) On-chip system with voltage level converting device for preventing leakage current due to voltage level difference
EP1237063B1 (en) Reference voltage generation circuit
KR940027316A (en) Integrated circuit with low power mode and clock amplifier circuit
US6335648B1 (en) Circuit using internal pull-up/pull-down resistor during reset
US5101119A (en) CMOS type input buffer circuit for semiconductor device and semiconductor device with the same
US6815940B2 (en) Diode circuit
JPH1126698A (en) Semiconductor integrated circuit device
US6150844A (en) High voltage tolerance output stage
JP2001339285A (en) Power-off detecting circuit
US20040150425A1 (en) Output signal circuit capable of automatically detecting polarity
JP7509569B2 (en) Power Switching Device
JP2739785B2 (en) Test signal input circuit
JP2001228220A (en) Test circuit of semiconductor device
JPH0243811A (en) Reset circuit for electronic circuit
JP3106993B2 (en) Switch circuit
US6380795B1 (en) Semiconductor integrated circuit
CN117792013A (en) Zero standby circuit and driving chip
JP3558520B2 (en) Level shift circuit
JP2001118993A (en) Power supply voltage detecting circuit
JP2003229746A (en) Comparator circuit with offset
JP4631524B2 (en) Drive circuit

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041012

A02 Decision of refusal

Effective date: 20050419

Free format text: JAPANESE INTERMEDIATE CODE: A02